JP6835422B1

JP6835422B1 - 情報処理装置及び情報処理方法

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Publication number: JP6835422B1
Application number: JP2019202980A
Authority: JP
Inventors: 正浩曽根
Original assignee: NEC Platforms Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2019-11-08
Filing date: 2019-11-08
Publication date: 2021-02-24
Anticipated expiration: 2039-11-08
Also published as: JP2021077068A

Abstract

【課題】主制御部が暴走状態になった場合、原因解析のための情報を保存することができる情報通信装置、情報通信方法及び情報通信プログラムを提供すること。【解決手段】本発明にかかる情報処理装置１０１は、情報処理装置の処理を実行する主制御部１０２と、主制御部１０２の動作を監視する監視部１０３と、主制御部１０２の障害情報を退避するＤＭＡ制御部１０４を備えている。監視部１０３は、主制御部１０２で障害が発生した場合に主制御部１０２に割込み信号を出力する第１の処理と、当該第１の処理後に、ＤＭＡ制御部１０４を起動する第２の処理を実行する。主制御部１０２は、割込み信号を受け取った場合に主制御部１０２の障害情報を退避した後にＤＭＡ制御部１０４を起動する。ＤＭＡ制御部１０４は、起動された場合に主制御部１０２の障害情報を退避する。【選択図】図１

Description

本発明は情報処理装置、情報処理方法及び情報処理プログラムに関し、特に主制御部が暴走した場合の動作情報の保存処理技術に関する。

ＣＰＵ（Central Processing Unit）等の主制御部の暴走を監視する場合には、一般的にＷＤＴ（Watch Dog Timer）を使用する。ＷＤＴはＣＰＵの暴走により満了するとＣＰＵに対しリセット信号を出力し、情報処理装置を再起動させて復旧を試みる。一般的に、暴走前のＣＰＵの動作情報はＲＡＭ（Random Access Memory）内に保存されるが、ＲＡＭは揮発性メモリであるため、情報処理装置を再起動させると、消えてしまう。そのため、暴走に至った原因解析の手掛かりがなくなってしまう。

特許文献１は、原因解析のための情報を保存する技術を開示している。特許文献１では、ＷＤＴは、リセット信号の出力に代えて、割込みを発生させている。そして、特許文献１では、この割り込み処理によって、原因解析のための情報を収集し、自己リセットしている。

特開２０１２−０６９０３２号公報

特許文献１に記載された技術では、主制御部が暴走状態に至ると、割込み処理が正常に動作できない可能性がある。そして、この場合には、原因解析のための情報を保存することができない。さらには、自己リセットによる再起動も実行できないため、装置自体の復旧ができなくなってしまう恐れがあるという問題点があった。

本発明は、このような問題点を解決するためになされたものであり、主制御部が暴走状態になった場合、原因解析のための情報を保存することができる情報通信装置、情報通信方法及び情報通信プログラムを提供することを目的とする。

本発明にかかる情報処理装置は、情報処理装置の処理を実行する主制御部と、前記主制御部の動作を監視する監視部と、前記主制御部の障害情報を退避するＤＭＡ制御部を備えた情報処理装置であって、前記監視部は、前記主制御部で障害が発生した場合に前記主制御部に割込み信号を出力する第１の処理と、当該第１の処理後に、前記ＤＭＡ制御部を起動する第２の処理を実行し、前記主制御部は、前記割込み信号を受け取った場合に前記主制御部の障害情報を退避した後に前記ＤＭＡ制御部を起動し、前記ＤＭＡ制御部は、起動された場合に前記主制御部の障害情報を退避する。

本発明にかかる情報処理方法は、主制御部で障害が発生した場合に前記主制御部に割込み信号を出力するステップと、当該割込み信号の出力後に、ＤＭＡ制御部を起動するステップを備え、前記主制御部は、前記割込み信号を受け取った場合に前記主制御部の障害情報を退避した後に前記ＤＭＡ制御部を起動し、前記ＤＭＡ制御部は、起動された場合に前記主制御部の障害情報を退避する。

本発明にかかる情報処理プログラムは、主制御部で障害が発生した場合に前記主制御部に対して障害情報を退避させる割込み処理を実行させるステップと、前記主制御部に対して割込み処理を実行させた後に、前記主制御部の障害情報を退避させるためのＤＭＡ制御を起動させるステップをコンピュータに実行させる。

本発明は、主制御部が暴走状態になった場合、原因解析のための情報を保存することができる情報通信装置、情報通信方法及び情報通信プログラムを提供することができる。

実施の形態１にかかる情報処理装置の構成図である。実施の形態２にかかる情報処理装置の構成図である。実施の形態２にかかるＷＤＴの構成図である。実施の形態２にかかるＷＤＴが第１の処理を行う場合に情報処理装置がする処理を示すシーケンス図である。実施の形態２にかかるＣＰＵの割込み処理動作を示すブロック図である。実施の形態２にかかるＤＭＡコントローラのＤＭＡ転送動作を示すブロック図である。実施の形態２にかかるＷＤＴが第２の処理を行う場合に情報処理装置がする処理を示すシーケンス図である。実施の形態３にかかる情報処理装置の構成図である。実施の形態４にかかる情報処理装置の処理を示すシーケンス図である。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。

発明の実施の形態１.
図１に示されるように、本発明の実施の形態１にかかる情報処理装置１０１は、主制御部１０２と、監視部１０３と、ＤＭＡ制御部１０４を備えている。
主制御部１０２は、情報処理装置１０１の処理を実行する。監視部１０３は、主制御部１０２の動作を監視する。ＤＭＡ制御部１０４は、主制御部１０２の障害情報を退避する。
さらに、監視部１０３は、主制御部１０２で障害が発生した場合に主制御部１０２に割込み信号を出力する第１の処理と、当該第１の処理後に、ＤＭＡ制御部１０４を起動する第２の処理を実行する。また、主制御部１０２は、割込み信号を受け取った場合に主制御部１０２の障害情報を退避した後にＤＭＡ制御部１０４を起動する。ＤＭＡ制御部１０４は、起動された場合に主制御部１０２の障害情報を退避する。

本実施の形態１にかかる情報処理装置１０１によれば、ＤＭＡ制御部１０４によって障害情報の退避処理を行うことができるので主制御部１０２が暴走状態になった場合、原因解析のための情報を保存することができる。

発明の実施の形態２.
図２を用いて、本発明の実施の形態２にかかる情報処理装置の構成について説明する。この情報通信装置は、図２に示されるように、ＣＰＵ１、ＷＤＴ２、ＤＭＡ（Direct Memory Access）コントローラ３、ＲＯＭ（Read Only Memory）４、ＲＡＭ５、不揮発性メモリ６及びＣＰＵバス７を備えている。

ＣＰＵ１は、プログラムにより演算処理をする能力を有する演算装置である主制御部の一例である。本実施の形態にかかるＣＰＵ１は、特に、一定周期でＷＤＴ２に対してタイマクリア信号を出力する。ＣＰＵ１は、自身の動作に異常が発生すると、ＷＤＴ２から割込み信号を受け取る。ＣＰＵ１は、当該割込み信号を受信すると、予めＲＯＭ４に記憶されたプログラムに従って割込み処理を実行する。ＣＰＵ１は、当該割込み処理を実行することによって、ＣＰＵ１の情報、及びＲＡＭ５内の情報を不揮発性メモリ６に退避させる。

ＷＤＴ２は、基本的に、ＣＰＵ１の動作を監視する監視部である。本実施の形態にかかるＷＤＴ２は、特に、ＣＰＵ１の動作を２段階の処理により監視する。ＣＰＵ１の動作異常に起因してＣＰＵ１からタイマクリア信号が一定時間入力されない場合に、ＷＤＴ２は、ＣＰＵ１に対し割込み信号を出力する。その後、ＷＤＴ２は、さらに一定時間タイマクリア信号が入力されない場合に、ＤＭＡコントローラ３に対してＤＭＡ転送開始信号を出力する。

ＤＭＡコントローラ３は、ＣＰＵ１を介さずに、周辺機器、ＲＡＭ５や不揮発性メモリ６等の記憶手段との間でデータを転送するＤＭＡ制御部である。本実施の形態にかかるＤＭＡコントローラ３は、ＷＤＴ２からの信号又はＣＰＵ１からのＤＭＡ転送開始コマンドにより、予め指定された情報をＲＡＭ５から不揮発性メモリ６に転送する。予め指定されている情報の一例は、動作ログである。ＤＭＡコントローラ３は、予め指定された情報の転送処理が終了すると、その後にＣＰＵ１に対しＨ／Ｗリセット信号を出力する。ＤＭＡコントローラ３は、通常、ＤＭＡ転送終了をＣＰＵ１に対して割込みによって通知するが、本発明ではその信号を情報処理装置のリセット信号として使用している。

ＲＯＭ４は、ＣＰＵ１が実行するプログラムを記憶する記憶手段である。本実施の形態にかかるＲＯＭ４は、ＣＰＵ１が割込み処理を実行するためのプログラムを格納している。

ＲＡＭ５は、ＣＰＵ１の動作情報を記憶する揮発性メモリである。ＲＡＭ５は、揮発性を有するため、ＣＰＵ１の電源が停止するか若しくはＣＰＵ１がリセットされると、ＲＡＭ５に記憶されたデータは失われる。

不揮発性メモリ６は、ＲＡＭ５から転送されたＣＰＵ１の動作情報を記憶する記憶手段である。不揮発性メモリ６は、不揮発性を有するため、ＣＰＵ１の電源が停止したりＣＰＵ１がリセットされたりしても、不揮発性メモリ６に記憶されたデータは失われない。

ＣＰＵバス７は、ＣＰＵ１、ＷＤＴ２、ＤＭＡコントローラ３、ＲＯＭ４、ＲＡＭ５、不揮発性メモリ６を相互にデータの送受信が可能なように接続している。

続いて、図３を用いて、ＷＤＴ２の構成について説明する。ただし、図３に示す構成でなくてもＷＤＴが２段階で動作できる構成であればよい。このＷＤＴ２は、カウンタ２１、１回目設定値保持部２２、比較部２３、比較部２４及び２回目設定値保持部２５を備える。１回目設定値保持部２２と２回目設定値保持部２５は、不揮発性メモリにより構成されている。

カウンタ２１は、ＣＰＵ１から出力されたＷＤＴクリア信号を受け取ると、カウンタ値を０に設定する。それ以外の場合、カウンタ２１は、一定周期でカウントし続ける。

１回目設定値保持部２２は、ＣＰＵ１に対して割込み信号を発生させるためのＷＤＴのカウント値を保持する。当該カウント値は、予め設定された値である。

比較部２３は、カウンタ２１のカウンタ値と１回目設定値保持部２２に保持された値を比較し、比較の結果両者の値が一致した場合に、ＣＰＵ１に対して割込み信号を出力する。

比較部２４は、カウンタ２１のカウンタ値と２回目設定値保持部２４に保持された値を比較し、比較の結果両者の値が一致した場合に、ＤＭＡコントローラ３に対してＤＭＡ転送開始信号を出力する。

２回目設定値保持部２５は、ＤＭＡコントローラ３へＤＭＡ転送開始信号を発生させるためのＷＤＴのカウント値を保持する。当該カウント値は、予め設定された値である。なお、２回目設定値保持部２５の設定値は、１回目設定値保持部２２の設定値よりも大きい値を設定する。

続いて、図４のシーケンス図を用いて、本発明の実施形態１にかかる情報処理装置の動作について具体例を用いて詳細に説明する。この具体例では、ＣＰＵが暴走しているが、ＣＰＵの割込み処理自体は正常に実行されている。

ＣＰＵ１は、情報処理装置を起動したときに、ＤＭＡコントローラ３に対してＲＡＭ５の情報エリアと、不揮発性メモリ６の退避エリアの情報を格納する。また、ＣＰＵ１は、情報処理装置を起動したときに、ＷＤＴ２の１回目設定値保持部２２及び２回目設定値保持部２５に、それぞれの設定値を設定する。２回目設定値保持部２５に保持されている設定値は、１回目設定値保持部２２に保持されている設定値よりも大きい。

ＣＰＵ１は、自身が通常動作をしている場合、ＷＤＴ２に対しＷＤＴクリア信号を出力し、ＷＤＴ２内のカウンタ２１を０にクリアする（Ｓｅｑ１）。仮にＣＰＵ１が暴走した場合に、ＣＰＵ１は、ＷＤＴクリア命令を出力しない。この場合、ＷＤＴ２は、カウンタ２１はカウントアップし続け、カウンタ値はより大きな値に変更され続ける。そして、比較部２３は、カウンタ２１のカウンタ値が１回目設定値保持部２２に保持されている値と一致したと判定すると、ＣＰＵ１に対して割込み信号を出力する（Ｓｅｑ２）。ＣＰＵ１は、ＷＤＴ２から割込み信号が入力されると、暴走状態である通常モードから割込みモードに遷移する。ＣＰＵ１は、割込みモードでは、予めＲＯＭ４内に格納されたプログラムに従って割込み処理を行う。ＣＰＵ１は、割込み処理により、ＣＰＵ１の情報、及びＲＡＭ５内の情報を取得する。さらに、その後に、ＣＰＵ１は、ＤＭＡコントローラ３に対してＣＰＵバス７を介してＤＭＡ転送開始コマンドを送信する（Ｓｅｑ３）。
なお、本実施の形態にかかるＣＰＵ１の割込み処理方法については、後で詳述する。

ＤＭＡコントローラ３は、ＤＭＡ転送開始コマンドを受信すると、予め指定された情報エリアのＤＭＡ転送を実行する。ここで、予め指定された情報エリアは例えば動作ログを格納するエリアである。ＤＭＡ転送後、ＤＭＡコントローラ３は、Ｈ／Ｗリセット信号をＣＰＵ１に対して出力し、情報処理装置を再起動する（Ｓｅｑ４）。
なお、本実施の形態にかかるＤＭＡコントローラ３のＤＭＡ転送動作については、後に詳述する。

続いて、図５を用いて、ＣＰＵ１の割込み処理動作を詳細に説明する。ＣＰＵ１は、ＣＰＵ１の情報、及びＲＡＭ５内の情報を読み出し、読み出した情報を不揮発性メモリ６へ書込む。ＣＰＵ１の情報は、例えばＣＰＵの内部レジスタのダンプであり、ＲＡＭ５内の情報は、例えばタスクのスタックの情報である。不揮発性メモリ６に格納したい情報、その読み出し方、及び書き込み方は、ＲＯＭ４に格納されたプログラムにより規定されているので、詳細な情報を取得することができる。

続いて、図６を用いて、ＤＭＡコントローラ３のＤＭＡ転送動作を詳細に説明する。ＤＭＡコントローラ３はＲＡＭ５内の情報を読み出し、読み出した情報を不揮発性メモリ６へ書込む。指定されたエリアの情報の取得が終了すると、ＤＭＡコントローラ３は、Ｈ／Ｗリセット信号をＣＰＵ１に対して出力し、情報処理装置を再起動する。

続いて、図７のシーケンス図を用いて、ＣＰＵが暴走したときにＣＰＵの割込み処理にも異常がある場合の処理の流れについて説明する。

暴走状態にあるＣＰＵ１は、暴走中にＲＡＭ５内のどこにアクセスをし、どのデータを書き換えているか不明である。このような状態で、割込みによって強制復帰させたＣＰＵ１の割込み処理は、正常に終了しない場合がある。正常に動作できなかった場合、ＣＰＵ１は、ＤＭＡコントローラ３にＤＭＡ転送開始コマンドを送信できないため、情報処理装置を再起動することができない。ＣＰＵ１の暴走状態は、例えばＣＰＵ１の例外異常によりＣＰＵ１が動作不能となる場合である。本実施の形態では、このような状況を避けるためにＷＤＴ２を２段階の監視処理を実行している。

ＣＰＵ１が通常動作状態にある場合に、ＣＰＵ１は、ＷＤＴ２に対してＷＤＴクリア命令を出力し、ＷＤＴ２内のカウンタ２１を０にクリアする（Ｓｅｑ５）。仮にＣＰＵ１が暴走した場合に、ＣＰＵ１はＷＤＴクリア命令を出力しないため、カウンタ２１はカウントアップし続ける。これによりカウンタ２１のカウント値はより大きな値に変更され続ける。

比較部２３は、カウンタ２１のカウンタ値が１回目設定値保持部２２に保持されている設定値と一致したと判定すると、ＣＰＵ１に対し割込み信号を出力する（Ｓｅｑ６）。通常、ＣＰＵ１は、割込み信号が入力された場合、暴走状態である通常モードから割込みモードに遷移する。しかし、ＣＰＵ１の割込み処理に異常がある場合に、ＣＰＵ１は、情報取得もＤＭＡ転送開始コマンドの送信もできず暴走状態を継続することになる。その結果、ＷＤＴ２内のカウンタ２１は、１回目設定値保持部２２に保持された設定値を越えて、カウントアップし続ける。そして、比較部２４は、カウンタ２１のカウンタ値が２回目設定値保持部２５に保持されている値と一致したと判定すると、ＤＭＡコントローラ３に対しＤＭＡ転送開始信号を出力する（Ｓｅｑ７）。ＤＭＡコントローラ３は、ＤＭＡ転送開始信号を受信した後、ＤＭＡ転送後、Ｈ／Ｗリセット信号をＣＰＵ１に対して出力し、情報処理装置を再起動する（Ｓｅｑ８）。この動作はＨ／Ｗ動作であるため、ＣＰＵ１やＲＡＭ５内の情報によらず図４で示した動作と同じ動作である。すなわち、情報処理装置の所定回路は、予め指定された情報エリアのＤＭＡ転送を行った後、再起動を行う。

このように、本実施の形態２にかかる情報処理装置は、ＣＰＵの暴走をＷＤＴが検知した後、割り込み処理を行うことによって、ＲＡＭ内の詳細情報の取得、及び不揮発性メモリへの格納ができ、ＣＰＵの暴走の原因解析を行うことが容易になる。そして、その割り込み処理が異常になった場合であっても、ＷＤＴを２段階化してあるため、情報処理装置を確実に再起動できる。さらに、その割込み処理による情報が不十分であっても、ＤＭＡによる情報取得を行うことによって、暴走の原因解析のために最低限の情報を取得できる。

発明の実施の形態３.
次に、図８を用いて、本発明の実施の形態３にかかる情報処理装置の構成について説明する。この情報通信装置は、実施の形態１の情報通信装置にかかるＷＤＴ２のタイマを１段階にしたＷＤＴ８に変更し、タイマ９を追加した構成を有する。したがって、図８に示されるように、情報処理装置は、ＣＰＵ１、ＷＤＴ８、タイマ９、ＤＭＡコントローラ３、ＲＯＭ４、ＲＡＭ５、不揮発性メモリ６及びＣＰＵバス７を備えている。

ＷＤＴ８は、ＣＰＵ１の動作を監視する手段である。ＷＤＴ８は、ＣＰＵ１からタイマクリア信号が一定時間入力されない場合にＣＰＵ１に対し割込み信号を送る。タイマ９は、ＣＰＵ１に対する割込み信号と同期してカウント動作を開始する。タイマ９は、カウント動作の開始から予め定めた所定期間が経過したことを検出すると、ＤＭＡコントローラ３に対してＤＭＡ転送開始信号を出力する。以降の処理は、発明の実施の形態２にかかる情報処理装置と同じである。

以上説明したように、本実施の形態３にかかる情報処理装置は、ＣＰＵの暴走をＷＤＴが検知した後、割り込み処理を行うことによって、ＲＡＭ内の詳細情報の取得、及び不揮発性メモリへの格納ができ、ＣＰＵの暴走の原因解析を行うことが容易になる。そして、その割り込み処理が異常な場合であっても、タイマ９が所定時間の経過を検出し、その後にＤＭＡ転送処理を実行できるように動作するため、情報処理装置を確実に再起動できる。さらに、その割込み処理による情報が不十分であっても、ＤＭＡによる情報取得を行うことによって、暴走の原因解析のために最低限の情報を取得できる。

発明の実施の形態４.
次に、図９のシーケンス図を用いて、本発明の実施の形態４にかかる情報処理装置の処理の流れについて説明する。この情報通信装置は、発明の実施の形態２にかかる情報処理装置とは異なり、ＣＰＵ１が自身の割込み処理が正常に終了してもＤＭＡコントローラ３への転送を行わない。すなわち、割込み処理の終了の結果にかかわらず、ＤＭＡコントローラ３は、ＷＤＴ２から信号を受信する。

通常動作状態のＣＰＵ１は、ＷＤＴ２に対しＷＤＴクリア命令を出力し、ＷＤＴ２内のカウンタ２１を０にクリアする（Ｓｅｑ９）。仮にＣＰＵ１が暴走した場合、ＣＰＵ１は、ＷＤＴクリア命令を出力しない。このため、カウンタ２１は、カウントアップし続ける。

比較部２３は、カウンタ２１のカウンタ値が１回目設定値保持部２２に保持されている設定値と一致したと判定すると、ＣＰＵ１に対し割込み信号を出力する（Ｓｅｑ１０）。通常、ＣＰＵ１は、割込み信号が入力された場合、暴走状態である通常モードから割込みモードに遷移する。この時、ＣＰＵ１は、ＤＭＡコントローラ３に通信を行わない。ＣＰＵ１の割込み処理の間も、ＷＤＴ２内のカウンタ２１は、カウントアップし続ける。そして、比較部２４は、カウンタ２１のカウンタ値が２回目設定値保持部２４に保持されている値と一致したと判定したとき、ＤＭＡコントローラ３に対しＤＭＡ転送開始信号を出力する（Ｓｅｑ１１）。ＤＭＡコントローラ３は、ＤＭＡ転送開始信号を受信した後、ＤＭＡ転送後、Ｈ／Ｗリセット信号をＣＰＵ１に対して出力し、装置を再起動する（Ｓｅｑ１２）。この動作はＨ／Ｗ動作であるため、ＣＰＵ１やＲＡＭ５内の情報によらず図４で示した動作と同じ動作である。すなわち、所定回路は、予め指定された情報エリアのＤＭＡ転送を行った後、再起動を行う。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明の範囲内で当事者が理解し得る様々な変更をすることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することができる。

１ＣＰＵ
２ＷＤＴ
３ＤＭＡコントローラ
４ＲＯＭ
５ＲＡＭ
６不揮発性メモリ
８ＷＤＴ
９タイマ
７ＣＰＵバス
２１カウンタ
２２１回目設定値保持部
２３比較部
２４比較部
２５２回目設定値保持部
１０１情報処理装置
１０２主制御部
１０３監視部
１０４ＤＭＡ制御部

Claims

情報処理装置の処理を実行する主制御部と、
前記主制御部の動作を監視する監視部と、
前記主制御部の障害情報を退避するＤＭＡ制御部を備えた情報処理装置であって、
前記監視部は、前記主制御部で障害が発生した場合に前記主制御部に割込み信号を出力する第１の処理と、当該第１の処理後に、前記ＤＭＡ制御部を起動する第２の処理を実行し、
前記主制御部は、前記割込み信号を受け取った場合に前記主制御部の障害情報を退避した後に前記ＤＭＡ制御部を起動し、
前記ＤＭＡ制御部は、起動された場合に前記主制御部の障害情報を退避する情報処理装置。
前記監視部は、
前記主制御部からの信号が第１の期間途切れたときに、前記第１の処理を実行し、
前記主制御部からの信号が第１の期間よりも長い第２の期間途切れたときに、前記第２の処理を実行する請求項１に記載の情報処理装置。
前記監視部は、
第１の設定値を保持する第１の設定保持部と、
前記第１の設定値より大きい値である第２の設定値を保持する第２の設定保持部と、
前記主制御部からの信号が途切れた場合にカウント動作を継続的に実行するカウンタと、
前記第１の設定値と、前記カウンタのカウント値を比較する第１の比較部と、
前記第２の設定値と、前記カウンタのカウント値を比較する第２の比較部とを有し、
前記第１の比較部は、前記第１の設定値と前記カウント値が一致した場合、前記主制御部に割込み信号を送り、
前記第２の比較部は、前記第２の設定値と前記カウント値が一致した場合、前記ＤＭＡ制御部を起動する請求項２に記載の情報処理装置。
前記監視部は、
第３の設定値を保持する設定保持部と、
前記主制御部からの信号が途切れた場合にカウント動作を継続的に実行するカウンタと、
前記第３の設定値と前記カウンタのカウント値を比較する比較部と、
前記主制御部からの信号が途切れた場合にカウント動作を継続的に実行するカウンタと、
起動されるとカウント動作を継続的に実行するタイマと、を有し、
前記比較部は、前記第３の設定値と前記カウント値が一致した場合、前記主制御部に割込み信号を送った後、前記タイマを起動し、
前記タイマは、起動開始後所定時間の経過を検出すると前記ＤＭＡ制御部を起動する請求項２に記載の情報処理装置。
前記ＤＭＡ制御部は、起動された場合に前記主制御部の障害情報を退避し、前記主制御部にリセット信号を出力する請求項１から４のいずれか１項に記載の情報処理装置。
主制御部で障害が発生した場合に前記主制御部に割込み信号を出力するステップと、
当該割込み信号の出力後に、ＤＭＡ制御部を起動するステップを備え、
前記主制御部は、前記割込み信号を受け取った場合に前記主制御部の障害情報を退避した後に前記ＤＭＡ制御部を起動し、前記ＤＭＡ制御部は、起動された場合に前記主制御部の障害情報を退避する情報処理方法。