JPS62204172A - スキヤンル−トの多重化診断方式 - Google Patents
スキヤンル−トの多重化診断方式Info
- Publication number
- JPS62204172A JPS62204172A JP61048142A JP4814286A JPS62204172A JP S62204172 A JPS62204172 A JP S62204172A JP 61048142 A JP61048142 A JP 61048142A JP 4814286 A JP4814286 A JP 4814286A JP S62204172 A JPS62204172 A JP S62204172A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuits
- scan
- decoder
- route
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003745 diagnosis Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はブリップフロップ回路を直列に接続し入力され
るデータを順次シフトじてフリップフロップ回路群の診
断を行うスキャン方式であって、直列接続のルートを多
重とするとともに、ルートを切り替える切替手段を備え
て、ルート切り替えを可能とし、診断処理の効率化を可
能とする。
るデータを順次シフトじてフリップフロップ回路群の診
断を行うスキャン方式であって、直列接続のルートを多
重とするとともに、ルートを切り替える切替手段を備え
て、ルート切り替えを可能とし、診断処理の効率化を可
能とする。
本発明はスキャンルートの多重化診断方式に係り、特に
複数のフリップフロップ回路を搭載した大規模集積回路
の多重化診断方式に関するものである。
複数のフリップフロップ回路を搭載した大規模集積回路
の多重化診断方式に関するものである。
最近、装置は大規模集積回路(以後LSIと記す)を数
多く使用している。このLSIは高密度のものが益々要
求されている。このLSIには複数のフリップフロップ
回路(以後FF回路と記す)が使用されている。したが
って、数多いFF@路の良否判定が効率よく行えるスキ
ャンルートの多重化診断方式が要望されている。
多く使用している。このLSIは高密度のものが益々要
求されている。このLSIには複数のフリップフロップ
回路(以後FF回路と記す)が使用されている。したが
って、数多いFF@路の良否判定が効率よく行えるスキ
ャンルートの多重化診断方式が要望されている。
従来、LSIに内蔵されているFF回路の診断を行うの
に、第2図のFF回路1−1に示すように、各FF回路
には内部にオア回路を内蔵し、スキャン入力によって作
動するFF回路1−1の出力端Bと次OFF回路1−2
のスキャン入力端Aを接続するように直列接続される。
に、第2図のFF回路1−1に示すように、各FF回路
には内部にオア回路を内蔵し、スキャン入力によって作
動するFF回路1−1の出力端Bと次OFF回路1−2
のスキャン入力端Aを接続するように直列接続される。
通常のデータは第2図に示すように入力され、その出力
はそれぞれ目的に応じて利用される。さらに、スキャン
入力データを次のFF回路にシフトする為のクロック端
子Cが設けである。
はそれぞれ目的に応じて利用される。さらに、スキャン
入力データを次のFF回路にシフトする為のクロック端
子Cが設けである。
したがって、FF回路1−1のスキャン入力端Aからデ
ータを入力しデータをシフトして行き最終のFF回路1
−nの出力端Bを判定して、直列接続されたFF回路群
の良否を判定するスキャン方式を用いていた。
ータを入力しデータをシフトして行き最終のFF回路1
−nの出力端Bを判定して、直列接続されたFF回路群
の良否を判定するスキャン方式を用いていた。
上記した従来の方式は、LSIに搭載するFF回路の数
が比較的少ない場合には効果を発揮するが、LSIが高
密度となり、搭載されるFF回路が増大すると、障害を
発生しているFF回路を検出することが困難となるとい
う問題がある。
が比較的少ない場合には効果を発揮するが、LSIが高
密度となり、搭載されるFF回路が増大すると、障害を
発生しているFF回路を検出することが困難となるとい
う問題がある。
本発明は、以上のような従来の状況から、障害を発生し
たFF回路の検出が効率よく行えるスキャンルートの多
重化診断方式の提供を目的とするものである。
たFF回路の検出が効率よく行えるスキャンルートの多
重化診断方式の提供を目的とするものである。
本発明では、第1図に示すようにFF回路のルートを分
割し、分割点に切替手段2を設けた構成としである。
割し、分割点に切替手段2を設けた構成としである。
切替手段2を作動して、FF回路1−1〜1−nに渡る
ルートを分割して診断を行う。したがって、FF回路の
良否の検出が正確に行える。
ルートを分割して診断を行う。したがって、FF回路の
良否の検出が正確に行える。
第1図は本発明の実施例を示すブロック図であり、各F
F回路1−1〜1−nにそれぞれマルチプレクサ5−1
〜5− (n−1)が設けである。これらマルチプレク
サ5−1〜5−(n−1)の切り替え信号を出力するデ
コーダ4とデコーダ4に情報を送るレジスタ3とで構成
されている。切替手段2は上記したレジスタ3とデコー
ダ4とマルチプレクサ1−1〜1−(1−n)で構成さ
れている。
F回路1−1〜1−nにそれぞれマルチプレクサ5−1
〜5− (n−1)が設けである。これらマルチプレク
サ5−1〜5−(n−1)の切り替え信号を出力するデ
コーダ4とデコーダ4に情報を送るレジスタ3とで構成
されている。切替手段2は上記したレジスタ3とデコー
ダ4とマルチプレクサ1−1〜1−(1−n)で構成さ
れている。
例えば、FF回路1−1〜1−3のスキャンループのチ
ェックを行う場合には、レジスタ3にデータを格納し、
デコーダ4がこれを解読して、マルチプレクサ5−1
、5−2をD側に接続しマルチプレクサ5−3をE側に
接続する。したがって、FF回路Ll〜1−3が直列接
続されることとなる。A点からスキャン入力を行い、F
点にて信号をチェックすることによって、FF回路1−
1〜1−3のループのチェックが行われる。
ェックを行う場合には、レジスタ3にデータを格納し、
デコーダ4がこれを解読して、マルチプレクサ5−1
、5−2をD側に接続しマルチプレクサ5−3をE側に
接続する。したがって、FF回路Ll〜1−3が直列接
続されることとなる。A点からスキャン入力を行い、F
点にて信号をチェックすることによって、FF回路1−
1〜1−3のループのチェックが行われる。
以上は、FF回路3個のループで説明をしたが任意のF
F回路数のループでも同じであることは云うまでもない
。なお1 ([1aのLSIに付いてその内部のFF回
路で説明したが、LSI間に適用してもよい。
F回路数のループでも同じであることは云うまでもない
。なお1 ([1aのLSIに付いてその内部のFF回
路で説明したが、LSI間に適用してもよい。
なお、上記した各マルチプレクサはLSI内部に設ける
ことが望ましい。
ことが望ましい。
以上の説明から明らかなように、本発明は非常に多い数
のFF回路を含む装置、特にLSIのスキャンルート方
式による診断に適用すると障害個所を検出する上で、き
わめて有効な効果を泰じ゛る。
のFF回路を含む装置、特にLSIのスキャンルート方
式による診断に適用すると障害個所を検出する上で、き
わめて有効な効果を泰じ゛る。
第1図は本発明の実施例を示すブロック図、第2図はス
キャン方式を説明するためのブロック図である。 図において、■−1〜1−nはFF回路、2は切替手段
を示す。 )し堆くg胎4ミλE例は17−ロツ7121第1図 スキアンカ武8泡明うるrこめ−ブロック回第2図
キャン方式を説明するためのブロック図である。 図において、■−1〜1−nはFF回路、2は切替手段
を示す。 )し堆くg胎4ミλE例は17−ロツ7121第1図 スキアンカ武8泡明うるrこめ−ブロック回第2図
Claims (1)
- 複数のフリップフロップ回路(1−1〜1−n)を直列
接続し、入力されるデータを順次前記フリップフロップ
回路にシフトさせ、該フリップフロップ回路(1−1〜
1−n)の動作を診断するスキャン方式において、前記
直列接続をするルートを分割し少なくとも2ルートとす
るとともに、前記ルートを切り替える切替手段2を備え
、ルートを切り替えて診断することを特徴とするスキャ
ンルートの多重化診断方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61048142A JPS62204172A (ja) | 1986-03-04 | 1986-03-04 | スキヤンル−トの多重化診断方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61048142A JPS62204172A (ja) | 1986-03-04 | 1986-03-04 | スキヤンル−トの多重化診断方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62204172A true JPS62204172A (ja) | 1987-09-08 |
Family
ID=12795098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61048142A Pending JPS62204172A (ja) | 1986-03-04 | 1986-03-04 | スキヤンル−トの多重化診断方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62204172A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60154173A (ja) * | 1984-01-25 | 1985-08-13 | Toshiba Corp | スキヤン方式論理回路 |
JPS60239836A (ja) * | 1984-05-15 | 1985-11-28 | Fujitsu Ltd | 論理回路の故障診断方式 |
-
1986
- 1986-03-04 JP JP61048142A patent/JPS62204172A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60154173A (ja) * | 1984-01-25 | 1985-08-13 | Toshiba Corp | スキヤン方式論理回路 |
JPS60239836A (ja) * | 1984-05-15 | 1985-11-28 | Fujitsu Ltd | 論理回路の故障診断方式 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4566104A (en) | Testing digital electronic circuits | |
KR970011375B1 (ko) | 다수의 회로 소자의 자기-테스트 제어 장치 및 방법 | |
JPS63243890A (ja) | 半導体集積回路装置 | |
KR900019188A (ko) | 시험 방법, 시험회로 및 시험회로를 갖는 반도체 집적회로 | |
JPS60239836A (ja) | 論理回路の故障診断方式 | |
JPS62204172A (ja) | スキヤンル−トの多重化診断方式 | |
US6757856B2 (en) | Apparatus and method for hardware-assisted diagnosis of broken logic-test shift-registers | |
JPH01110274A (ja) | 試験回路 | |
JPS63738A (ja) | 情報処理装置 | |
JPS61213934A (ja) | シフトパス回路 | |
JPH112664A (ja) | バウンダリスキャンレジスタ | |
JP2000338188A (ja) | 半導体集積回路の試験回路 | |
JPH1051409A (ja) | 時分割多重データ処理回路 | |
JPH0572615B2 (ja) | ||
JPS63255672A (ja) | 回路ブロツクテスト回路 | |
JPH0362245A (ja) | 半導体集積回路 | |
JPS6244674A (ja) | 評価容易化回路 | |
JPS63283345A (ja) | クロスコネクト装置の診断方式 | |
JPS60239835A (ja) | 論理回路の故障診断方式 | |
JPH06123761A (ja) | 大規模集積回路 | |
JPH01293650A (ja) | 集積回路 | |
JPH04259866A (ja) | 診断装置 | |
JPS60245053A (ja) | 論理回路の診断方式 | |
JP2001014899A (ja) | 半導体装置 | |
JPS62199048A (ja) | 試験回路付大規模集積回路 |