JPS62203488A - モザイク状画像表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画像メモリを有するテレビジョンあるいは
ＶＴＲにおいて、上記メモリの制御方式の改良によりモ
ザイク状画像を容易に表示できるようにしたモザイク状
画像表示回路に関するものである。

〔従来の技術〕

第４図は例えば特開昭５８−１７０１７８号公報に示さ
れた従来の画像メモリを用いた画像信号の記録再生シス
テムのブロック図である。図中、１１はアナログ信号処
理回路、１２はＡ／Ｄ変換器、１３は画像メモリ、１４
はデータランチ回路、１５はＤ／Ａ変換器、１６は上記
画像メモリ１３のコントロール回路である。

第５図は上記メモリコントロール回路１６．の主要部分
を示すブロック図で、メモリの行アドレスと列アドレス
の発生回路である。図中、１７は１１カウンタ、１８は
Ｖカウンタ、１９は列アドレスカウンタ、２２は行アド
レスと列アドレスの切替スイッチである。２０．２１は
Ｈ，Ｖのカウンタリセット信号切替スイッチである。

第６図は映像の１水平期間の有効画像期間とＨカウンタ
のカウント値を表わした模式図である。

次に動作について説明する。

複合映像信号が入力されると、アナログ信号処理回路１
１ａで輝度信号（以下Ｙ信号と記す）と色信号（以下Ｃ
信号と記す）と水平（ＨＤ）、垂直（Ｖ　Ｄ）の同期信
号とに分離される。次に上記Ｃ信号はクロマ復調回路に
より２つの色差信号Ｒ−ＹとＢ−Ｙを発生し、その後多
重化を行い時分割多重される。Ｙ信号と時分割多重され
た色差信号Ｒ−Ｙ／Ｂ−Ｙは次のＡ／Ｄ変換５ｔｚａ、
１２ｂでディジタル信号に変換され画像メモリ１３ａ、
１３ｂに書き込まれる。

この書き込み時のメモリコントロール回路１６の動作に
ついて説明すると、第５図のスイッチ２０．２１により
上記ＨＤ、ＶＤがＨカウンタ１７゜Ｖカウンタ１８のリ
セット信号となり、■（カウンタ１７はＡ／Ｄ変換器１
２の標本化周波数と同じクロック周波数ｆｓでカウント
を開始する。■カウンタ１８はＨＤ信号によってカウン
トアンプを行なう。上記Ｈカウンタ１７は１水平期間を
カウントするものであるが、実際のメモリ１３へのデー
タの書き込みは水平期間中の有効画像期間（約５１μｓ
ｅｃ　）のみで良く、そのためト（カウンタ１７のカウ
ント値のうち有効画像期間に相当する部分（第６図参照
）だけ次段の列アドレスカウンタ。

１９をアクティブにする。つまり列アドレスカウンタ１
９のイネーブル（ＥＮ）端子をコントロールする。この
様にして列アドレスカウンタ１９出力をメモリ１３への
データ書き込みの列アドレスとし、Ｖカウンタ１８出力
はそのままで同上の行アドレスとする。そして該列アド
レスと行アドレスとをスイッチ２２で切替えて、メモリ
の書き込みアドレスとなす。

ここで、Ｙ信号のサンプリング周波数は５　ＭＨｚであ
り、色差信号Ｒ−Ｙ、Ｂ−ＹはそれぞれＹ信号のサンプ
リング周波数の１７２の２．５ＭＨｚとしている。Ｒ−
ＹとＢ−Ｙ信号を時分割多重した信号Ｒ−Ｙ／Ｂ−Ｙは
Ｙ信号と同じ５ＭＩＩｚとなる。

次にメモリ１３からのデータの読み出しについては、第
５図のスイッチ２０．２１を内部のカウンタ１７，１Ｂ
のリップルでリセットするように切替る。そうしてＨカ
ウンタ１７．ｖカウンタ１８を動作させ、列アドレス、
行アドレスを発生してメモリアドレスとする。この場合
の動作は前述の書き込み時と同様である。

このようにしてメモリ１３から読み出されるデータはラ
ッチ回路１４を経てＤ／Ａ変換器１５に供給され、アナ
ログ信号に変換される。なお、色差信号は時分割多重さ
れているためラッチのクロックは互いに１８０°位相の
異なる（逆の極性）信号でかつＹ信号のクロックの１／
２の周波数のものを使用する。また、読み出し時の同期
信号は、Ｈカウンタ１７．ｖカウンタ１８により複合同
期信号を作成し、これをアナログ信号処理回路１１ｂへ
供給する。アナログ信号処理回路１１ｂでは、２つの色
差信号からクロマ変調器によりクロマ信号（Ｃ）信号が
再生され、Ｙ信号、複合同期信号と混合（ミックス）さ
れて複合映像信号が出力される。

〔発明が解決しようとする問題点〕

以上のような従来の画像記録再生システムでモザイク状
画像を表示するには、一旦メモリに書き込んだデータを
再び読み出し、書き込みを行い、画面の上、下方向に対
応するメモリの行１列方向に同じデータを作成するため
の回路が必要で、その規模も大きくなる。また実時間で
モザイク状の画像表示が困難であるなどの問題があった
。

この発明は、従来の方式では簡単にできなかった画像の
モザイク化を容易に行うことのできるモザイク状画像表
示回路を得ることを目的としている。

〔問題点を解決するための手段〕

この発明に係るモザ・イク状画像表示回路は、例えば画
像メモリとしてデエアルボートダイナミックメモリ　（
以下Ｄ−Ｐｏｒｔ　　ＤＲＡＭ）を使用し、メモリコン
トロール回路においてデータの読み出し行アドレスの間
引きを行い、読み出されたデータのラッチ用クロックを
Ｙ信号、Ｃ信号について最適な信号として作成し、この
信号により読み出されたデータをラッチしてＤ／Ａ変換
器に供給するようにしたものである。

〔作用〕

この発明においては、データの読み出し行アドレスの間
引きによってテレビ画面上で上下方向（ライン方向）の
モザイク化が行われ、これにより読み出されたデータの
ラフチクロックをＹ（８号とＣ信号について各々最適な
信号として作成しデータラッチを行うことによって上記
上下方向のモザイク化が行われたデータの横方向（画素
方向）のモザイク化が行われ、結果としてテレビ画面上
に上下、左右方向（ライン方向・画素方向）に方形のモ
ザイク状の画像が表示されることとなる。

〔実施例〕

以下この発明の一実施例を図について説明する。

第１図はメモリからデータを読み出すためのアドレス発
生回路を示し、図において、１はＨカウンタ、２はＶカ
ウンタ、３，５．６は論理ＡＮＤゲーと、４ランチクロ
ック発生回路である。なお、１３．１４ａ〜１４ｃは第
４図の同一符号の回路と同じものである。

第２図はメモリ出力データのラフチクロックのタイミン
グチャートである。また、第３図はメモリ出力データの
モザイク化の様子を示している。

次に作用効果について説明する。

ここで、本実施例の特徴はメモリからのデータ読み出し
における処理方法にあるのであり、メモリへのデータの
書き込み及びアナログ信号の処理に関しては従来の回路
と同様であり、その動作もほぼ同様であるので省略する
。但し、従来方式では画像メモリはシングルポートＤＲ
ＡＭで説明したが、本方式ではＤ−Ｐｏｒｔ　　ＤＲＡ
Ｍを用いるため若干読み出しのアドレス措定の方法が異
なる。

Ｄ−Ｐｏｒｔ　　ＤＲＡＭを用いると、メモリ内部に１
行分のレジスタを内蔵しているため、メモリへのデータ
の書き込みを行いつつ非同期で読み出しが可能である。

その際のメモリのアドレスは、行アドレスのみ指定する
ことでその行アドレスのデータ（１行分）がレジスタに
転送される０本方式では、この行アドレスの下位ビット
に論理ＡＮＤゲートをかけてアドレスの間引きを行うと
同時に、列方向は上記１行分のレジスタ（シフトレジス
タ）にクロックを送ると順次データが掃き出されること
を利用して上記クロックを分周した信号でデータを間引
いてランチする。

まず行方向のモザイクについて説明する。Ｈカウンタｌ
とＶカウンタ２はカウンタのリップルでリセットする。

Ｖカウンタ２の出力がメモリ１３の行アドレスとなる。

ここでモザイク指令があると、ＡＮＤゲート５．６への
入力Ｍ１あるいはＭ２２号は“Ｌ”レベルとなる。Ｍｌ
及びＭ２はモザイクのレベル（大きさ）に応じた信号で
、通常（非モザイクモード）はＭ１＝Ｍ２−Ｈ”レベル
であるが、モザイクの第ルベルにおいてＭ１１号がＬ”
レベルとなり、第２レベルにおいてＭ１＝Ｍ２＝”Ｌ”
レベルとなる。これにより、行アドレスは０−１−２−
・・・・・・→２５５と発生するのに対して、モザイク
の第ルベル時には〇−〇→２−２−４−４−・・・・・
・−２５４−２５４となり、またモザイクの第２レベル
時には、０−〇−８−８−４−４−４止８−１−００．
−２５゜−２５゜となる。

このようにして、２行あるいは４行ずつに同じアドレス
とすることでテレビ画面上２ラインあるいは４ラインず
つ同じ信号を表示することになる。

この様子を第３図の上段及び中段に示す。

次に列方向のモザイクについて説明する。

メモリ１３のレジスタに転送された１行分のデータはク
ロック（Ｓｃ）によって順次ラッチ回路１４３〜１４Ｃ
へ送られる。第２図でランチ回路の動作を説明する。図
中、ＤＹ、ＤＣは各々Ｙメモリ、Ｃメモリのレジスタか
らの出力信号であり、Ｙｉはｉ番目の計度線分の画素、
ＲＹｉ、ＢＹｉは各々ｉ番目のＲ−ＹおよびＢ−Ｙ成分
の画素に対応する。Ｙ信号についてはｉ　＝１１〜２５
６で２５６画素であり、Ｃ信号は１つおきにＲ−ＹとＢ
−Ｙ成分が配置されている。なお、メモリのレジスタの
クロックはＳｃであり、Ｓｃ信号の立上りのエツジで出
力される。

まずモザイク動作を行なわない時には、ラッチ１４ａへ
のクロックＳＹには図中８１の信号を、ラッチ１４ｂの
クロックＳＲにはＳ２の信号を、ラッチ１４ｃのクロッ
クＳＢにはＳｃの信号を送る。その結果、ラッチ出力Ｑ
Ｙ、ＱＲ，ＱＢの信号はＱＹｌ、ＱＲｔ、ＱＢｔとなる
。

次にモザイク動作時には、前記第１図のモザイク信号Ｍ
ｌ、Ｍ２によりラフチクロックｓｙ、ｓＲ，ＳＢ信号が
切替えられて出力される０例えばモザイク第２レベルの
時は、クロックＳＹには信号Ｓ４．クロックＳＲには信
号Ｓ４．クロックＳＢには信号Ｓ５を供給する。この結
果、ラッチ出力ＱＹ、ＱＲ，ＱＢの信号はＱＹ２．ＱＲ
２，ＱＢ２となる。この様にラッチされた信号は各々Ｄ
／Ａ変換器１５へ送られる。

以上の２つの処理、即ち行方向／列方向（又はライン方
向７画東方向）のモザイク処理によって出力される複合
映像信号は、第３図の下段に示すようなモザイク状の画
像となってモニタに表示される。

なお、上記実施例ではモザイクのレベルを２ライン／２
画素、４ライン／４画素としたが、これはライン方向あ
るいは画素方向に独立に増減させることも可能である９
例えば２ライン／４画素。

４ライン／２画素等の長方形状のものや８ライン７８画
素、１６ライン７１６画素など１つの画素を大きなモザ
イクにすることも可能である。

また、上記実施例における画像メモリは、Ｄ−Ｐｏｒｔ
　　ＤＲＡＭとしているので読み出しと書き込みが非同
期で独立に動作可能であり、従って動画についても上記
同様に容易にモザイク化を行うことができる。

〔発明の効果〕

以上のように、この発明によれば、メモリコントロール
回路によりデータの読み出し行アドレスを制御し、デー
タのランチ用クロックを分周するように構成したので、
簡単な回路で画像のモザイク化が行える効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるモザイク状画像表示
回路に適用される読み出しアドレス発生回路のブロック
図、第２図はその動作を説明するためのデータランチの
タイミング図、第３図はモザイク化の様子を示した図、
第４図は従来及び本発明共通の画像メモリシステムを示
す図、第５図はメモリへのデータ書き込みアドレス発生
回路のブロック図、第６図はＩＨ期間の信号の模式図で
ある。 １・・・ＦＩカウンタ、２・・・ｖカウンタ、３，５．
６゜・・・論理ＡＮＤゲーと、４・・・ラッチクロツタ
発生回路、１２・・・Ａ／Ｄ変換器、１３・・・画像メ
モリ、１４・・・データラッチ回路、１５・・・Ｄ／Ａ
変換器。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）モザイク状の画像を表示するモザイク状画像表示
   回路であって、 アナログビデオ信号の輝度信号成分と時分割多重された
   色差信号とをディジタル信号に変換するＡ／Ｄコンバー
   タと、 該Ａ／Ｄコンバータから出力されたディジタル画像デー
   タを記憶する画像メモリと、 該画像メモリから読み出されたデータをラッチするデー
   タラッチ回路と、 上記画像メモリの書込み、読出しを制御するとともに、
   モザイク状画像表示指令を受けたときデータの読み出し
   アドレスの間引き及び上記データラッチ回路に供給する
   ラッチ用クロックの分周を行う、メモリコントロール回
   路と、 上記データラッチ回路の出力であるディジタル信号を順
   次アナログ信号に変換するＤ／Ａコンバータとを備えた
   ことを特徴とするモザイク状画像表示回路。