JPS62203067A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は、表示装置の画素部の回路のテストを高速化す
る技術に関するものである。

〈従来技術〉 アクティブ・マトリクス方式の表示装置に於いて、各画
素を構成する回路をテストする手段は、特開昭５７−９
９６８８に於いて示されている。

このテストが可能な表示装置に於いて、画素部分の表示
画素駆動用ＭＯ５Ｉ−ランジスタの短絡、すなわち、ト
ランジスタのリーク異常を検知する場合、複数の画素に
ついて同時にテストすることが可能である。従来の表示
装置では素子数と動作速度の関係から、水平方向の走査
回路として通常はダイナミック方式の回路が用いられて
いる。したがって、このような装置では水平方向の走査
回路の出力をすべて選択状態にする場合に於いても、ク
ロックを停止することは不可能であり、常にある周波数
以上のクロックで走査回路を動かし続ける必要がある。

このため、テストのための入力信号及び出力信号などに
クロックが重畳されるなどによシ、正しい信号の入出力
が不可能となり、テスト動作の信頼性が著しく低下する
事がある。すなわち、周知のようにダイナミック回路で
は、クロックを停止すると回路中の容量部分（寄生容量
を含む）に保持されたデータが消滅し、回路の状態が不
定となる。したがって、従来技術ではシフト・レジスタ
の出力をすべて一定の状態に保つ場合に於いても、クロ
ックを止めることは不可能である。このクロックが供給
されるラインと平行に、映像信号を入力したり、テスト
信号を出力するラインが走っているため、容量又は誘導
性結合によりテスト信号が乱され、正しい信号の入出力
ができなくなる。

〈発明の目的〉 本発明は上述の問題点に鑑み、マドＵクス方式表示回；
洛に連結される水平走査回路の駆動クロックを固定し、
走査を起動する入力信号を固定することにより、水平走
査回路の出力をすべて選択状態とし、該走査回路の駆動
クロックを供給することなくテストを行なうことを可能
とし、テスト動作の信頼性を向上させたことを特徴とす
る表示装置を提供するものである。

〈実施例〉 第１図は本発明に係る表示装置の構成図である。

図に於いて、１は垂直走査回路、２は水平走査回路、３
ｉｊ（ｉ＝１．・・・１ｍ、ｊ＝１．・・・、ｎ）は表
示素子、Ｔｌ１ｊは書き込み用ＭＯ５トランジスタ、Ｔ
２ｉｊは表示素子駆動用ＭＯ５Ｉ−ランジスタ、Ｃ１Ｊ
は入力信号蓄積容量、Ｔ３ｉ　ｊは駆動電圧読み出し用
ＭＯＳトランジスタ、Ｔ４ｉ（ｉ＝１．・・・、ｍ）は
列選択用ＭＯ５ｌ−ランジヌタである。また、Ｒはプル
アップ抵抗、４は判定回路である。

第２図は、従来より利用されている２相クロツク駆動シ
フト・レジスタを水平走査回路２として利用した場合の
、本発明を実施しつる回路の一例である。

インバータＩｎｖ、Ｉ　（Ｉ＝１．２．−）は入力Ｉよ
シ与えられた信号を増幅・反転して次段へ転送するため
の回路である。Ｔｒ、ＩはインバータＩｎｖ、Ｉの出力
からＩｎｖ、Ｉ＋１の入力への信号の伝送を制御するト
ランスファー・トランジスタである。通常の走査動作で
は、第３図に示すように、互いに重なシのないクロック
φ１　、φ２を、φｌはＴｒ、２１′−１（Ｉ′＝１，
２．・・・）へ、φ２はＴｒ、２Ｉ’へ供給することに
よシ、出力Ｈｉか１頃次列選択状態となる。この場合の
タイミング・チャートを嬉３図に示す。

一方、テスト動作を行なう場合は、Ｔｒ、２１’−１＋
　Ｔｒ、２　Ｉ’へ供給する信号をすべて“１°゛とし
、入力信号］を“１゛とすることにより、駆動クロック
を供給することなく、すべての出力Ｈｉが列選択状態と
なる。これによシ、垂直走査回路１により選択された一
行あるいは二行以上の複数行について、水平走査回路２
の駆動クロックの影響による誤動作等を起こすことなく
同時に画素回路のテスト、すなわち表示素子駆動用ＭＯ
３Ｉ−ランジスタＴ２ｉｊのリーク異常の検知テストが
可能となる。

テスト信号出力時の回路は第４図のようになる。

すなわち、被テスト・トランジスタＴ２ｉｊ　がすべて
並列となるため、１個でも「短絡」異常があると“不良
゛°と判定される。したがって、全画素並列テストが可
能である。

第５図は、通常の走査動作（Ｉｔ＝１）では２相クロッ
クφ１．φ２　を出力し、テスト時には、外部よりの入
力信号Ｉｔを“０“にすることによシ、容易に駆動クロ
ックをすべて“１゛′の状態へ固定できる回路の一実施
例である。５は通常の２相りロック発生回路である。

なお、第２図の回路は、疑似２相クロツクによる駆動も
可能である。この場合のタイミング・チャートを第６図
に示す。

第７図は、通常の走査動作では、外部信号Ｉｔを“１“
として、クロックφから疑似２相クロツクを発生し、テ
スト時には、外部信号Ｉｔを“０″′とすることによシ
、容易に駆動クロックをすべて“１“の状態へ固定でき
る回路の一実施例である。

第８図は、従来よシ利用されている２相クロツク駆動の
クロ７クドＣＭＯ５を用いたシフト・レジスタを水平走
査回路として利用した場合の、本発明を実施しうる回路
の一例である。本実施例は、入力信号を反転・増幅して
出力するＣＭＯＳインバータと、入力信号を反転・増幅
し、外部より与見られるクロックφ、φの信号に応じて
出力するクロックドＣＭＯＳインバータより成る。

通常の走査動作では、クロックφ、φを、φばＴｒ、　
８Ｉ　−７，Ｔｒ、　８Ｉ　−４，Ｔｒ、　８Ｉ　−３
，Ｔｒ、　８Ｉ　（Ｉ＝１．２．　・）へ供給し、φば
Ｔｒ、　８Ｉ　−６，Ｔｒ、　８Ｉ−５，Ｔｒ、　８１
−２．　Ｔｒ、　ＢＴ−１（１＝Ｌ　２．−）へ供給す
ることにより、選択信号出力Ｈｉが順次選択状態となる
。この場合のタイミング・チャートを第９図に示す。

一方、テストを行なう場合は、Ｔｒ、へ与える信号をす
べて“１″とし、入力信号Ｉを“０“とすることにより
、駆動クロックを供給することなく、すべての出力Ｈｉ
が列選択状態となる。これによシ、垂直走査回路により
選択された行について、水平走査回路の駆動クロックの
影響による誤動作等を起こすことなく同時に画素回路の
テストが可能となる。

なお、クロックφ、φ発生回路は、第７図に示すものと
同一の構成でよい。

〈発明の効果〉 以上詳細に説明したように、本発明によシ、水平走査回
路を駆動することなく、垂直走査回路により選択された
行の画素のテストを、高い信頼性のもとて同時に実施す
ることが可能となり、テスト時間の短縮、ひいてはテス
ト・コストの低減ｅもたらすものである。

【図面の簡単な説明】

第１図、第２図、第４図、第５図、第７図及び第８図は
回路図、第３図、第６図及び第９図はタイミング・チャ
ートである。 符号の説明 １：垂直走査回路、　２：水平走査回路、３ｉｊ　：表
示素子、　Ｔｌ１ｊ　：書き込み用ＭＯＳトランジスタ
、　Ｔ２ｉ　ｊ　：表示素子駆動用ＭＯＳトランジスタ
、Ｃｉｊ：入力信号蓄積容量、Ｔ３ｉｊ：駆動電圧読み
出し用ＭＯ５Ｉ−ランジヌタ、　Ｔ４１：列選択用ＭＯ
５ｌ−ランジスタ、Ｒニブルアップ抵抗、　　４：判定
回路。 代理人　弁理士　　杉　山　毅　至（他１名）手続補正
書 昭和６１年４月３０日 持許庁長宮殿 ２、発明の名称 表示装置 ３、補正をする者 事件との関係　　特許出願人 ４、代理人 自　　　発 ７、補正の内容 明細書の第７頁第１９行と第２０行との間に以下の記載
を挿入します。 「なお、水平走査回路の出力として、本構成例に示した
ものと逆極性の出力を要する回路におい・では、駆動ク
ロックおよび入力信号の極性を適当に変換し固定する事
により、全列を選択状態とする事が可能である。」 以上

Claims (1)

【特許請求の範囲】
1. １、単位画素をマトリクス状に配置し、各単位画素は画
   素を駆動するトランジスタを持ち、さらに、駆動信号レ
   ベルを外部へ取り出すためのトランジスタを有し、単位
   画素毎に該画素を構成する回路の電気的テストを可能と
   した表示装置に於いて、走査回路の駆動クロックを固定
   し、走査を起動する信号を固定することにより、水平方
   向の走査回路の出力をすべての列について選択状態とし
   、一行あるいは二行以上の複数行の画素のテストを同時
   に行なうことを可能としたことを特徴とする表示装置。