KR20230098425A - Cmos 인버터 회로 - Google Patents

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Abstract

본 발명은 인버터 회로에 관한 것으로서, 더욱 상세하게는 PMOS 트랜지스터의 특성이 오른쪽으로 이동되어도 정상적으로 동작이 가능한 CMOS 인버터 회로에 관한 것이다.

Description

CMOS 인버터 회로{CMOS inverter circuit}
본 발명은 인버터 회로에 관한 것으로서, 더욱 상세하게는 PMOS 트랜지스터의 특성이 오른쪽으로 이동되어도 정상적으로 동작이 가능한 CMOS 인버터 회로에 관한 것이다.
현대 사회는 디지털 시대이며 디지털 신호를 많이 사용하고 있다. 디지털 신호의 처리에 있어서 디지털 회로가 사용이 되며, 디지털 회로 중에서 인버터는 기본적인 로직 게이트이다. 디지털 신호는 0과 1의 두 값만으로 이루어져 있으며 인버터는 0의 입력에 대해 1의 출력을, 1의 입력에 대해서는 0의 출력을 낸다.
도 1은 CMOS 트랜지스터 회로를 이용한 인버터 회로도이다.
도 1을 참조하면, 인버터 회로는 소오스(Source) 단자에 전원 전압(Vdd)이 연결된 P채널형의 MOS 트랜지스터(P1)와, 소오스 단자에 접지 전원(GND)이 연결된 N채널형의 MOS 트랜지스터(N1)가 직렬로 연결되어 P채널형의 MOS 트랜지스터(P1)와 N채널형의 MOS 트랜지스터(N1)의 게이트(Gate) 단자가 연결되고, 게이트 단자를 통하여 인가되는 입력 전압(Vin)을 반전시켜 출력 단자(Vout)로 출력된다.
도 2는 CMOS 인버터 회로의 입력 전압(Vin)에 대한 출력 전압(Vout) 그래프로, CMOS 인버터의 입력 전압(Vin)을 0 V에서 전원 전압 VDD 까지 증가시킨 경우이다. CMOS 인버터의 입력 전압(Vin)이 로우 상태로 인가될 때, 출력 전압(Vout)은 하이 상태로 출력되고, 입력 전압(Vin)이 하이 상태로 인가될 때는 출력 전압(Vout)이 로우 상태로 반전되어 출력되는 것을 볼 수 있다. 즉 전원전압 VDD를 1이라고 하고, 0V를 0 이라는 신호에 대응한다고 할 경우, 입력이 0이면 전압이 0V 이므로 P채널 MOS 트랜지스터(P1)는 온(ON)이 되고 N채널 MOS 트랜지스터(N1)는 오프(OFF)가 되어 출력 전압은 VDD로서 출력은 1이 된다. 반대로 입력이 1인 상태이면 입력 전압이 VDD이므로 P채널 MOS 트랜지스터(N1)는 오프(OFF)가 되고 N채널 MOS 트랜지스터(N1)는 온이 되어 출력은 OV가 되어 출력신호는 0이 된다.
이러한 CMOS 회로는 박막 트랜지스터로 구성이 되며, P채널형의 박막 트랜지스터와 N채널형의 박막 트랜지스터를 사용하여 구성할 수 있다. 산화물 재료를 이용하는 박막 트랜지스터가 유리 기판 위에 구성이 되어 OLED TV 등에 적용 사용되고 있으며, 스캔 드라이버 등도 산화물 박막 트랜지스터로 구성되어 적용이 되고 있다. 그러나 일반적인 산화물 트랜지스터는 N채널형만 잘 만들어져서 N채널만으로 회로들을 구성하고 있으며, N채널과 P채널로 구성되는 CMOS 인버터의 구성이 어렵다.
그리하여 계속적으로 P채널형의 산화물 트랜지스터가 연구 되고 있으며, 도 3은 최초로 제작된 Cu2O 박막을 활용한 Bottom 게이트 구조의 P채널형의 산화물 TFT의 출력곡선(a) 및 전달곡선(b)을 나타낸 도면이다. 도 3에 따른 최초의 P채널형의 산화물 TFT는 Cu2O 박막이 상온에서 증착되었고, 제작 후 200℃ 조건에서 후속 열처리하여
Figure pat00001
,
Figure pat00002
, 문턱전압(Vth)이 -12V의 전기적 특성을 가짐이 확인되었다.
그러나 도 4에 도시된 바와 같이 산화물 박막 트랜지스터의 P채널형의 특성이 오른쪽으로 이동되어 있음을 확인할 수 있다. 이는 게이트 전압이 0일 때 전류가 0이 되지 않고 있으며, 이러한 경우 디지털 신호에 대한 인버터의 로직 게이트의 특성인 0의 입력에 대해 1의 출력을, 1의 입력에 대해서 0의 출력이 이루어지는 정상적인 동작이 어렵다.
KR 10-2015-0045566 A
본 발명은 이와 같은 문제점을 해결하기 위하여 창안된 것으로서, P채널 특성이 오른쪽으로 이동되어 있어도 인버터가 정상적으로 동작할 수 있도록 하기 위한 CMOS 인버터 회로를 제공하는 것을 그 목적으로 한다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 CMOS 인버터 회로로서, 게이트 단자를 통해 동일한 입력신호를 인가받고, 소오스 단자에 전원전압(VDD)이 직렬로 연결된 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터 ; 및 상기 제2 PMOS 트랜지스터와 직렬로 연결되며 게이트 단자를 통해 상기 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터와 동일한 입력신호를 인가받으며, 소오스 단자에 접지(GND)가 연결된 제1 NMOS 트랜지스터를 포함한다.
상기 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터의 채널폭이 서로 다른 것이다.
상기 제1 PMOS 트랜지스터의 드레인과 제2 PMOS 트랜지스터의 소오스가 직렬로 연결된 노드 P에 연결된 제2 NMOS 트랜지스터를 더 포함한다.
상기 제2 NMOS 트랜지스터의 드레인은 상기 노드 P점에 연결되고, 소오스는 접지(GND)에 연결되는 것이다.
상기 제2 NMOS 트랜지스터의 게이트 단자에 입력되는 입력전압은 상기 제1 NMOS 트랜지스터의 입력전압과 동일한 것이다.
본 발명에 의하면, CMOS 인버터 회로의 PMOS 트랜지스터의 특성이 오른쪽으로 이동되어도 정상적으로 로직 게이트 동작이 가능한 효과가 있다.
도 1은 CMOS 트랜지스터 회로를 이용한 인버터 회로도.
도 2는 CMOS 인버터 회로의 입력 전압(Vin)에 대한 출력 전압(Vout) 그래프를 나타낸 도면.
도 3은 최초로 제작된 Cu2O 박막을 활용한 Bottom 게이트 구조의 P채널형의 산화물 TFT의 출력곡선(a) 및 전달곡선(b)을 나타낸 도면.
도 4는 P채널형의 산화물 박막 트랜지스터의 특성이 오른쪽으로 이동됨을 보여주는 도면.
도 5는 본 발명에 따른 CMOS 인버터 회로의 제 1 실시예를 나타낸 회로도.
도 6은 본 발명에 따른 CMOS 인버터 회로의 제 2 실시예를 나타낸 회로도.
도 7은 본 발명에 따른 CMOS 인버터 회로의 입력 전압(Vin)에 대한 출력 전압(Vout) 그래프를 나타낸 도면.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 5는 본 발명에 따른 CMOS 인버터 회로의 제1 실시예를 나타낸 회로도이다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 CMOS 인버터 회로는, 게이트 단자를 통해 동일한 입력신호(In)를 인가받고, 소오스 단자에 전원전압(VDD)이 직렬로 연결된 제1 PMOS 트랜지스터(PMOS1) 및 제2 PMOS 트랜지스터(PMOS2)와 제2 PMOS 트랜지스터(PMOS2)와 직렬로 연결되며, 게이트 단자를 통해 제1 PMOS 트랜지스터(PMOS1) 및 제2 PMOS 트랜지스터(PMOS2)와 동일한 입력신호를 인가받으며, 소오스 단자에 접지가 연결된 제1 NMOS 트랜지스터(NMOS1)를 포함한다.
여기서 도 5의 제1 PMOS 트랜지스터(PMOS1)의 드레인과 제2 PMOS 트랜지스터(PMOS2)의 소오스 사이의 P점의 전압이 제1 PMOS 트랜지스터(PMOS1)의 소오스에 인가되는 전원전압(VDD) 보다 작고, 게이트 입력의 전원전압(VDD) 보다 작아서 상대적으로 제2 PMOS 트랜지스터(PMOS2)의 VGS는 0이 아니고 0보다 큰 값이 되어 오프가 되도록 할 수 있다. 그리고 제1 PMOS 트랜지스터(PMOS1) 및 제2 PMOS 트랜지스터(PMOS2)의 채널폭을 서로 다르게 하여 P점의 전압을 변하게 할 수 있다.
도 6은 본 발명에 따른 CMOS 인버터 회로의 제 2 실시예를 나타낸 회로도이다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 CMOS 인버터 회로는, 게이트 단자를 통해 동일한 입력신호를 인가받고, 소오스 단자에 전원전압(VDD)이 직렬로 연결된 제1 PMOS 트랜지스터(PMOS1) 및 제2 PMOS 트랜지스터(PMOS2)와, 제2 PMOS 트랜지스터(PMOS2)와 직렬로 연결되며 게이트 단자를 통해 제1 PMOS 트랜지스터(PMOS1) 및 제2 PMOS 트랜지스터(PMOS2)와 동일한 입력신호를 인가받으며, 소오스 단자에 접지가 연결된 제1 NMOS 트랜지스터(NMOS1)를 포함하며, 제1 PMOS 트랜지스터(PMOS1)의 드레인과 제2 PMOS 트랜지스터(PMOS2)의 소오스가 직렬로 연결된 노드 P점에 연결된 제2 NMOS 트랜지스터(NMOS2)를 더 포함한다.
이때 제2 NMOS 트랜지스터(NMOS2)의 드레인은 노드 P점에 연결되고, 소오스는 접지에 연결되며, 제2 NMOS 트랜지스터(NMOS2)의 게이트 단자에 입력되는 입력전압은 제1 NMOS 트랜지스터(NMOS1)의 입력전압(In)과 동일하다.
도 6에 따른 본 발명의 제 2 실시예는 게이트 입력이 0일 때는 N채널 트랜지스터인 제1 NMOS 트랜지스터(NMOS1) 및 제2 NMOS 트랜지스터(NMOS2)가 오프(OFF)가 되고, P채널 트랜지스터인 제1 PMOS 트랜지스터(PMOS1) 및 제2 PMOS 트랜지스터(PMOS2)는 온(ON)이 되어 출력은 전원전압(VDD)이 된다. 그리고 게이트 입력이 VDD일 때 P점은 N채널 트랜지스터인 제1 NMOS 트랜지스터(NMOS1) 및 제2 NMOS 트랜지스터(NMOS2)에 의해 접지와 연결이 되어 P점의 전압을 접지로 낮추고, P채널 트랜지스터의 게이트 전압과 제2 PMOS 트랜지스터(PMOS2)의 소오스 전극 사이의 전압 차이가 높아져 P채널 트랜지스터인 제1 PMOS 트랜지스터(PMOS1) 및 제2 PMOS 트랜지스터(PMOS2)가 확실히 오프(OFF)가 되도록 하여 인버터 특성을 개선하게 된다.
도 7은 본 발명에 따른 CMOS 인버터 회로의 입력 전압(Vin)에 대한 출력 전압(Vout) 그래프를 나타낸 도면으로, 일반적인 CMOS 인버터 회로의 특성 곡선(검은선) 그래프에 대하여 제1 실시예(빨간선) 및 제2 실시예(파란선)의 그래프가 왼쪽으로 이동됨을 보여주고 있다. 즉 앞서 설명한 CMOS 인버터 회로에서 P채널형의 특성이 오른쪽으로 이동되어 정상적인 동작의 어려움을 본 발명의 제1 실시예 및 제2 실시예의 회로를 통하여 인버터의 동작이 정상적으로 동작할 수 있도록 구현할 수 있음을 보여주고 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
PMOS1: 제1 PMOS 트랜지스터
PMOS2: 제2 PMOS 트랜지스터
NMOS1: 제1 NMOS 트랜지스터
NMOS2: 제2 NMOS 트랜지스터

Claims (5)

  1. CMOS 인버터 회로로서,
    게이트 단자를 통해 동일한 입력신호를 인가받고, 소오스 단자에 전원전압(VDD)이 직렬로 연결된 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터 ; 및
    상기 제2 PMOS 트랜지스터와 직렬로 연결되며 게이트 단자를 통해 상기 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터와 동일한 입력신호를 인가받으며, 소오스 단자에 접지(GND)가 연결된 제1 NMOS 트랜지스터
    을 포함하는 CMOS 인버터 회로.
  2. 청구항 1에 있어서,
    상기 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터의 채널폭이 서로 다른 것
    을 특징으로 하는 CMOS 인버터 회로.
  3. 청구항 1에 있어서,
    상기 제1 PMOS 트랜지스터의 드레인과 제2 PMOS 트랜지스터의 소오스가 직렬로 연결된 노드 P점에 연결된 제2 NMOS 트랜지스터
    를 더 포함하는 CMOS 인버터 회로.
  4. 청구항 3에 있어서,
    상기 제2 NMOS 트랜지스터의 드레인은 상기 노드 P점에 연결되고, 소오스는 접지(GND)에 연결되는 것
    을 특징으로 하는 CMOS 인버터 회로.
  5. 청구항 3에 있어서,
    상기 제2 NMOS 트랜지스터의 게이트 단자에 입력되는 입력전압은 상기 제1 NMOS 트랜지스터의 입력전압과 동일한 것
    을 특징으로 하는 CMOS 인버터 회로.
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