JPS62191961A - Information processor - Google Patents
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- JPS62191961A JPS62191961A JP3442786A JP3442786A JPS62191961A JP S62191961 A JPS62191961 A JP S62191961A JP 3442786 A JP3442786 A JP 3442786A JP 3442786 A JP3442786 A JP 3442786A JP S62191961 A JPS62191961 A JP S62191961A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＣＰＵに接続されるメモリやＩｌｏの速度
に応じて、メモリやＩｌｏへのアクセス速度を最適化で
きる情報処理装置に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to an information processing device that can optimize the access speed to memory and Ilo according to the speed of memory and Ilo connected to a CPU. .
［従来の技術］
一般に、ＣＰＵの処理速度を変えるには、ＣＰＵに接続
される装置の側に、ＣＰＵのウェイトステートをコント
ロールする回路が設けられている。[Prior Art] Generally, in order to change the processing speed of a CPU, a circuit for controlling the wait state of the CPU is provided on the side of a device connected to the CPU.
［発明が解決しようとする問題点］
この方法では、メモリやＩｌｏの速度が異なると、その
速度に応じたウェイト数を発生させるように、回路を変
更しなければならない。[Problems to be Solved by the Invention] In this method, if the speed of the memory or Ilo differs, the circuit must be changed to generate the number of waits according to the speed.
従って、速度の異なるメモリを混在させて使用する場合
、メモリへのアクセススピードは、最も速度の遅いメモ
リに合わせたものにしなければならず、また、速度の異
なるＩｌｏを混在させる場合も、前記メモリの場合と同
様、最も速度の遅いＩｌｏに合わせるか、或いは、個々
のＩ１０毎にウェイトステート発生回路を設けるかしな
ければならず、コンピュータ全体の処理速度を押し下げ
る原因となっている。Therefore, when using a mixture of memories with different speeds, the access speed to the memory must be adjusted to match the memory with the slowest speed.Also, when Iloes with different speeds are mixed, the memory As in the case of , it is necessary to adjust to the slowest Ilo or to provide a wait state generation circuit for each Ilo, which is a cause of lowering the processing speed of the entire computer.
そこで本発明は、速度の異なるメモリやＩｌｏが、夫々
異なったアドレス領域に配置されている限り、その速度
に応じたウェイトステートを自動的に発生するようにし
、コンピュータ全体の処理速度を最適化して、前記のか
かる不呉合を解消したものである。Therefore, the present invention optimizes the processing speed of the entire computer by automatically generating wait states according to the speeds as long as memories and ILOs with different speeds are located in different address areas. , which eliminates the above-mentioned discrepancy.
〔問題点を解決するための手段コ
本発明は、中央処理装置と、入出力ボートと、メモリと
、該入出力ボート及びメモリのアドレス領域に応じた挿
入ウェイトステート数を指示する手段と、該手段からの
指示により、前記中央処理装置が前記入出力ボート及び
メモリをアクセスする際に、ウェイトステート数を制御
する手段とから構成されることを特徴とする。[Means for Solving the Problems] The present invention comprises a central processing unit, an input/output board, a memory, a means for instructing the number of inserted wait states according to the address area of the input/output board and the memory, and a and means for controlling the number of wait states when the central processing unit accesses the input/output board and memory according to instructions from the means.
［実施例コ
第１図は本発明の概略を示したものである。１はＣＰＵ
、２はメモリ、３はＩｌｏ、４は制御装置、５はアドレ
スバス、６はデータバス、７はコントロールバス、８は
メモリ制御線、９は丁１０制御線、１０はＣＰ Ｕのウ
ェイト数制御線、１１はＣＰＵのクロックスピード制御
線、１２はクロック発生装置、１３はＣＰＵへのクロッ
ク供給線である。[Example 1] FIG. 1 shows an outline of the present invention. 1 is CPU
, 2 is memory, 3 is Ilo, 4 is a control device, 5 is an address bus, 6 is a data bus, 7 is a control bus, 8 is a memory control line, 9 is a control line, 10 is a CPU wait number control 11 is a clock speed control line for the CPU, 12 is a clock generator, and 13 is a clock supply line to the CPU.
２のメモリと３のＩｌｏは、１のＣＰｔＪの論Ｙ里アド
レス空間上に配置され、アドレスバス５とコントロール
信号７をデコードする制御装置４により、古き込みと読
み出しが制御される。Memory No. 2 and Ilo No. 3 are arranged on the logical address space of CPtJ No. 1, and old reading and writing are controlled by a control device 4 which decodes an address bus 5 and a control signal 7.
また、４の制御装置は、メモリ２と■１０３の速度に応
じたウェイト数とクロックスピードの情報を１呆持して
おり、１のＣＰＵがメモリ２と■１０３をアクセスする
度に、制御線１０を使ってＣＰＵＩのウェイト数を、制
御線１１を使ってクロックスピードを調節している。In addition, the control device No. 4 holds information on the number of waits and clock speed according to the speed of the memories 2 and 103, and each time the CPU 1 accesses the memories 2 and 103, the control device 10 is used to adjust the wait number of the CPUI, and a control line 11 is used to adjust the clock speed.
第２図は本発明の一つの実施例を示したものである。１
４はＣＰＵ、１５はメモリ、１６はＩｌｏ、１７は区分
されたアドレス領域毎に発生すべきウェイト数とクロッ
クスピードの情報を蓄えるレジスタと、アドレスを比較
するコンパレータとを備えた、ＣＰＵの速度を制御する
装置、１８は、アドレスとコントロール信号をデコード
し、メモＩＪ１５とｌ１０１６、及び制御装置１７の書
き込み／読み出しを制御する装置、２０はコントロール
バス、２１はアドレスバス、２２はデータバス、２３．
２４．２５は書き込み／読み出しを制御する線、２６は
ＣＰ Ｕのウェイト数を制御する線、２７はＣＰＵのク
ロックスピードを制御する線、１つはクロック発生装置
、２８はＣＰＵへのクロック供給線である。FIG. 2 shows one embodiment of the invention. 1
4 is a CPU, 15 is a memory, 16 is an Ilo, and 17 is a register that stores information on the number of waits to be generated for each divided address area and a clock speed, and a comparator that compares addresses. A controlling device 18 decodes addresses and control signals and controls writing/reading of the memo IJ15 and I1016 and the control device 17; 20 a control bus; 21 an address bus; 22 a data bus; 23.
24. 25 is a line that controls writing/reading, 26 is a line that controls the wait number of the CPU, 27 is a line that controls the clock speed of the CPU, one is a clock generator, and 28 is a clock supply line to the CPU. It is.
ここで、ＣＰＵ１４が１７の制御装置に、区分されたア
ドレス毎にウェイト数とクロックスピードの情報を書き
込むと、１５のメモリや１６のＩｌｏがＣＰＵからアク
セスされた時、夫々の装置に配置されたアドレスに対応
した実行速度になるように１７の制御装置がＣＰＵ１４
の実行速度を制御する。Here, when the CPU 14 writes information on the number of waits and clock speed for each divided address to the 17 control devices, when the 15 memories and the 16 Ilo are accessed from the CPU, the information placed in each device is The 17 control devices control the CPU 14 so that the execution speed corresponds to the address.
control the execution speed of
第３図、第４図、第５図は別の実施例を示したものであ
る。FIGS. 3, 4, and 5 show other embodiments.
第３図において、３０はＣＰＵ、３１はメモリ、３２は
Ｉｌｏ、３３はＦＲＯＭ （プログラマブルＲＯＭ）
、３４は、ＣＰＵのウェイト数とクロックスピードを制
す１１する装置、３５はアドレスデコーダ、３６はクロ
ック発生装置、３７はアドレスバス、３８はデータバス
、３９はコントロールバス、・１０．４１．４６は読み
出し／書き込み制御線、４２はＣＰＵのウェイト数制御
線、４３はクロックスピード供給線、４４はＣＰＵへの
クロック供給線、４５はＰＲＯＭ３３のデータバスであ
る。In Figure 3, 30 is CPU, 31 is memory, 32 is Ilo, 33 is FROM (programmable ROM)
, 34 is a device that controls the wait number and clock speed of the CPU, 35 is an address decoder, 36 is a clock generator, 37 is an address bus, 38 is a data bus, 39 is a control bus, and 10.41.46 is a control bus. A read/write control line, 42 is a wait number control line for the CPU, 43 is a clock speed supply line, 44 is a clock supply line to the CPU, and 45 is a data bus for the PROM 33.
３３のＰＲＯＭには、区分されたアドレス毎に対応する
、ウェイト数及びクロックスピードの情報が蓄えられて
おり、アクセスされるアドレス領域に対応したデータパ
ターンが、データバス４５に出力され、３４はそのパタ
ーンをデコードして、ＣＰＵの実行速度を制御する。The PROM 33 stores information on the number of waits and clock speed corresponding to each divided address, and a data pattern corresponding to the address area to be accessed is output to the data bus 45. Decode the pattern to control the execution speed of the CPU.
第４図において、５０はＣＰＵ、５１はメモリ、５２は
Ｉｌｏ、５３は書き変え可能なメモリ（以下ＲＡＭと略
す）、５４は、ｃｐｕのウェイト数とクロックスピード
を制御する装置、５５は１ビットのフリップフロップを
含んだアドレスデコーダ、５６はクロック発生装置、５
７はアドレスバス、５８はデータバス、５９はコントロ
ールバス、６０．６１．６６は読み出し／書き込み制御
線、６２はＣＰＵのウェイＩ・数制御線、６３はクロッ
クスピード制御線、６４はＣＰＵへのクロック供給線、
６５はＲＡＭ５３のデータバスである。In FIG. 4, 50 is a CPU, 51 is a memory, 52 is an Ilo, 53 is a rewritable memory (hereinafter abbreviated as RAM), 54 is a device that controls the CPU weight number and clock speed, and 55 is a 1-bit 56 is a clock generator; 5 is an address decoder including a flip-flop;
7 is an address bus, 58 is a data bus, 59 is a control bus, 60, 61, and 66 are read/write control lines, 62 is a CPU way I/number control line, 63 is a clock speed control line, and 64 is a line to the CPU. clock supply line,
65 is a data bus for the RAM 53.
５３のＲＡＭには、区分されたアドレス毎に対応する、
ＣＰＵのウェイト数とクロックスピードの情報が蓄えら
れるが、これは、５５内のフリップフラップがリセット
されている時にのみ、プログラムによって書き込まれ、
フリップフロップがセットされる。その後は、ＲＡＭ５
３は第３図のＦＲＯＭ３３と同等の機能を持つ。53 RAM corresponds to each divided address.
CPU weight and clock speed information is stored, but this is only written by the program when the flip-flap in 55 is reset;
Flip-flops are set. After that, RAM5
3 has the same function as FROM33 in FIG.
第５図において、７０はＣＰＵ、７１はメモリ、７２は
Ｉｌｏ、７３はプログラマブルロジックアレイ（ＰＬＡ
） 、７４はクロック発生装置、７５はアドレスバス、
７６はデータバス、７７はコントロールバス、７８．７
９は読み出し／書き込み制御線、８０はＣＰＵのクロッ
ク制御線、８１はＣＰＵのウェイト数制御線、８２はＣ
ＰＵへのクロック供給線である。In FIG. 5, 70 is a CPU, 71 is a memory, 72 is an Ilo, and 73 is a programmable logic array (PLA).
), 74 is a clock generator, 75 is an address bus,
76 is a data bus, 77 is a control bus, 78.7
9 is a read/write control line, 80 is a CPU clock control line, 81 is a CPU wait number control line, 82 is a C
This is a clock supply line to the PU.
７３のＰＬＡは、゛区分されたアドレス毎に対応した、
ＣＰＵのウェイト数とクロックスピードを制御する回路
を電気的に焼き込んであり、アクセスされたアドレス毎
に最適なＣＰＵの実行速度を選択する。73 PLAs correspond to each segmented address.
A circuit that controls the number of CPU waits and clock speed is electrically baked into the system, and the optimal CPU execution speed is selected for each accessed address.
［発明の効果］
以上のように、ＣＰＵに接続されたデバイス（メモリや
ｌ１０）の速度に応じて、ＣＰＵの速度をａＪＪ的に変
えていけば、コンピュータ全体の処理速度（スループッ
ト）が大幅に上昇し、かつ、メモリやＩｌｏの速度に注
意を払って、速度の異なるデバイス毎に、ウェイトコン
トロール回路を設計しなくとも良いようになる。[Effect of the invention] As described above, if the speed of the CPU is changed in aJJ manner according to the speed of the devices (memory and l10) connected to the CPU, the processing speed (throughput) of the entire computer can be greatly increased. In addition, it becomes unnecessary to design a weight control circuit for each device with a different speed by paying attention to the speed of memory and Ilo.
第１図は、本発明の概念を示す説明図。第２図、第３図
、第４図、第５図は、第１図の制御装置４を夫々、ディ
スクリートなロジック回路、ＦＲＯＭ、ＲＡＭとフリッ
プフロップ、ＰＬＡで構成した実施例を示すブロック図
。
１．１４，３０，５０．７０
・・・・・ＣＰＵ
２．１５，３１，５１．７１
・・・・・メモリ
３．１６，３２，５２．７２
・・・・・ｌ１０
４．１７，３４，５４，７３
・・・・・ＣＰＵの実行速度制御装置。
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 最上 務（他−基
箱１図
第２図
第４図FIG. 1 is an explanatory diagram showing the concept of the present invention. FIGS. 2, 3, 4, and 5 are block diagrams showing embodiments in which the control device 4 of FIG. 1 is configured with discrete logic circuits, FROM, RAM, flip-flops, and PLA, respectively. 1.14, 30, 50.70 ... CPU 2.15, 31, 51.71 ... Memory 3.16, 32, 52.72 ... l10 4.17, 34 , 54, 73...CPU execution speed control device. Applicant: Seiko Epson Co., Ltd. Agent Patent Attorney Tsutomu Mogami (Others - Box 1, Figure 2, Figure 4)
Claims (1)
ポート及びメモリのアドレス領域に応じた挿入ウェイト
ステート数を指示する手段と、該手段からの指示により
、前記中央処理装置が前記入出力ポート及びメモリをア
クセスする際に、ウェイトステート数を制御する手段と
から構成されることを特徴とする情報処理装置。a central processing unit, an input/output port, a memory, means for instructing the number of inserted wait states according to the address area of the input/output port and the memory, and the central processing unit performs the input/output according to the instruction from the means. An information processing device comprising means for controlling the number of wait states when accessing a port and a memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3442786A JPS62191961A (en) | 1986-02-19 | 1986-02-19 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3442786A JPS62191961A (en) | 1986-02-19 | 1986-02-19 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62191961A true JPS62191961A (en) | 1987-08-22 |
Family
ID=12413912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3442786A Pending JPS62191961A (en) | 1986-02-19 | 1986-02-19 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62191961A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108142A (en) * | 1988-10-17 | 1990-04-20 | Fujitsu Ltd | Processor access wait control circuit |
| JPH03210649A (en) * | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | Microcomputer and its bus cycle control method |
| EP0459930A2 (en) * | 1990-05-31 | 1991-12-04 | International Business Machines Corporation | Digital processor clock circuit |
-
1986
- 1986-02-19 JP JP3442786A patent/JPS62191961A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108142A (en) * | 1988-10-17 | 1990-04-20 | Fujitsu Ltd | Processor access wait control circuit |
| JPH03210649A (en) * | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | Microcomputer and its bus cycle control method |
| EP0459930A2 (en) * | 1990-05-31 | 1991-12-04 | International Business Machines Corporation | Digital processor clock circuit |
| US5247636A (en) * | 1990-05-31 | 1993-09-21 | International Business Machines Corporation | Digital processor clock circuit |
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