JPS6218051A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6218051A JPS6218051A JP60157401A JP15740185A JPS6218051A JP S6218051 A JPS6218051 A JP S6218051A JP 60157401 A JP60157401 A JP 60157401A JP 15740185 A JP15740185 A JP 15740185A JP S6218051 A JPS6218051 A JP S6218051A
- Authority
- JP
- Japan
- Prior art keywords
- input
- vdd
- input terminals
- test
- idd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ 集積回路に関し、特にリーク電流
の測定が容易な０ＭＯ８集積回路に関する。
の測定が容易な０ＭＯ８集積回路に関する。
０ＭＯ８集積回路は各入力端子がｖＤＤ又はｃ山に固定
さｎている時、つまり内部回路が動作していない時には
リーク電流による微少電力以外の電力を消費しないと言
う特徴がろる。この特徴の九めにＣＭＯＳ 集積回路
の特性の評価には静的消費電ｆＩｒｆ、（ＩＤＤ と
呼ぶ）が重要なパラメータになる。
さｎている時、つまり内部回路が動作していない時には
リーク電流による微少電力以外の電力を消費しないと言
う特徴がろる。この特徴の九めにＣＭＯＳ 集積回路
の特性の評価には静的消費電ｆＩｒｆ、（ＩＤＤ と
呼ぶ）が重要なパラメータになる。
ＬＳＩの出来具合や回路接続の合否を判定する材料にも
なる。−刀マニュアルでよりＤを測定しようとすると、
全ての入力端子’ｔ ＶＤＤ又はＧＮＤ電圧に固定しな
け扛ばならず、最近のように多ビン化が進む中で１゜Ｄ
測定のための準備ＶＣは多くの工数が掛かっているのが
実状である。
なる。−刀マニュアルでよりＤを測定しようとすると、
全ての入力端子’ｔ ＶＤＤ又はＧＮＤ電圧に固定しな
け扛ばならず、最近のように多ビン化が進む中で１゜Ｄ
測定のための準備ＶＣは多くの工数が掛かっているのが
実状である。
〔発明力、；解決しようとする問題点〕上述し九従来の
”ＤＤ マニュアル測定でｆｌ、 ＩＣソケットのビ
／のうち入力に当る全てのビンにリード線金付け、それ
らをＶＤＤ又はＧＮＤに接続する几め、多くの工数と配
線ミスが入り込む可能性がめった。特に最近ゲートアレ
ーに代表されるように多ピノ化の傾向が著しく、この工
数も無視出来ない所に来ている。
”ＤＤ マニュアル測定でｆｌ、 ＩＣソケットのビ
／のうち入力に当る全てのビンにリード線金付け、それ
らをＶＤＤ又はＧＮＤに接続する几め、多くの工数と配
線ミスが入り込む可能性がめった。特に最近ゲートアレ
ーに代表されるように多ピノ化の傾向が著しく、この工
数も無視出来ない所に来ている。
本発明の集積回路は、全人力ゲートにそのドレインが接
続されソースがＶＤＤ Ｋ接続さｎたＰチャネ／Ｉ／
ＭＯ８ＦＥＴ又はソースがＧＮＤに接続され７ｔＮチャ
ネルＭＯ８ＦＥＴ ’ｉ有し、そのゲート端子がテスト
信号に接続さ扛てなる”ＤＤ測測用用テスト回路有して
いる。
続されソースがＶＤＤ Ｋ接続さｎたＰチャネ／Ｉ／
ＭＯ８ＦＥＴ又はソースがＧＮＤに接続され７ｔＮチャ
ネルＭＯ８ＦＥＴ ’ｉ有し、そのゲート端子がテスト
信号に接続さ扛てなる”ＤＤ測測用用テスト回路有して
いる。
次に本発明について図面を参照して説明する。
第１図に本発明の一実施例を示すチップ概略図でめる。
ｌはポンディングパッド、２に′１入力端子をＧＮＤに
固定するためのＮチャネルＭ（ＪＳＦＥＴ ３は入力
ゲートへの配線、４はテスト信号でめり、めるテストモ
ードでこの信号をハイ・レベルにする事により、全入力
端子１ＧＮＤレベルに固定する。このテスト信号な外部
入力端子から加えｎはよい。こｎにより１つの入力ビン
だけをｖＤＤにつなぐだけで全入力端子’１ＯＮＤレベ
ルに出来、■ＤＤ の測定が大幅に簡略化さ１．る。第
２図は一入力端子の回路側である。５は入力保護、抵抗
、６はＰチャネル、ＭＯＳＦＥＴ、７は人力ゲート保護
素子、８は入力バッファ−１表わしている。第２図の例
ではテスト信号としてＴ１とＴ２の２つを有し、入力端
子ｅ ＶＤＤ又ＨＧＮＤレベルのどちらにも設足出来る
構成としている。
固定するためのＮチャネルＭ（ＪＳＦＥＴ ３は入力
ゲートへの配線、４はテスト信号でめり、めるテストモ
ードでこの信号をハイ・レベルにする事により、全入力
端子１ＧＮＤレベルに固定する。このテスト信号な外部
入力端子から加えｎはよい。こｎにより１つの入力ビン
だけをｖＤＤにつなぐだけで全入力端子’１ＯＮＤレベ
ルに出来、■ＤＤ の測定が大幅に簡略化さ１．る。第
２図は一入力端子の回路側である。５は入力保護、抵抗
、６はＰチャネル、ＭＯＳＦＥＴ、７は人力ゲート保護
素子、８は入力バッファ−１表わしている。第２図の例
ではテスト信号としてＴ１とＴ２の２つを有し、入力端
子ｅ ＶＤＤ又ＨＧＮＤレベルのどちらにも設足出来る
構成としている。
以上説明したように本発明は少ない回路規模で入力端子
” ｖＤＤ又はＧＮＤ電圧に固定出来、内部の動作を停
止させる事により容易に静的消費電流Ｉｎｎ ’ｌ測定
出来る効果がある。こｎによりＣＭＯ８集積の特性評価
又は不良解析のスピードアップが計られる。
” ｖＤＤ又はＧＮＤ電圧に固定出来、内部の動作を停
止させる事により容易に静的消費電流Ｉｎｎ ’ｌ測定
出来る効果がある。こｎによりＣＭＯ８集積の特性評価
又は不良解析のスピードアップが計られる。
第１図は本発明の一実施例を示すチップ概略図。
第２図は入力端子附近の回路側を示す図でろる。
１・・・・・・ポンディングパッド、２・・・・・・Ｎ
チャネルＭ（ＪＳＦＥＴ、 ３・・・・・・内部ゲート
への配線、４・・・・・・テスト信号配線、５・・・・
・・入力保護抵抗、６・・・・・・ＰチャネルＭＯ８Ｆ
ＥＴ、７・・・・・・ゲート保護素子、８・・・・・・
入力バッファー、Ｔ１．Ｔ２・・・・・・テスト信号。
チャネルＭ（ＪＳＦＥＴ、 ３・・・・・・内部ゲート
への配線、４・・・・・・テスト信号配線、５・・・・
・・入力保護抵抗、６・・・・・・ＰチャネルＭＯ８Ｆ
ＥＴ、７・・・・・・ゲート保護素子、８・・・・・・
入力バッファー、Ｔ１．Ｔ２・・・・・・テスト信号。
Claims (1)
- ＬＳＩの機能を試験するためのテストモードを有する
集積回路において、あるテストモードが選択された時に
は、全ての入力端子を電源電圧又は接地レベルに固定す
る手段を設けたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157401A JPS6218051A (ja) | 1985-07-16 | 1985-07-16 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157401A JPS6218051A (ja) | 1985-07-16 | 1985-07-16 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218051A true JPS6218051A (ja) | 1987-01-27 |
Family
ID=15648825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157401A Pending JPS6218051A (ja) | 1985-07-16 | 1985-07-16 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178186A (ja) * | 1988-01-06 | 1989-07-14 | Fuji Photo Film Co Ltd | カメラー体型ｖｔｒ |
-
1985
- 1985-07-16 JP JP60157401A patent/JPS6218051A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178186A (ja) * | 1988-01-06 | 1989-07-14 | Fuji Photo Film Co Ltd | カメラー体型ｖｔｒ |
| JPH0634344B2 (ja) * | 1988-01-06 | 1994-05-02 | 富士写真フイルム株式会社 | カメラー体型ｖｔｒ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900006484B1 (ko) | Ic평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로 | |
| JP2002277503A (ja) | 半導体集積回路装置 | |
| US4528505A (en) | On chip voltage monitor and method for using same | |
| US6489799B1 (en) | Integrated circuit device having process parameter measuring circuit | |
| JP2958992B2 (ja) | 半導体集積回路 | |
| US5642364A (en) | Contactless testing of inputs and outputs of integrated circuits | |
| JPS6218051A (ja) | 集積回路 | |
| US5412337A (en) | Semiconductor device providing reliable conduction test of all terminals | |
| JPH0568103B2 (ja) | ||
| KR100286345B1 (ko) | 문턱전압 측정 회로 | |
| JP2968642B2 (ja) | 集積回路装置 | |
| JP2665054B2 (ja) | 半導体集積回路 | |
| JPH04213849A (ja) | 半導体装置及びその初期不良検出方法 | |
| KR100608436B1 (ko) | 듀얼포트 릴레이를 이용한 소자의 누설전류 측정 방법 및장치 | |
| JP3132635B2 (ja) | 半導体集積回路の試験方法 | |
| JP3207639B2 (ja) | 半導体集積回路 | |
| JPH07109844B2 (ja) | 半導体集積回路 | |
| JPH0582652A (ja) | 半導体集積回路装置 | |
| JPH02140947A (ja) | 半導体装置 | |
| JPH0254546A (ja) | 半導体集積回路 | |
| US7940059B2 (en) | Method for testing H-bridge | |
| JPH09159721A (ja) | 半導体集積回路の測定方法 | |
| JPS61202446A (ja) | 半導体集積回路 | |
| JPH05340991A (ja) | Ｃｍｏｓディジタル集積回路の電気特性検査方法 | |
| JPH02165076A (ja) | プローブカード |