JPS62175998A - Ｒｏｍのリフレツシユ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＲＯＭ　（リード・オンリー・メモリ）の
リフレッシュ方式に関するもので、たとえば、そのメモ
リセルとしてＦＡＭＯ３（フローティングゲート・アバ
ランシエインジエクシッン・ＭＯＳ））ランジスタ等を
用いるＥＰＲＯＭ　（イレイザブル＆プログラマブル・
リード・オンリー・メモリ）等を内蔵するマイクロプロ
セッサ等に利用して有効な技術に関するものである。

〔従来の技術〕

ＥＰＲＯＭ等のＲＯＭについては、たとえば１９８５年
、日立製作所発行「日立ＩＣメモリデータブック」に各
種の製品が記載されている。これらのＲＯＭが一般化さ
れ、その応用分野が広まるに従って、たとえばＩＣカー
ドや自動車用のマイクロコンピュータ等の記憶装置とし
て用いられる場合のように、その使用環境を温度や湿度
等、比較的大きな範囲で許容しなくてはならない場合が
生じてきた。

このような場合、ダイナミック型ＲＡＭ等で行われてい
るようなメモリセルの記憶内容のリフレッシュが有効で
ある。ＲＯＭのリフレッシュ方式については、特公昭６
０−２２４３８号公報に記載されている。このリフレッ
シュ方式では、ＲＯＭの全てのメモリセルについてその
記憶内容を読み出し、そのまま無条件に同じデータを再
書込みする方法を採っている。

〔発明が解決しようとする問題点〕

ＲＯＭのリフレッシュに関する上記従来の方式には次に
示す問題点があることが本発明者等によりて明らかにな
った。すなわち、ＲＯＭの全てのメモリセルについてそ
の記憶内容を読み出し、そのまま同じデータを同じアド
レスに再書込みしているため、全メモリセルのリフレッ
シュを行うために比較的長い時間を必要とするとともに
、特定のメモリセルの特性が劣化しても識別することが
できない。

この発明の目的は、新しいＲＯＭのリフレッシュ方式を
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
通常のワード線選択電圧レベルで読み出された基準値デ
ータと、比較的誤読み出しされるようなレベルに近い試
験用のワード線選択電圧レベルで読み出された期待値デ
ータとを比較判定し、両データが一致しない場合に基準
値データによる再書込みを行うものである。

〔作　　用〕

上記した試験読み出し、データ比較および再書込み動作
を、電源投入時あるいは一定時間ごとに全メモリセルに
ついて行うことにより、記憶状態が悪化し始めたメモリ
セルについてのみ再書込みが実施され、全メモリセルの
リフレッシュに要する時間を短縮化し、またメモリセル
の特性劣化を識別してそのメモリセルの使用を禁止する
ことができるＲＯＭのリフレッシュ方式を実現するもの
である。

〔実施例〕

第１図には、この発明が適用されたマイクロコンピュー
タの一実Ｍｆｉ例のブロック図が示されている。

同図において、破線で囲まれた部分は半導体集積回路Ｌ
ＳＩであり、ここに形成された各回路ブロックは、全体
として１チツプマイクロコンピユータを構成しており、
公知の半導体集積回路の製造技術によって単結晶シリコ
ンのような１個の半導体基板上において形成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、このようなマイクロプロセッサＣＰＵの構成や機
能については、たとえば、■オーム社から昭和５３年４
月１０に発行された矢田光治著ｒマイクロコンピュータ
の基礎１等によって公知であるので、その詳細な説明を
省略する。

記号Ｉ１０で示されているのは、入出力ボートであり、
その内部にデータ伝送方向レジスフを含んでいる。記号
Ｏ５Ｃで示されているのは、発振回路であり、特に制限
されないが、外部に接続される水晶振動子Ｘｔａｌを利
用して高精度の基準周波数信号を形成する。この基準周
波数信号により、マイクロプロセッサＣＰＵにおいて必
要とされるクロックパルスが形成される。記号ＲＡＭで
示されているのは、ランダム・アクセス・メモリであり
、主として実行中のプログラムや演算途中のデータの一
時記憶回路として用いられる。記号ＥＰＲＯＭで示され
ているのは、イレイザプル＆プログラマブル・リード・
オンリー・メモリであり、各種情ｔｉａ処理のためのプ
ログラムや辞書データ等が記憶される。このＲＡＭおよ
びＥＰＲＯＭには、記憶素子の読み出しや書込み動作に
必要な制御回路が含まれる。ＥＦＲＯＭにおけるデータ
の記憶は、メモリセルに用いられるＦＡＭＯ３（フロー
ティングゲート・アバランシェインジェクション・ＭＯ
Ｓ））ランジスタのしきい値電圧を通常の比較的低い電
圧（論理“１”）か、フローティングゲートに対する電
荷注入書込みにより比較的高い電圧（論理“０”）にす
るかによって行われる。

記号ＶｃｘＣＯＮＴで示されているのは、ワード線電圧
制御回路であり、ＥＦＲＯＭのリフレッシュ時マイクロ
プロセッサＣＰＵの指示により、ＥＦＲＯＭのワード線
選択用電源電圧Ｖｃｘを制御するものである。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心に入出力バスｌ１０ＢＵＳによって相互に接続され
る。この入出力バスｌ１０ＢＵＳには、データバスやア
ドレスバスが含まれる。

この実ｊ１例のマイクロコンピュータにおいて、ＥＰＲ
ＯＭのリフレッシュ動作は概路次の手順により行われる
。すなわち、マイクロプロセッサＣＰＵは電源投入時あ
るいは内蔵する時計装置から所定の時間間隔で起動され
ることにより、ＥＰＲＯＭのリフレッシュ動作を開始す
る。

マイクロプロセッサＣＰＵはリフレッシュを行う最初の
アドレスを決定した後、ワード線電圧制御回路ＶｃｘＣ
ＯＮＴに対し、ワード線選択電圧レベルを通常の電圧レ
ベルにさせるための指示を行う。ここで通常の電圧レベ
ルとは、ＥＰＲＯＭの正常なメモリセルにおいて正常な
読み出しを行うことができるワード線選択電圧レベル範
囲のうち、最も安定した読み出しを行う中心近傍の電圧
レベルを示す、マイクロプロセッサＣＰＵは上記最初の
アドレスによりＥＰＲＯＭの読み出し動作を行い、その
読み出しデータを基準値データとしてＲＡＭに格納する
。この実施例のマイクロコンピュータに用いられるＥＦ
ＲＯＭは、８ビット単位でアクセスを行うＲＯＭであり
、−回の読み出し動作により８ビツトの基準値データが
得られる。

次に、マイクロプロセッサＣＰＵは、ワード線電圧制御
回路ＶｃｘＣＯＮＴに対し、ワード線選択電圧レベルを
試験電圧レベルにさせるための指示を行う。ここで試験
電圧レベルとは、ＥＦＲＯＭの正常なメモリセルにおい
て、高しきい値電圧とされた論理“０”の書込みデータ
を論理“１”として誤って読み出すことのない限界に近
いワード線選択電圧レベルを示す。この試験電圧レベル
において、その特性が劣化し始めたメモリセルではフロ
ーティングゲートの注入電荷が減少することでしきい値
電圧が低下するため、論理“Ｏ”を論理１１ｔ１１とし
て読み出してしまう。マイクロプロセッサＣＰＩＪはそ
のままのアドレスでＥＦＲＯＭの読み出しを行い、８ビ
ツトの読み出しデータを期待値データとしてＲＡＭに格
納する。

ここで、マイクロプロセッサＣＰＵは前回通常のワード
線選択電圧レベルで読み出した基準値データと試験電圧
レベルで読み出した期待値データとをＲＡＭから読み出
し、照合するための演算を行う、その結果、両データが
一致した場合はＥＰＲＯＭの読み出しアドレスのメモリ
セルは正常と判断し、アドレスを一つ進めて次のアドレ
スのメモリセルの読み出し動作に移る。一方、演算の結
果、両データが一致しなかった場合、ＥＰＲＯＭの読み
出しアドレスのメモリセルの記憶状態が低下しているも
のとし、再度同じアドレスにてＥＰＲＯＭにアクセスし
、基準値データと同じデータの書込みすなわら、リフレ
ッシュを行う。特に制限されないが、上記再書込み後、
マイクロプロセッサＣＰＵは再度同じアドレスのメモリ
セルについて試験読み出し、判定を行い、界雷がない場
合は次のアドレスに進むが、再度両データが一致しない
場合、そのメモリセルは特性が劣化しているものとみな
す。マイクロプロセッサＣＰＵは特性が劣化していると
みられるメモリセルのアドレスを登録し、次のアドレス
に進む。

ツ上の読み出し、判定および再書込み動作をＥＰ　ＲＯ
Ｍの全アドレスについて実施すると、マイクロプロセッ
サＣＰＵはリフレッシュ動作を終了し、他の演算処理に
移る。

第２図には、上記マイクロコンピュータに組み込まれる
ＥＰＲＯＭの一実施例のブロック図が示されているう同
図において、ＥＰＲＯＭは、電源電圧ｖｒ、ｃによる＋
５■のような論理電圧系と、電源電圧ＶＰｐによる十数
Ｖのような高いレベルの書き込み用電圧系を動作電源と
しているが、通常の読み出し動作時は論理電圧系によっ
て動作する。

また、ワード線を選択するためのワード線選択電圧レベ
ルは、ワード線電圧制御回路ＶｃｘＣＯＮＴから供給さ
れる電源電圧Ｖｃｘによって決定される。

ＥＰＲＯＭは、アドレス入力端子ＸＯ〜ＸｉおよびＹＯ
−ｙｊを介して供給されるアドレス信号と、制御端子Ｇ
Ｅ、ＯＥ、ＰＧＭを介して供給されるチップイネーブル
信号、出力イネーブル信号、プログラム信号によってそ
の動作が制御される。これらの制御信号は、マイクロプ
ロセッサＣＰＵからの起動により図示されていないＥＰ
ＲＯＭ内のメモリ制御回路により中継されあるいは形成
される。

この実施例におけるＥＰＲＯＭは８ビット単位でメモリ
の読み出しあるいは書込み動作を行うが、第２図では、
メモリアレイＭ−ＡＲＹの１ビット分が代表的に示され
ている。メモリアレイＭ−ＡＲＹは、複数のＦＡＭＯ３
）ランジスタ（不揮発性メモリ素子・・ＭＯ３ＦＥＴＱ
Ｉ〜Ｑ６）と、ワード線Ｗｌ、Ｗ２を含む複数のワード
線と、データ線Ｄｉ、Ｄ２およびＤ３を含む複数のデー
タ線とにより構成される。メモリアレイＭ−ＡＲＹにお
いて、同じ行に配置されたＦＡＭＯ３）ランジスタＱ１
〜Ｑ３　（Ｑ４〜Ｑ６）のコントロールゲートは、それ
ぞれ対応するワード線Ｗｌ、Ｗ２に接続され、同じ列に
配置されたＦＡＭＯ５）ランジスタＱｌとＱ４、Ｑ２と
Ｑ５およびＱ３とＱ６のドレインは、それぞれ対応する
データ線Ｄ１〜Ｄ３に接続される。上記ＦＡＭＯ５）ラ
ンジスタの共通ソース線Ｃ８は、特に制限されないが、
ディプレッション型ＭＯ３ＦＥＴＱＩ　Ｏを介して接地
される。

アドレス端子ｘｏ−ｘ　ｔおよびＹＯ〜Ｙｊを介してマ
イクロプロセッサＣＰＵから供給されるＸアドレス信号
およびＹアドレス信号はＸアドレスバッファＸＡＤＢお
よびＹアドレスバッファＹＡＤＢに入力される。アドレ
スバッファＸＡＤＢ。

ＹＡＤＢは制御回路Ｃ０ＮＴによって形成されるタイミ
ング信号ｃｅによって動作し、マイクロプロセッサＣＰ
Ｕから供給されるアドレス信号を取り込み、それと同相
および逆相の内部アドレス信号からなる相補アドレス信
号を形成し、ＸアドレスデコーダＸＤＣＲおよびＹアド
レスデコーダＹＤＣＨに供給する。

ＸアドレスデコーダＸＤＣＲは、ＸアドレスバッファＸ
ＡＤＢにより供給される相補アドレス信号に従い、メモ
リアレイＭ−ＡＲＹのワード線を選択するための選択信
号を形成する。ＸアドレスデコーダＸＤＣＨにより形成
されるワード線選択信号の電圧レベルは、ワード線電圧
制御回路ＶｃｘＣＯＮＴから供給される電源電圧Ｖｃｘ
により決定される０通常の読み出しおよび書込み動作時
、ワード線選択電圧レベルは通常電圧レベル、すなわら
ＥＰＲＯＭの正常なメモリセルにおいて正常な読み出し
を行うことができる電圧レベル範囲のうち、最も安定し
た読み出しを行う中心近傍の電圧レベルに設定される。

また、ＥＦＲＯＭのリフレッシュ動作時は、マイクロプ
ロセッサＣＰＵからの制御により、前述のような通常電
圧レベルと試験電圧レベル、すなわちＥ　Ｐ　ＲＯＭの
正常なメモリセルにおいて、高しきい値電圧とされた論
理“０”の書込みデータを論理“１”として誤って読み
出すことのない限界に近いワード線選択電圧レベルとに
繰り返し変化する。これに対して、メモリアレイＭ−Ａ
ＲＹによって必要とされる選択信号のレベルは、読み出
し動作においては後述するような電源電圧ＶＣＣ以下に
低くされたハイレベルとはｓ’　ｏ　ｖのロウレベルで
あるが、書き込み動作の時においてはｙ′書き込み電圧
Ｖｌ）ｐレベルのハイレベルとは′＞’　ｏ　ｖＯロウ
レベルである。このため、ＸアドレスデコーダＸＤＣＲ
から出力される選択信号に応答してメモリアレイＭ−Ａ
ＲＹのワード線をそれぞれ必要とされるレベルにするた
め、ＸアドレスデコーダＸＤＣＲの出力端子とメモリア
レイの各ワード線との間にディプレッション型ＭＯ３Ｆ
ＥＴＱＩ　１ないしＱ１２が設けられる。また、各ワー
ド線と書き込み電圧電源端子Ｖｐρとの間には、署込め
動作時ワード線に書込み電圧Ｖｌ）ｐを供給するための
書き込み高電圧負荷回′ｇＰｒＸＲが設けられる。上記
ディプレッション型ＭＯ３ＦＥＴＱＩＩないしＱ１２は
、そのゲートに制御回路ＣＯＮ　Ｔから出力される内部
書き込み制御信号マ；が供給される。内部書込み制御信
号１の電圧レベルは、１・込み動作時は接地電位のよう
なＯ■、また読み出し動作時はＸアドレスデコーダＸＤ
ＣＲからの選択電圧レベルと同じ電圧のハイレベルとさ
れる。

読み出し動作において、内部書き込み制御信号ｗｅは上
述のようにＸアドレスデコーダＸＤＣＲからのワード線
選択電圧レベルとおなし電圧レベルとされる。このため
、ＭＯ５ＦＥＴＱＩ　１およびＱ１２は、Ｘアドレスデ
コーダＸＤＣＲから出力されるワード線選択信号により
オン状態となる。

従って、ＸアドレスデコーダＸＤＣＲの出力がそのまま
各ワード線に伝達される。

一方書き込み動作において、内部書き込み制御信号ｗｅ
は、は＼゛０■のロウレベルにされる。このため、たと
えばＸアドレスデコーダＸＤＣＲによりワード１ｌｌＷ
１が選択されているとその電位が選択電圧レベルとなる
ため、ＭＯ３ＦＥＴＱＩＩは、そのゲートに加わる電圧
がそのソースに加わる電圧に対して相対的に負レベルに
されるので自動的にオフ状態にされる。これに応じて、
ワード線Ｗ１は、高電圧負荷回路ＸＲによっては一′書
き込み電圧Ｖｐｐのレベルのハ・ｆレベルにされる。こ
れに対し、たとえばＸアドレスデコーダＸＤＣＲにより
選択されていないワード線−ｖ２のようにワード線の電
圧レベルがはゾＯＶのロウレベルであれば、ＭＯ３ＦＥ
ＴＱ１２はオフ状態のままとなる。従って、ワード線Ｗ
２は、ロウアドレスデコーダＸＤＣＲによってはＶＱｖ
のロウレベルにされる。

ところで、各ワード線には、通常の読み出し動作におい
てワード線の電位が必要以上に高くなって、誤読み出し
することを防止するため、ワード線の電位をクランプさ
せる定電圧回路ＶＣとそれをワード線に接続させるスイ
ッチＭＯＳ　Ｆ　ＥＴが設けられる。ＭＯ３ＦＥＴＱＩ
　６およびＱ１７に代表されるスイッチＭＯ３ＦＥＴの
ゲートには、書込み動作時あるいはリフレッシュ動作時
における試験電圧レベルでの読み出し時にローレベルと
なり、また通常の読み出し時にハ・ｆレベルとなる制御
信号ｒｅが供給される。これにより、通常の読み出し動
作時にはこれらのスイッチＭ　ＯＳ　Ｉ”　ＥＴがオン
状態となり、定電圧回路が選択されたワード線に選択さ
れるため、ワード線の電圧レベルはより安定した読み出
しを行うための電圧レベルにクランプされる。

第２図において、メモリアレイＭ−ＡＲＹには共通デー
タ線ＣＤが設けられ、メモリアレイＭ−ＡＲＹの各デー
タ線と共通データ線ＣＤとの間には、カラムスイッチ回
路Ｃ８Ｗを構成するＭＯ５Ｆ　Ｅ　’１’　Ｑ　７〜Ｑ
９が設けられる。

ＹアドレスデコーダＹＤＣＲは、アドレスバッファＹＡ
ＤＢにより供給される相補アドレス信号により、メモリ
アレイＭ−ＡＲＹのデータ線を選択するための選択信号
を形成する。ＹアドレスデコーダＹＤＣＲは、＋５Ｖの
論理電圧系によって動作する。ＹアドレスデコーダＹＤ
ＣＲから出力される選択信号は、カラムスイッチ回路ｃ
ＳｗのＭ　ＯＳ　Ｆ’　Ｅ　Ｔ　Ｑ　７〜Ｑ９のゲート
に供給され、カラムスイッチＣ８Ｗの制御のために利用
される。

ここで、カラムスイッチ回路Ｃ３Ｗは、書き込み動作に
おいて、書き込み電圧レベルの書き込み信号を伝送でき
る能力が必要とされる。カラムスイッチＭＯ３ＦＥＴを
十分にオンオフさせるため、ＹアドレスデコーダＹＤＣ
Ｒの出力端子とカラムスイッチＭＯ３ＦＥＴのゲート、
すなわち、カラム選択線との間には、ディプレッション
型ＭＯ３ＦＥＴＱ１３ないしＱ１５が配置される。これ
らＭＯ３ＦＥＴＱ１３ないしＱ１５のゲートには、前記
ＭＯ５ＦＥＴＱＩ　１ないしＱ１２と同様に、内部書き
込み制御信号ＷＯが供給される。カラム選択線のそれぞ
れと、上記高電圧ｖｐｐとの間には、上記ワード線の場
合と同様な書き込み高電圧負荷回路ＹＲが設けらる。

上記共通データ線ＣＤは、端子ＤＩＯ−ＤＩ７を介して
入力される書き込みデータ信号を受けるデータ入力回路
ＤＩＢの出力端子に結合される。

４　データ入力回路ＤＩＢの出力回路は、マイクロプロ
セッサＣＰＵから供給される書き込みデータ信号に従っ
てオン・オフ状態にされる出力ＭＯ５ＦＥＴを介して書
き込み電圧ｖｐｐを送出する。この出力回路は、害き込
みパルスｗｅがローレベル（読み出し動作）なら、その
出力インピーダンスが高インピーダンス状態となるよう
にされる。

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢは、センスアンプ
と、その出力を受ける出カバ、２フアから構成される。

センスアンプは、特に制限されないが、共通データ線Ｃ
Ｄにバイアス電流を供給するためのバイアス回路を持つ
。このバイアス回路は、制御回路Ｃ０ＮＴから供給され
る読み出し制御信号Ｏｅによって動作状態にされ、その
動作状態においてバイアス電流を出力する。バイアス回
路は、適当なレベル検出機能を持つようにされる。これ
によって、データ出力回路ＤＯＢの入力レベルが所定電
位以下の時にバイアス電流が形成され、入力レベルが所
定電位に達するとバイアス電流が実質的にＯになるよう
にされる。

選択されたメモリセルは、書込みが行われない初期状態
において比較的低いしきい値電圧（、！Ｉ２ｉ理“１”
）であり、書込みが行われてそのフローティングゲート
に電荷が注入されると比較的高いしきい値電圧（論理“
Ｏ”）をもつようにされる。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧（論理“０′）をもっている場合、共−
通データ線ＣＤと回路の接地点との間に直流電流通路が
形成されない。この場合、共通データ線ＣＤは、センス
アンプからの電流供給によって比較的ハイレベルにされ
る。センスアンプにおけるバイアス回路からのバイアス
電流の供給は、共通データ線ＣＤが所定電位に達すると
実質的に停止される。従って、共通データ線のハイレベ
ルは、比較的低い電位に制限される。

これに対し、メモリアレイＭ−ＡＲＹ内の選択されたメ
モリセルが低いしきい値電圧（“ｌ”）をもっている場
合、共通データ線ＣＤと回路の接地点との間にカラムス
イッチＭＯ３ＦＥＴ、データ線、選択されたメモリセル
およびＭＯ５ＦＥＴＱＩＯを介する直流電流経路が形成
される。このため、共通データ線ＣＤは、バイアス回路
から供給されるバイアス電流にかかわらずにロウレベル
となる。このようなバイアス回路による共通データ線Ｃ
Ｄのハイレベルとロウレベルとの振幅制限は、次の利点
をもたらす。すなわち、共通データ線ＣＤ等に信号変化
速度を制限する浮遊容量等が存在するにもかかわらずに
、読み出しの高速化を図ることができる。

データ出力回路ＤＯＢにおける出カバソファは、その動
作が読み出し制御信号ｏｅによって制御される。出カバ
ソファは、制御信号Ｏｅがハイレベルなら、センスアン
プから供給される信号と対応するレベルのデータ信号を
外部端子ＤＩＯ〜ＤＩ７に出力する。これに対し、出カ
バソファは、制御信号Ｏｅがロウレベルなら、高出力イ
ンピーダンス状態となる。

制御回路Ｃ０ＮＴは、電源電圧Ｖｃｃによって動作状態
にされ、マイクロプロセッサＣＰＵからの指示により、
図示しないＥＰＲＯＭのメモリ制御回路から供給される
書き込み高電圧ｖｐｐ、チップイネーブル信号ＣＥ、出
力・イネーブル信号ＯＥおよびプログラム信号ＰＧＭに
応じて各種の制御信号を形成する。制御回路Ｃ０ＮＴは
上記制御信号の組合せにより、通常読み出し、書込みお
よび試験読み出しなどの動作モードの識別を行う。

以上の本実施例に示されるように、この発明をマイクロ
コンピュータに内蔵されるＥ　Ｐ　ＲＯＭのリフレッシ
ュ等に適用した場合、次のような効果が得られる。すな
わち、 （１１通常のワード線選択電圧レベルで読み出された基
準値データと、比較的誤読み出しされるようなレベルに
近い試験用のワード線選択電圧レベルで読み出された期
待値データとを比較判定し、両データが一致しない場合
にのみ基準値データによる再書込みを行うことにより、
ＥＰＲＯＭの全メモリセルのリフレッシュを比較的短い
時間で行うことができるという効果が得られる。

（２）上記（１）項のリフレッシュ動作により、ＩＣカ
ードや自動上ｍマイクロコンピュータ等のように比較的
廠しい使用環境でも、Ｅ　Ｆ　ＲＯＭ等の記憶データ保
持時間に左右されることなく、安定した記憶装置が提供
できるという効果が得られる。

（３）リフＬ・ツシュ動作における読み出しおよび判定
を繰り返すことで、特性が劣化して使用不能となったメ
モリセルの識別が可能となり、マイクロプロセッサＣＰ
　Ｕによりこのよ・）なメモリセルのアドレスの使用を
避けることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、本実施例に
おいて、マイクロプロセッサＣＰＵによる読み出しおよ
び判定動作はＥＰＲＯＭの１アドレスごとに行ったが、
これを適当な複数のアドレス単位でまとめて行うことも
よい。また、全アドレスに対するリフレッシュ動作を１
度で行う必要はなく、たとえば全アドレスをいくつかの
アドレスに分割し、最初のリフレッシュ動作の時、第１
の分割アドレスのリフレッシュを行い、次のリフレッシ
ュ動作の時、第２の分割アドレスのリフレッシュを行い
、これを順次繰り返すことによって全アドレスのリフレ
ッシュを行うこともよい。これにより、リフレッシュ動
作の時間を更に短縮できる。また、通常の電圧レベルで
読み出された基準値データおよび試験電圧レベルで読み
出された期待値データは一旦ＲＡＭに格納せずに、マイ
クロプロセッサＣＰＵ内のレジスタ等に保持し、比較判
定するものであってもよい。さらに、特性劣化の判定に
は、特定の基準パターンを書込み、これを試験読み出し
する方法を採ることもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タのＥＦＲＯＭのリフレッシュに適用した場合について
説明したが、それに限定されるものではなく、たとえば
、演算回路を有する各種の制御装置等におけるＥＰＲＯ
ＭやＥＩＦ、ＰＲＣＭ（エレクトリカリイ・イレイザブ
ル＆プログラマブル・ＲＯＭ）等のリフレッシュに通用
できる。また、以上の実施例はデータメモリとしてのＥ
ＰＲＯＭ、ＥＥＰＲＯＭ等のり７　Ｌ／　ッシｓ、　ニ
ラいて説明したが、特開昭５８−８５６３８号公報に示
されるような電気的に書込み可能な不揮発性記憶素子に
よって論理を決定する装置におりる前記電気的に書込み
可能な不揮発性記憶素子のリフレッシュに適用すること
もできる。本発明は、少なくとも演算回路を有する装置
に含まれる電気的に書込み可能なＲＯＭのリフレッシュ
方式として通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、通常のワード線選択電圧レベルで読み出
された基準値データと、比較的誤読み出しされるような
レベルに近い試験用のワード線選択電圧レベルで読み出
された期待値データとを比較判定し、両データが一致し
ない場合にのみ基準値データによる再書込みを行うこと
により、比較的短い時間でＥＰＲＯＭの全メモリセルの
リフレッシュを行うことができ、また特性劣化したメモ
リセルの識別が可能となるものである。

【図面の簡単な説明】

第１図は、この発明に利用される１チツプマイクロコン
ピユータの一実施例を示すブロック図、第２図は、その
Ｅ、　Ｐ　ＲＯＭの一実施例を示すプロック図である。 ＣＰＵ・・・マイクロプロセッサ、ＲＡＭ・・・ラング
・アクセス・メモリ、ＥＰＲＯＭ・・・イレイザブル＆
プログラマブル・リード・オンリー・メモリ、Ｉｌｏ・
・・入出力ボート、Ｏ２０・・・発振回路、ｌ１０ＢＵ
Ｓ・・・入出力バス、ＶｃｘＣＯＮＴ・・・ワード線電
圧制御回路、Ｍ−ＡＲＹ・・・メモリアレイ、ＸＤＣＲ
・・・Ｘアドレスデコーダ、ＹＤＣＲ・・・Ｙアドレス
デコーダ、ＸＡＤＢ・・・Ｘアドレスバッファ、ＹＡＤ
Ｂ・・・Ｙアドレスバッファ、ＤＯＢ・・・データ出力
回路、ＤＩＢ・・・データ入力回路、Ｃ０ＮＴ・・・制
御回路、ＸＲ−ＹＲ・・・書き込み高電圧負荷回路、Ｖ
Ｃ・・・定電圧回路Ｘ′− ７・ へ

Claims (1)

1. 【特許請求の範囲】 １、ＲＯＭと、ＲＯＭのワード線選択電圧レベルを制御
   するワード線電圧制御回路とを含む装置において、第１
   のワード線選択電圧レベルで読み出された基準値データ
   と第２のワード線選択電圧レベルで読み出された期待値
   データとを比較判定し、上記基準値データと期待値デー
   タが一致しないメモリセルに対し、再書込みを行うこと
   を特徴とするリフレッシュ方式。 ２、上記ＲＯＭはＥＰＲＯＭあるいはＥＥＰＲＯＭであ
   り、上記第１のワード線選択電圧レベルは、ＲＯＭの正
   常なメモリセルにおいて正常な読み出しを行うことがで
   きるワード線選択電圧レベル範囲のうち、最も安定した
   読み出しを行う中心近傍の電圧レベルであり、上記第２
   のワード線選択電圧レベルはＲＯＭの正常なメモリセル
   において、高しきい値電圧とされた論理“０”の書込み
   データを論理“１”として誤って読み出すことのない限
   界に近いワード線選択電圧レベルであることを特徴とす
   る特許請求の範囲第１項記載のリフレッシュ方式。 ３、上記ワード線電圧制御回路は、上記演算回路の指示
   により、上記ＲＯＭのワード線選択用電源電圧を変化さ
   せることによりワード線選択電圧レベルを制御するもの
   であることを特徴とする特許請求の範囲第１項または第
   ２項記載のリフレッシュ方式。 ４、上記演算回路によって上記読み出しおよび判定動作
   あるいはそれをくりかえし、ＲＯＭの特性が劣化したメ
   モリセルを識別するものであることを特徴とする特許請
   求の範囲第１項、第２項または第３項記載のリフレッシ
   ュ方式。