JP2842442B2 - マイクロコンピュータ、不揮発性半導体記憶装置、ならびにその書込みおよび消去方法 - Google Patents
マイクロコンピュータ、不揮発性半導体記憶装置、ならびにその書込みおよび消去方法Info
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ワード線単位に保護することができる不揮
発性半導体記憶装置，およびその書込み消去方法，なら
びに該不揮発性半導体記憶装置を内蔵したマイクロプロ
セッサ，キャッシュカードに関する。 〔発明の背景〕 従来より、EEPROM（Electrically Erasable and Prog
rammable Read Only Memory）は、不揮発性メモリであ
り、かつ電気的に書換えが可能であるが、逆に、保護し
たいデータを書換えてしまう心配があるため、問題とな
つていた。そこで、不揮発性メモリのデータの秘密保護
の方法として、セキユリテイビツトを用い、このビツト
の状態によつてメモリ外部からのアクセスを禁止する方
法が提案されている（例えば、「エレクトロニクス デ
ザイン」（Electronics Design）,March 3,1983,pp123
〜128参照）。すなわち、通常の書換えを目的とするメ
モリブロツクとは分離された書込み専用のセキユリテイ
レジスタを準備し、このレジスタの特定ビツトの状態に
よつてメモリブロツクへのアクセスを禁止するのであ
る。この場合、セキユリテイレジスタを書換え可能なメ
モリ素子で構成する方法として、セキユリテイレジスタ
の消去動作を、メモリブロツクの全面消去動作のときの
み可能な構成にすることによつて、メモリブロツクの保
護データがセキユリテイレジスタに書込まれた後は、メ
モリブロツクのデータを破壊せずには、メモリブロツク
にアクセスすることができないようにしている。しか
し、この方法では、メモリの読出しを許可しながら、１
度書込んだデータの書換えを阻止するような保護機能に
ついては、何等考慮されていなかつた。また、セキユリ
テイレジスタを構成する不揮発性メモリの消去、書込み
の条件は、データ記憶領域とは異なつているため、独立
した消去、書込み回路を備える必要があり、回路が複雑
になる傾向がある。また、上記の方法は、メモリ全体を
単位として動作する保護機能であるため、部分的かつ小
容量に分割して、各領域での保護データを制御すること
ができない。 なお、従来知られている他のメモリ保護方法として、
ソフトウエアで領域や保護の内容を指定する方法があ
る。しかし、この方法では、これらを記憶する別の記憶
装置と、その記憶装置を制御するシステムソフトウエア
を必要とするので、規模が大きくなり、比較的小規模な
メモリ容量を備える不揮発性メモリ等のデータ保護には
適していない。 例えば、キヤツシユカード等に応用され、不揮発性メ
モリを内蔵したマイクロコンピユータにおいては、不揮
発性メモリをプログラム記憶エリア、IDコード、あるい
はデータ等の種々の異なつた用途にエリアを分けて使用
したいという要求がある。この場合には、小領域に分け
られたエリアごとに、読出し、プログラム消去等の機能
を阻止できることが、高信頼システムを実現する上で非
常に重要となる。 〔発明の目的〕 本発明の目的は、これらの従来の問題を解決し、ワー
ド線単位の不揮発性半導体記憶素子に対して書込み消去
の許可禁止などの保護機能を与えるようにした不揮発性
半導体記憶装置，同一ワード線内に保護データを記憶す
るのみで、書込み消去を阻止する条件を設定することが
できる不揮発性の半導体記憶装置、およびワード線単位
に記憶保護することが可能な不揮発性半導体記憶装置を
内蔵したマイクロプロセッサ，キャッシュカードを提供
することにある。 〔発明の概要〕 本願発明のマイクロプロセッサは、同一半導体チップ
上に配列された不揮発性半導体記憶装置を内蔵するマイ
クロプロセッサであって、該不揮発性半導体記憶装置
は、該半導体チップ上に配列されているワード線上にデ
ータ用記憶素子の他に保護データ記憶素子を設け、通常
のデータと同時に読出された保護データ記憶素子の出力
によって電圧制御回路を制御して不揮発性半導体記憶装
置の書込みまたは消去のために規定された電圧を制御す
るようにしたものである（請求項１）。 また、前記保護データ記憶素子の内容に従って、保護
データ記憶素子に対して、書込み阻止信号または消去阻
止信号を出力することにしたものである（請求項２）。 また、本願発明は、上述した如きマイクロコンピュー
タを組み込んだキャッシュカードである（請求項３）。 また、本願発明の不揮発性半導体記憶装置の書込み方
法は、通常のデータと同時に読出された保護データ記憶
素子の内容によって、データ用記憶素子と保護データ記
憶素子を制御する電圧を発生し、書込みまたは消去が許
可されている場合にはこれらの記憶素子に対して書込み
または消去を行うようにした書込み方法である（請求項
４）。 さらに、保護データ記憶素子の内容が書込みのみまた
は消去のみを許可している場合に書込みのみまたは消去
のみを行う方法である（請求項５および６）。 また、本願発明の不揮発性半導体記憶装置は、前述し
た書込みおよび消去のための手段を有するものである
（請求項７）。 本願発明は、上述した構成によって、同一半導体チッ
プ上に保護のための構成をもったコンパクトな不揮発性
半導体記憶装置およびそれを具備したマイクロプロセッ
サ，キャシュカードを得ることができ、特に請求項2,4
においては、１ワードのデータとそれに対応する保護デ
ータを一旦書き込んだ後には該記憶内容を変更すること
が絶対不可能になる（再帰不可能）という顕著な作用効
果を得ることができるものである。 〔発明の実施例〕 以下、本発明の実施例を、図面により詳細に説明す
る。 第12図は、本発明に用いられる電気的に書込み・消去
が可能な半導体記憶装置の基本構成図である。 第12図において、１は記憶素子群、２はアドレスデコ
ーダ、３はセンスアンプ、４は書込み消去電圧制御回路
である。アドレスデコーダ２に対してアドレス入力61,
記憶素子群１に対して書込みデータ66,書込み消去電圧
制御回路４に対して書込み駆動信号62を、それぞれ加え
ることにより、データの書込みが行われ、また、アドレ
ス入力61,読出し起動信号64を加えることにより、セン
スアンプ３より読出しデータ65が得られる。また、アド
レスデコーダ２に対してアドレス61、および書込み消去
電圧制御回路４に対して消去起動信号63を、それぞれ加
えることにより、内容の消去が行われる。 第13図は、第12図の記憶素子に対する書込みおよび消
去動作の説明図である。 記憶素子群１に対する書換えは、第13図に示すよう
に、アドレス61を与えるとともに、消去起動信号63を入
力することにより、指定アドレスに相当する記憶素子を
消去し、次に、書込み起動信号62と書込みデータ66を与
えることにより、記憶素子への書込みを行う。 第14図は、第12図の書込み・消去電圧制御回路の回路
図である。 書込み・消去電圧制御回路４は、記憶素子群１の各端
子へ書込みあるいは消去に必要な高電圧を与える回路で
あり、第14図に示すように、MOSトランジスタ（負荷ト
ランジスタとオンオフ・トランジスタ）から構成され、
書込み起動信号62,消去起動信号63により出力OUTをオン
オフする。 第12図に示すような構成の不揮発性半導体記憶装置に
対して各種変形例が考えられる。 第１図（ａ）は本発明の基本的構成図であり、第１図
（ｂ）〜（ｄ）はその変形例である。 先ず、第１図（ａ）は、第１の発明の基本構成を示し
たものであり、マトリクス状に配列された記憶素子群１
に対して、マトリクスの列方向つまりアドレス方向の記
憶素子群を単位として、１行ごとに少なくとも１ビツト
のメモリ保護情報を記憶する記憶素子1aを配置し、列方
向に指定された制御信号により保護情報記憶素子1aの内
容を同時に読出して、読出された内容、例えば“1"であ
ればプログラム（書込み）、消去、または読出しの各動
作をそのまま許可し、“0"であればこれらの各動作を阻
止するようにして、記憶素子群１の内容を保護するもの
である。 次に、第１図（ｂ）は、マトリクス状の記憶素子群１
のアドレスの一部、つまり列方向の少なくとも１行を保
護情報を記憶する記憶素子1bとし、先ずこの保護情報記
憶素子1bを読出して、その内容により、例えば、“1"で
あれば記憶素子群１に対するプログラム、消去、および
読出しの各動作を許可し、“0"であればこれらの動作を
阻止することによつて、記憶阻止群１の内容を保護する
ものである。 次に、第１図（ｃ）は、第１図（ｂ）の変形例を示す
ものでマトリクスの列方向の少なくとも１行を記憶保護
情報を記憶する記憶素子群1bとすることは、第１図
（ｂ）と同じであるが、この場合には、１行の各ビツト
を矢印のように、記憶素子群１の各行に割当てておき、
先ず読出された保護情報記憶素子1bの内容によつて、例
えば、右側１ビツトの内容が“1"であれば、素子群１の
最下行のプログラム、消去、読出しの各動作を許可し、
右から２番目のビツトの内容が“0"であれば、素子群１
の下から２番目の行の各動作を阻止し、右から３番目の
ビツトの内容が“1"であれば、下から３番目の行の各動
作を許可するようにすることにより、記憶素子群１の内
容を各行ごとに保護するものである。 次に、第１図（ｄ）は、第１図（ａ）と（ｂ）の両保
護方法を組合せたもので、マトリクスの列方向の半分つ
まりアドレスの半分は前者の保護方法で記憶内容を保護
し、残りの半分は後者の保護方法で記憶内容を保護する
ものである。すなわち、記憶素子群1Aの部分には、各行
ごとに少なくとも１ビツトの保護情報を記憶する素子群
1aを配置し、残りの記憶素子群1Bの部分には、少なくと
も１行に保護情報を記憶した記憶素子群1bを配置して、
選択されたアドレスによつてそれぞれの記憶保護情報に
よりメモリ内容を保護するのである。 以下、第１図（ａ）の場合と、第１図（ｂ）の場合に
ついて、実施例を挙げて動作を詳しく説明する。なお、
第１図（ｃ）と（ｄ）の場合は、（ａ）と（ｂ）の動作
の応用であるため、詳細な動作は省略する。 第２図は、第１の発明の実施例を示す半導体記憶装置
の構成図であつて、メモリの少量単位ごとに各種の保護
機能を与えることができるようにした場合を示してい
る。 第２図において、31はアドレスデコーダ、37は保護情
報の一時記憶レジスタ、39は内部制御回路、41はアドレ
スバス、42はデータバス、321〜238は高電圧制御回路、
341,342はセンスアンプ、351,352は出力ドライバ、151,
152,155,156は記憶素子を構成するトランジスタ、153,1
54は記憶素子のゲート電圧をオンオフするトランジスタ
である。従来の半導体記憶装置では、第２図の左半分の
み、つまりアドレスデコーダ31、データ用メモリマトリ
クス151,155、データ読出し用センスアンプ341,出力ド
ライバ351、高電圧制御回路321〜326,328のみが設けら
れている。 第３図は、第２図におけるメモリアクセス時の記憶素
子への電圧関係図である。 第３図の電圧条件を記憶素子151,155に与えることに
より、読出し、プログラム、および消去の各動作が行わ
れる。すなわち、読出し動作の場合には、ワード線
（Ｗ）21にアドレスデコーダ31によりVCCの電圧を加
え、高圧ワード線221を0Vすることによって、記憶素子
を選択し、その素子の内容（DOUT）をデータ線231に読
出す。また、プログラムの場合には、ワード線（Ｗ）21
にアドレスデコーダ31よりVCCの電圧を加え、高圧ワー
ド線（WH）221に高電圧制御回路321より同じくVCCの電
圧を加え、ウェル111に高電圧制御回路323より−VPPを
加えることによって、選択した記憶素子に“1"を書込む
ことができる。さらに、消去の場合には、ワード線
（Ｗ）21にアドレスデコーダ31よりVCCの電圧を加え、
高圧ワード線221に高電圧制御回路321より−VPPの電圧
を加えウェル電圧をVCCにすることによって、選択した
記憶素子の内容を消去することができる。 本発明においては、上述した従来の構成に対して、第
２図の右側の構成を追加する。すなわち、保護情報を記
憶する記憶素子152,156を各ワード線221に１素子ないし
複数素子だけ配列し、指定されたアドレスに対応する保
護情報メモリの状態によって、データメモリのアクセス
を許可、あるいは禁止する機能を付加している。このた
めに追加される回路としては、記憶素子のゲート電圧の
供給をオンオフする制御ゲート153,154、保護情報用の
センスアンプ342、保護情報用の出力ドライバ352、およ
び一時記憶レジスタ37である。 本発明では、アレー状に配列された記憶素子群の一辺
に、ワード線で選択される一連の記憶素子群（151,155
等）を単位としてメモリ保護データを記憶する記憶素子
152,156を置き、ワード線選択時に、この記憶素子152,1
56を同時に読出して、プログラム、消去、読出しの制御
を阻止することを可能にしている。 保護情報を記憶する記憶素子152,156は、従来のデー
タ用メモリ151,155と同じように、読出しプログラム、
および消去が可能である。しかし、データ用メモリ151,
155に対するプログラム、消去の動作時に、保護情報素
子152,156は記憶情報を失つてはならない。このため
に、データメモリ151,155へのプログラム、消去の動作
時には、保護情報記憶素子152,156に対して異つた条件
を与える必要がある。 第４図は、第２図の保護記憶素子へのプログラム、お
よび消去の各動作を阻止するための電圧関係図である。 データのプログラム時には、第３図のように、ワード
線（Ｗ）21にVCC,高圧ワード線（WH）221にVCC,データ
読出し線（Ｄ）231に−VPP,I線25に−VPP,WELL線111に
−VPを、それぞれ加えるのに対して、保護情報記憶素子
には、第４図に示すように、プログラム阻止のために、
ワード線（Ｗ）21にデータと同じくVCC,I線25にもデー
タと同じく−VPPを加えるが、WH線とＤ線とWELL線に
は、０電圧を加える。これにより、保護情報はプログラ
ムされずにすむ。また、消去時にも、WH線とＤ線とＳ線
とWELL線とに０電圧を加えることによつて、保護情報を
消さないようにする。第２図のゲート153,154、および
電圧インバータ361は、これらの保護情報の破壊を防止
するため、第４図の示す電圧条件を与える回路である。 次に、保護機能のある読出し、プログラム、消去の各
動作について、動作を詳述する。 第５図は、第２図における読出し動作時のタイミング
チャートである。 チツプセレクト信号43,アドレス41が与えられると、
記憶装置は動作を開始する。指定されたアドレスに対応
したワード線21が選択され、データ用メモリ素子151,お
よび保護情報用記憶素子152の内容が各々センスアンプ3
41,342により読出される。センスアンプ342の出力は、
一時記憶レジスタ37にセツトされ、その出力47が“1"の
場合には、データメモリ用の出力ドライバ351を駆動し
てデータをデータバス42上に読出す。また、保護情報の
出力47が“0"の場合には、データメモリ用出力ドライバ
351を制御して、ドライバ351からの出力を禁止し、デー
タバス42へデータが送出されないようにする。読出し動
作の場合には、データメモリ151と、保護情報素子152と
は同時に読出されるので、保護機能を付加したことによ
り、動作時間の遅れは生じない。 第６図は、第２図におけるプログラムあるいは消去時
のタイムチヤートである。 この場合にも、読出し動作と同じように、チツプ選択
信号43とアドレス41が与えられることによつて、動作が
開始される。内部制御回路39は、最初に、制御モードを
読出し状態（ST1）に置き、指定アドレスに対する保護
情報記憶素子152を読出し、一時記憶レジスタ37に記憶
する。この出力47が“1"のときには、内部制御回路39の
内部制御状態をプログラムあるいは消去モード（ST2）
に移す。各高電圧発生回路321〜325では、消去モード
（ST2）の間、第３図に示す高電圧を発生し、プログラ
ムあるいは消去動作を行う。同時に、高電圧発生回路32
6に接続された信号線49は“0"レベルとなり、これによ
つて、ゲート153をオフし、ゲート362〜364の出力を0V
にする。また、インバータ361の出力491は“1"となるた
め、ゲート154をオンし、保護情報記憶素子152のゲート
電圧222を0Vにする。この結果、保護情報記憶素子152,1
56への電圧関係は、第４図を満足するようになり、デー
タメモリ151,155へのプログラムまたは消去動作時に、
保護情報記憶素子152,156の記憶情報は保護される。な
お、プログラム、消去動作時には、保護情報の読出し
と、データのプログラム、消去動作が時系列的に実行さ
れるが、読出しの時間に比べ、プログラム、消去時間は
103〜105倍長いので、保護情報の読出しによる実質的な
アクセス動作の増加は生じない。 このように、本実施例においては、共通のワード線に
データ用のメモリマトリクスと保護情報用のメモリマト
リクスを配列し、読出し動作時には、両者を同時にアク
セスして、保護情報によつて読出しデータのデータ線へ
の送出を制御し、またプログラム、消去動作時には、先
ず保護情報の読出しを行い、この情報によつてプログラ
ム、消去動作を制御することが可能となる。この結果、
ワード線単位でのメモリ保護をソフトウエアの助けを借
りずに実現でき、メモリ保護のためのアクセス時間の増
加をなくすことができる。また、ワード線単位でメモリ
保護を行うことができるので、メモリエリアに無駄のな
いメモリ保護が可能となる。さらに、本実施例では、ア
ドレスデコーダ31およびワード線21の制御回路は、デー
タ用メモリマトリクスと、保護情報読メモリマトリクス
とに共用できるので、保護機能を実現する場合のエリア
上の増加も最小に抑えることができる、 第７図は、第２の発明の実施例を示す半導体記憶装置
の構成図である。 第12図と同じ記号は、同一のものを表わしている。第
７図の半導体記憶装置は、第12図の回路構成に対して、
アドレス判定回路51,書込み阻止データラツチ回路52,消
去阻止データラツチ回路53を付加し、各阻止信号671,67
2に対しては、書込み状態での読出しデータで書込み阻
止信号671をアクテイブにし、また消去状態での読出し
データで消去阻止信号672をアクテイブにするように設
定する。 第８図は、第７図の保護データと阻止条件の関係を示
す説明図。 第８図に示すように、書込み状態での読出し信号が
“1"、消去状態での読出し信号が“0"とすると、ラツチ
回路52では読出しデータ“0"のとき、書込み阻止信号は
デイセーブル、読出しデータ“1"のとき、書込み阻止信
号はアクテイブとなる。また、ラツチ回路53では、読出
しデータ“0"のとき、消去阻止信号はアクテイブ、読出
しデータ“1"のとき、消去阻止信号はデイセーブルとな
る。 次に、記憶装置の保護機能のテストおよび再帰不可能
な保護機能の設定方法について、説明する。 先ず最初に、保護情報の記憶しているアドレスをアド
レス信号61で指定すると、アドレス判定回路51がこれを
登録判定することにより、ラツチ回路52,53にゲート信
号が与えられ、また記憶素子群１からセンスアンプ３を
介して、“1"または“0"のデータが読出される。初期状
態には、半導体素子の製造方法により、データは“1"ま
たは“0"はいずれかの状態に固定されている。例えば、
“1"の状態の場合には、第８図の条件から、書込み阻止
信号がアクテイブで消去阻止信号はデイセーブルされて
いる。従つて、保護情報記憶アドレス以外、すなわち一
般のデータ保護領域を指定して、記憶素子を“1"から
“0"に、つまり消去することができる。 さらに、“0"から“1"へ書込み起動をかけて、保護機
能が動作するか否かをテストすることができる。消去お
よび書込み阻止動作のテストは、保護情報記憶領域を含
む全記憶素子に対して、保護機能の状態を変えずに行う
ことができる。 次に、保護情報領域を消去状態で、このアドレスを指
定し、読出し起動をかけると、ラツチ回路52,53に“0"
が読出され、消去阻止信号アクテイブ、書込み阻止信号
デイセーブル状態となる。この状態では、前述のよう
に、全記憶素子に対して消去阻止動作をテストすること
ができる。 次に、ラツチ回路52に“0"、ラツチ回路53に“1"が読
出されるように、保護情報領域にデータを設定し、これ
を読出す。この状態では、記憶素子群１は、保護機能を
持たない電気的に書込み・消去の可能な不揮発性記憶素
子として動作する。逆に、ラツチ回路52,53にそれぞれ
“1"および“0"が読出されるように、保護情報領域にデ
ータを設定し、これを読出すと、この記憶装置は書込み
・消去機能がともに阻止され、その状態から書込み・消
去機能をアクテイブにする状態には戻れなくなる。この
結果、記憶素子群１に記憶されたデータは、これ以後、
破壊されることがなくなる。 第９図は、本発明の他の実施例を示す半導体記憶装置
の構成図であり、第10図は第９図の書込み・消去制御回
路の詳細構成図である。 第９図の装置では、書込み・消去機能の阻止領域と書
込み機能のみ、あるいは消去機能のみを阻止する領域
を、同一記憶素子群上で分離するようにしている。すな
わち、第９図においては、第７図に比べて、書込み阻止
データラツチ回路521,522,消去阻止データラツチ回路53
1,532の２組が設けられている点で異なつている。書込
み・消去制御回路４は、第10図に示すように、阻止信号
6711,6712,6721,6722と、外部からの書込み起動信号62,
消去起動信号63により、高電圧VPを制御し、この出力68
1〜684を記憶素子群の２つの領域11および12に与える。
保護情報記憶エリアが、例えば領域11にあれば、記憶素
子群11は前述したように再帰不可能な書込み・消去阻止
領域を実現できる。また、保護情報のラツチ回路522,53
2に対応するデータを書込み阻止、あるいは消去阻止指
定にして、領域11を再帰不可能な書込み・消去阻止状態
にすることで、領域12に対しては、保護情報の指定に従
つて書込み阻止、消去阻止状態を再帰不可能な形で指定
することができる。記憶素子領域を更に分割して、その
領域に対応して保護情報ラツチ回路を準備して、書込み
・消去制御回路を構成すれば、その領域ごとに異なつた
保護条件を指定することができる。 第11図は、本発明の他の実施例を示す半導体記憶装置
の構成図である。 第11図においては、保護情報と外部信号との組合せに
より、阻止信号の生成を行うようにした構成が示されて
いる。54は保護情報ラッチ回路、55は組合せ回路、69は
外部信号である。その他の信号は、第７図，第９図と同
一である。例えば、組合せ回路55としてラッチ回路54の
出力と外部信号69の不一致検出回路を用いると、キーワ
ード検出型の保護機能を実現することができる。保護情
報の記憶しているアドレスをアドレス信号61で指定する
と、アドレス判定回路51がこれを判定することにより、
ラッチ回路54にゲート信号が与えられ、記憶素子群１か
らセンスアンプ３を介して、読出された保護情報がラッ
チ回路54に記憶される。例えば、この保護情報を第８図
に示す書込みあるいは消去阻止情報とキーワードとによ
り構成する。不一致検出回路55でキーワードの外部信号
69で与えられるキーワードとラッチ回路54に記憶されて
いるキーワードの出力ビットパターンとを比較して、不
一致のときには671,672信号の発生を禁止し、一致して
いるときのみ第８図に従った書込みあるいは消去阻止信
号を発生するようにする。 このように、第７図，第９図、および第11図の実施例
においては、電気的に書込み・消去の可能な記憶素子群
の特定のエリアに書込まれたデータのパターンによっ
て、記憶素子群の書込みあるいは消去動作を阻止するこ
とができ、かつこの保護情報を再帰可能な状態において
も記憶することができるので、柔軟性のある保護機能付
きの電気的書込み・消去可能な半導体記憶装置を実現す
ることができる。 また、〔発明の背景〕の項でも述べたことから明らか
なように、マイクロプロセッサやメモリカードなどに不
揮発性半導体メモリを内蔵させる場合、上述した本発明
の如き不揮発性半導体メモリを内蔵すると、記憶保護が
ワード線単位で行うことができ、またプログラム消去な
どを完全に阻止することも可能になる。 〔発明の効果〕 以上説明したように、本発明によれば、少量の単位で
メモリの各種の保護機能を実現することができ、また特
定のエリアに書込まれたデータのパターンにより記憶素
子群の書込みまたは消去動作を阻止することができるの
で、メモリエリアに無駄のないメモリ保護を行うことが
可能となる。
発性半導体記憶装置，およびその書込み消去方法，なら
びに該不揮発性半導体記憶装置を内蔵したマイクロプロ
セッサ，キャッシュカードに関する。 〔発明の背景〕 従来より、EEPROM（Electrically Erasable and Prog
rammable Read Only Memory）は、不揮発性メモリであ
り、かつ電気的に書換えが可能であるが、逆に、保護し
たいデータを書換えてしまう心配があるため、問題とな
つていた。そこで、不揮発性メモリのデータの秘密保護
の方法として、セキユリテイビツトを用い、このビツト
の状態によつてメモリ外部からのアクセスを禁止する方
法が提案されている（例えば、「エレクトロニクス デ
ザイン」（Electronics Design）,March 3,1983,pp123
〜128参照）。すなわち、通常の書換えを目的とするメ
モリブロツクとは分離された書込み専用のセキユリテイ
レジスタを準備し、このレジスタの特定ビツトの状態に
よつてメモリブロツクへのアクセスを禁止するのであ
る。この場合、セキユリテイレジスタを書換え可能なメ
モリ素子で構成する方法として、セキユリテイレジスタ
の消去動作を、メモリブロツクの全面消去動作のときの
み可能な構成にすることによつて、メモリブロツクの保
護データがセキユリテイレジスタに書込まれた後は、メ
モリブロツクのデータを破壊せずには、メモリブロツク
にアクセスすることができないようにしている。しか
し、この方法では、メモリの読出しを許可しながら、１
度書込んだデータの書換えを阻止するような保護機能に
ついては、何等考慮されていなかつた。また、セキユリ
テイレジスタを構成する不揮発性メモリの消去、書込み
の条件は、データ記憶領域とは異なつているため、独立
した消去、書込み回路を備える必要があり、回路が複雑
になる傾向がある。また、上記の方法は、メモリ全体を
単位として動作する保護機能であるため、部分的かつ小
容量に分割して、各領域での保護データを制御すること
ができない。 なお、従来知られている他のメモリ保護方法として、
ソフトウエアで領域や保護の内容を指定する方法があ
る。しかし、この方法では、これらを記憶する別の記憶
装置と、その記憶装置を制御するシステムソフトウエア
を必要とするので、規模が大きくなり、比較的小規模な
メモリ容量を備える不揮発性メモリ等のデータ保護には
適していない。 例えば、キヤツシユカード等に応用され、不揮発性メ
モリを内蔵したマイクロコンピユータにおいては、不揮
発性メモリをプログラム記憶エリア、IDコード、あるい
はデータ等の種々の異なつた用途にエリアを分けて使用
したいという要求がある。この場合には、小領域に分け
られたエリアごとに、読出し、プログラム消去等の機能
を阻止できることが、高信頼システムを実現する上で非
常に重要となる。 〔発明の目的〕 本発明の目的は、これらの従来の問題を解決し、ワー
ド線単位の不揮発性半導体記憶素子に対して書込み消去
の許可禁止などの保護機能を与えるようにした不揮発性
半導体記憶装置，同一ワード線内に保護データを記憶す
るのみで、書込み消去を阻止する条件を設定することが
できる不揮発性の半導体記憶装置、およびワード線単位
に記憶保護することが可能な不揮発性半導体記憶装置を
内蔵したマイクロプロセッサ，キャッシュカードを提供
することにある。 〔発明の概要〕 本願発明のマイクロプロセッサは、同一半導体チップ
上に配列された不揮発性半導体記憶装置を内蔵するマイ
クロプロセッサであって、該不揮発性半導体記憶装置
は、該半導体チップ上に配列されているワード線上にデ
ータ用記憶素子の他に保護データ記憶素子を設け、通常
のデータと同時に読出された保護データ記憶素子の出力
によって電圧制御回路を制御して不揮発性半導体記憶装
置の書込みまたは消去のために規定された電圧を制御す
るようにしたものである（請求項１）。 また、前記保護データ記憶素子の内容に従って、保護
データ記憶素子に対して、書込み阻止信号または消去阻
止信号を出力することにしたものである（請求項２）。 また、本願発明は、上述した如きマイクロコンピュー
タを組み込んだキャッシュカードである（請求項３）。 また、本願発明の不揮発性半導体記憶装置の書込み方
法は、通常のデータと同時に読出された保護データ記憶
素子の内容によって、データ用記憶素子と保護データ記
憶素子を制御する電圧を発生し、書込みまたは消去が許
可されている場合にはこれらの記憶素子に対して書込み
または消去を行うようにした書込み方法である（請求項
４）。 さらに、保護データ記憶素子の内容が書込みのみまた
は消去のみを許可している場合に書込みのみまたは消去
のみを行う方法である（請求項５および６）。 また、本願発明の不揮発性半導体記憶装置は、前述し
た書込みおよび消去のための手段を有するものである
（請求項７）。 本願発明は、上述した構成によって、同一半導体チッ
プ上に保護のための構成をもったコンパクトな不揮発性
半導体記憶装置およびそれを具備したマイクロプロセッ
サ，キャシュカードを得ることができ、特に請求項2,4
においては、１ワードのデータとそれに対応する保護デ
ータを一旦書き込んだ後には該記憶内容を変更すること
が絶対不可能になる（再帰不可能）という顕著な作用効
果を得ることができるものである。 〔発明の実施例〕 以下、本発明の実施例を、図面により詳細に説明す
る。 第12図は、本発明に用いられる電気的に書込み・消去
が可能な半導体記憶装置の基本構成図である。 第12図において、１は記憶素子群、２はアドレスデコ
ーダ、３はセンスアンプ、４は書込み消去電圧制御回路
である。アドレスデコーダ２に対してアドレス入力61,
記憶素子群１に対して書込みデータ66,書込み消去電圧
制御回路４に対して書込み駆動信号62を、それぞれ加え
ることにより、データの書込みが行われ、また、アドレ
ス入力61,読出し起動信号64を加えることにより、セン
スアンプ３より読出しデータ65が得られる。また、アド
レスデコーダ２に対してアドレス61、および書込み消去
電圧制御回路４に対して消去起動信号63を、それぞれ加
えることにより、内容の消去が行われる。 第13図は、第12図の記憶素子に対する書込みおよび消
去動作の説明図である。 記憶素子群１に対する書換えは、第13図に示すよう
に、アドレス61を与えるとともに、消去起動信号63を入
力することにより、指定アドレスに相当する記憶素子を
消去し、次に、書込み起動信号62と書込みデータ66を与
えることにより、記憶素子への書込みを行う。 第14図は、第12図の書込み・消去電圧制御回路の回路
図である。 書込み・消去電圧制御回路４は、記憶素子群１の各端
子へ書込みあるいは消去に必要な高電圧を与える回路で
あり、第14図に示すように、MOSトランジスタ（負荷ト
ランジスタとオンオフ・トランジスタ）から構成され、
書込み起動信号62,消去起動信号63により出力OUTをオン
オフする。 第12図に示すような構成の不揮発性半導体記憶装置に
対して各種変形例が考えられる。 第１図（ａ）は本発明の基本的構成図であり、第１図
（ｂ）〜（ｄ）はその変形例である。 先ず、第１図（ａ）は、第１の発明の基本構成を示し
たものであり、マトリクス状に配列された記憶素子群１
に対して、マトリクスの列方向つまりアドレス方向の記
憶素子群を単位として、１行ごとに少なくとも１ビツト
のメモリ保護情報を記憶する記憶素子1aを配置し、列方
向に指定された制御信号により保護情報記憶素子1aの内
容を同時に読出して、読出された内容、例えば“1"であ
ればプログラム（書込み）、消去、または読出しの各動
作をそのまま許可し、“0"であればこれらの各動作を阻
止するようにして、記憶素子群１の内容を保護するもの
である。 次に、第１図（ｂ）は、マトリクス状の記憶素子群１
のアドレスの一部、つまり列方向の少なくとも１行を保
護情報を記憶する記憶素子1bとし、先ずこの保護情報記
憶素子1bを読出して、その内容により、例えば、“1"で
あれば記憶素子群１に対するプログラム、消去、および
読出しの各動作を許可し、“0"であればこれらの動作を
阻止することによつて、記憶阻止群１の内容を保護する
ものである。 次に、第１図（ｃ）は、第１図（ｂ）の変形例を示す
ものでマトリクスの列方向の少なくとも１行を記憶保護
情報を記憶する記憶素子群1bとすることは、第１図
（ｂ）と同じであるが、この場合には、１行の各ビツト
を矢印のように、記憶素子群１の各行に割当てておき、
先ず読出された保護情報記憶素子1bの内容によつて、例
えば、右側１ビツトの内容が“1"であれば、素子群１の
最下行のプログラム、消去、読出しの各動作を許可し、
右から２番目のビツトの内容が“0"であれば、素子群１
の下から２番目の行の各動作を阻止し、右から３番目の
ビツトの内容が“1"であれば、下から３番目の行の各動
作を許可するようにすることにより、記憶素子群１の内
容を各行ごとに保護するものである。 次に、第１図（ｄ）は、第１図（ａ）と（ｂ）の両保
護方法を組合せたもので、マトリクスの列方向の半分つ
まりアドレスの半分は前者の保護方法で記憶内容を保護
し、残りの半分は後者の保護方法で記憶内容を保護する
ものである。すなわち、記憶素子群1Aの部分には、各行
ごとに少なくとも１ビツトの保護情報を記憶する素子群
1aを配置し、残りの記憶素子群1Bの部分には、少なくと
も１行に保護情報を記憶した記憶素子群1bを配置して、
選択されたアドレスによつてそれぞれの記憶保護情報に
よりメモリ内容を保護するのである。 以下、第１図（ａ）の場合と、第１図（ｂ）の場合に
ついて、実施例を挙げて動作を詳しく説明する。なお、
第１図（ｃ）と（ｄ）の場合は、（ａ）と（ｂ）の動作
の応用であるため、詳細な動作は省略する。 第２図は、第１の発明の実施例を示す半導体記憶装置
の構成図であつて、メモリの少量単位ごとに各種の保護
機能を与えることができるようにした場合を示してい
る。 第２図において、31はアドレスデコーダ、37は保護情
報の一時記憶レジスタ、39は内部制御回路、41はアドレ
スバス、42はデータバス、321〜238は高電圧制御回路、
341,342はセンスアンプ、351,352は出力ドライバ、151,
152,155,156は記憶素子を構成するトランジスタ、153,1
54は記憶素子のゲート電圧をオンオフするトランジスタ
である。従来の半導体記憶装置では、第２図の左半分の
み、つまりアドレスデコーダ31、データ用メモリマトリ
クス151,155、データ読出し用センスアンプ341,出力ド
ライバ351、高電圧制御回路321〜326,328のみが設けら
れている。 第３図は、第２図におけるメモリアクセス時の記憶素
子への電圧関係図である。 第３図の電圧条件を記憶素子151,155に与えることに
より、読出し、プログラム、および消去の各動作が行わ
れる。すなわち、読出し動作の場合には、ワード線
（Ｗ）21にアドレスデコーダ31によりVCCの電圧を加
え、高圧ワード線221を0Vすることによって、記憶素子
を選択し、その素子の内容（DOUT）をデータ線231に読
出す。また、プログラムの場合には、ワード線（Ｗ）21
にアドレスデコーダ31よりVCCの電圧を加え、高圧ワー
ド線（WH）221に高電圧制御回路321より同じくVCCの電
圧を加え、ウェル111に高電圧制御回路323より−VPPを
加えることによって、選択した記憶素子に“1"を書込む
ことができる。さらに、消去の場合には、ワード線
（Ｗ）21にアドレスデコーダ31よりVCCの電圧を加え、
高圧ワード線221に高電圧制御回路321より−VPPの電圧
を加えウェル電圧をVCCにすることによって、選択した
記憶素子の内容を消去することができる。 本発明においては、上述した従来の構成に対して、第
２図の右側の構成を追加する。すなわち、保護情報を記
憶する記憶素子152,156を各ワード線221に１素子ないし
複数素子だけ配列し、指定されたアドレスに対応する保
護情報メモリの状態によって、データメモリのアクセス
を許可、あるいは禁止する機能を付加している。このた
めに追加される回路としては、記憶素子のゲート電圧の
供給をオンオフする制御ゲート153,154、保護情報用の
センスアンプ342、保護情報用の出力ドライバ352、およ
び一時記憶レジスタ37である。 本発明では、アレー状に配列された記憶素子群の一辺
に、ワード線で選択される一連の記憶素子群（151,155
等）を単位としてメモリ保護データを記憶する記憶素子
152,156を置き、ワード線選択時に、この記憶素子152,1
56を同時に読出して、プログラム、消去、読出しの制御
を阻止することを可能にしている。 保護情報を記憶する記憶素子152,156は、従来のデー
タ用メモリ151,155と同じように、読出しプログラム、
および消去が可能である。しかし、データ用メモリ151,
155に対するプログラム、消去の動作時に、保護情報素
子152,156は記憶情報を失つてはならない。このため
に、データメモリ151,155へのプログラム、消去の動作
時には、保護情報記憶素子152,156に対して異つた条件
を与える必要がある。 第４図は、第２図の保護記憶素子へのプログラム、お
よび消去の各動作を阻止するための電圧関係図である。 データのプログラム時には、第３図のように、ワード
線（Ｗ）21にVCC,高圧ワード線（WH）221にVCC,データ
読出し線（Ｄ）231に−VPP,I線25に−VPP,WELL線111に
−VPを、それぞれ加えるのに対して、保護情報記憶素子
には、第４図に示すように、プログラム阻止のために、
ワード線（Ｗ）21にデータと同じくVCC,I線25にもデー
タと同じく−VPPを加えるが、WH線とＤ線とWELL線に
は、０電圧を加える。これにより、保護情報はプログラ
ムされずにすむ。また、消去時にも、WH線とＤ線とＳ線
とWELL線とに０電圧を加えることによつて、保護情報を
消さないようにする。第２図のゲート153,154、および
電圧インバータ361は、これらの保護情報の破壊を防止
するため、第４図の示す電圧条件を与える回路である。 次に、保護機能のある読出し、プログラム、消去の各
動作について、動作を詳述する。 第５図は、第２図における読出し動作時のタイミング
チャートである。 チツプセレクト信号43,アドレス41が与えられると、
記憶装置は動作を開始する。指定されたアドレスに対応
したワード線21が選択され、データ用メモリ素子151,お
よび保護情報用記憶素子152の内容が各々センスアンプ3
41,342により読出される。センスアンプ342の出力は、
一時記憶レジスタ37にセツトされ、その出力47が“1"の
場合には、データメモリ用の出力ドライバ351を駆動し
てデータをデータバス42上に読出す。また、保護情報の
出力47が“0"の場合には、データメモリ用出力ドライバ
351を制御して、ドライバ351からの出力を禁止し、デー
タバス42へデータが送出されないようにする。読出し動
作の場合には、データメモリ151と、保護情報素子152と
は同時に読出されるので、保護機能を付加したことによ
り、動作時間の遅れは生じない。 第６図は、第２図におけるプログラムあるいは消去時
のタイムチヤートである。 この場合にも、読出し動作と同じように、チツプ選択
信号43とアドレス41が与えられることによつて、動作が
開始される。内部制御回路39は、最初に、制御モードを
読出し状態（ST1）に置き、指定アドレスに対する保護
情報記憶素子152を読出し、一時記憶レジスタ37に記憶
する。この出力47が“1"のときには、内部制御回路39の
内部制御状態をプログラムあるいは消去モード（ST2）
に移す。各高電圧発生回路321〜325では、消去モード
（ST2）の間、第３図に示す高電圧を発生し、プログラ
ムあるいは消去動作を行う。同時に、高電圧発生回路32
6に接続された信号線49は“0"レベルとなり、これによ
つて、ゲート153をオフし、ゲート362〜364の出力を0V
にする。また、インバータ361の出力491は“1"となるた
め、ゲート154をオンし、保護情報記憶素子152のゲート
電圧222を0Vにする。この結果、保護情報記憶素子152,1
56への電圧関係は、第４図を満足するようになり、デー
タメモリ151,155へのプログラムまたは消去動作時に、
保護情報記憶素子152,156の記憶情報は保護される。な
お、プログラム、消去動作時には、保護情報の読出し
と、データのプログラム、消去動作が時系列的に実行さ
れるが、読出しの時間に比べ、プログラム、消去時間は
103〜105倍長いので、保護情報の読出しによる実質的な
アクセス動作の増加は生じない。 このように、本実施例においては、共通のワード線に
データ用のメモリマトリクスと保護情報用のメモリマト
リクスを配列し、読出し動作時には、両者を同時にアク
セスして、保護情報によつて読出しデータのデータ線へ
の送出を制御し、またプログラム、消去動作時には、先
ず保護情報の読出しを行い、この情報によつてプログラ
ム、消去動作を制御することが可能となる。この結果、
ワード線単位でのメモリ保護をソフトウエアの助けを借
りずに実現でき、メモリ保護のためのアクセス時間の増
加をなくすことができる。また、ワード線単位でメモリ
保護を行うことができるので、メモリエリアに無駄のな
いメモリ保護が可能となる。さらに、本実施例では、ア
ドレスデコーダ31およびワード線21の制御回路は、デー
タ用メモリマトリクスと、保護情報読メモリマトリクス
とに共用できるので、保護機能を実現する場合のエリア
上の増加も最小に抑えることができる、 第７図は、第２の発明の実施例を示す半導体記憶装置
の構成図である。 第12図と同じ記号は、同一のものを表わしている。第
７図の半導体記憶装置は、第12図の回路構成に対して、
アドレス判定回路51,書込み阻止データラツチ回路52,消
去阻止データラツチ回路53を付加し、各阻止信号671,67
2に対しては、書込み状態での読出しデータで書込み阻
止信号671をアクテイブにし、また消去状態での読出し
データで消去阻止信号672をアクテイブにするように設
定する。 第８図は、第７図の保護データと阻止条件の関係を示
す説明図。 第８図に示すように、書込み状態での読出し信号が
“1"、消去状態での読出し信号が“0"とすると、ラツチ
回路52では読出しデータ“0"のとき、書込み阻止信号は
デイセーブル、読出しデータ“1"のとき、書込み阻止信
号はアクテイブとなる。また、ラツチ回路53では、読出
しデータ“0"のとき、消去阻止信号はアクテイブ、読出
しデータ“1"のとき、消去阻止信号はデイセーブルとな
る。 次に、記憶装置の保護機能のテストおよび再帰不可能
な保護機能の設定方法について、説明する。 先ず最初に、保護情報の記憶しているアドレスをアド
レス信号61で指定すると、アドレス判定回路51がこれを
登録判定することにより、ラツチ回路52,53にゲート信
号が与えられ、また記憶素子群１からセンスアンプ３を
介して、“1"または“0"のデータが読出される。初期状
態には、半導体素子の製造方法により、データは“1"ま
たは“0"はいずれかの状態に固定されている。例えば、
“1"の状態の場合には、第８図の条件から、書込み阻止
信号がアクテイブで消去阻止信号はデイセーブルされて
いる。従つて、保護情報記憶アドレス以外、すなわち一
般のデータ保護領域を指定して、記憶素子を“1"から
“0"に、つまり消去することができる。 さらに、“0"から“1"へ書込み起動をかけて、保護機
能が動作するか否かをテストすることができる。消去お
よび書込み阻止動作のテストは、保護情報記憶領域を含
む全記憶素子に対して、保護機能の状態を変えずに行う
ことができる。 次に、保護情報領域を消去状態で、このアドレスを指
定し、読出し起動をかけると、ラツチ回路52,53に“0"
が読出され、消去阻止信号アクテイブ、書込み阻止信号
デイセーブル状態となる。この状態では、前述のよう
に、全記憶素子に対して消去阻止動作をテストすること
ができる。 次に、ラツチ回路52に“0"、ラツチ回路53に“1"が読
出されるように、保護情報領域にデータを設定し、これ
を読出す。この状態では、記憶素子群１は、保護機能を
持たない電気的に書込み・消去の可能な不揮発性記憶素
子として動作する。逆に、ラツチ回路52,53にそれぞれ
“1"および“0"が読出されるように、保護情報領域にデ
ータを設定し、これを読出すと、この記憶装置は書込み
・消去機能がともに阻止され、その状態から書込み・消
去機能をアクテイブにする状態には戻れなくなる。この
結果、記憶素子群１に記憶されたデータは、これ以後、
破壊されることがなくなる。 第９図は、本発明の他の実施例を示す半導体記憶装置
の構成図であり、第10図は第９図の書込み・消去制御回
路の詳細構成図である。 第９図の装置では、書込み・消去機能の阻止領域と書
込み機能のみ、あるいは消去機能のみを阻止する領域
を、同一記憶素子群上で分離するようにしている。すな
わち、第９図においては、第７図に比べて、書込み阻止
データラツチ回路521,522,消去阻止データラツチ回路53
1,532の２組が設けられている点で異なつている。書込
み・消去制御回路４は、第10図に示すように、阻止信号
6711,6712,6721,6722と、外部からの書込み起動信号62,
消去起動信号63により、高電圧VPを制御し、この出力68
1〜684を記憶素子群の２つの領域11および12に与える。
保護情報記憶エリアが、例えば領域11にあれば、記憶素
子群11は前述したように再帰不可能な書込み・消去阻止
領域を実現できる。また、保護情報のラツチ回路522,53
2に対応するデータを書込み阻止、あるいは消去阻止指
定にして、領域11を再帰不可能な書込み・消去阻止状態
にすることで、領域12に対しては、保護情報の指定に従
つて書込み阻止、消去阻止状態を再帰不可能な形で指定
することができる。記憶素子領域を更に分割して、その
領域に対応して保護情報ラツチ回路を準備して、書込み
・消去制御回路を構成すれば、その領域ごとに異なつた
保護条件を指定することができる。 第11図は、本発明の他の実施例を示す半導体記憶装置
の構成図である。 第11図においては、保護情報と外部信号との組合せに
より、阻止信号の生成を行うようにした構成が示されて
いる。54は保護情報ラッチ回路、55は組合せ回路、69は
外部信号である。その他の信号は、第７図，第９図と同
一である。例えば、組合せ回路55としてラッチ回路54の
出力と外部信号69の不一致検出回路を用いると、キーワ
ード検出型の保護機能を実現することができる。保護情
報の記憶しているアドレスをアドレス信号61で指定する
と、アドレス判定回路51がこれを判定することにより、
ラッチ回路54にゲート信号が与えられ、記憶素子群１か
らセンスアンプ３を介して、読出された保護情報がラッ
チ回路54に記憶される。例えば、この保護情報を第８図
に示す書込みあるいは消去阻止情報とキーワードとによ
り構成する。不一致検出回路55でキーワードの外部信号
69で与えられるキーワードとラッチ回路54に記憶されて
いるキーワードの出力ビットパターンとを比較して、不
一致のときには671,672信号の発生を禁止し、一致して
いるときのみ第８図に従った書込みあるいは消去阻止信
号を発生するようにする。 このように、第７図，第９図、および第11図の実施例
においては、電気的に書込み・消去の可能な記憶素子群
の特定のエリアに書込まれたデータのパターンによっ
て、記憶素子群の書込みあるいは消去動作を阻止するこ
とができ、かつこの保護情報を再帰可能な状態において
も記憶することができるので、柔軟性のある保護機能付
きの電気的書込み・消去可能な半導体記憶装置を実現す
ることができる。 また、〔発明の背景〕の項でも述べたことから明らか
なように、マイクロプロセッサやメモリカードなどに不
揮発性半導体メモリを内蔵させる場合、上述した本発明
の如き不揮発性半導体メモリを内蔵すると、記憶保護が
ワード線単位で行うことができ、またプログラム消去な
どを完全に阻止することも可能になる。 〔発明の効果〕 以上説明したように、本発明によれば、少量の単位で
メモリの各種の保護機能を実現することができ、また特
定のエリアに書込まれたデータのパターンにより記憶素
子群の書込みまたは消去動作を阻止することができるの
で、メモリエリアに無駄のないメモリ保護を行うことが
可能となる。
【図面の簡単な説明】
第１図は本発明の基本構成図、第２図は本発明の一実施
例を示す半導体記憶装置の構成図、第３図は第１図のデ
ータ用記憶素子へのプログラム、消去を行う場合の電圧
関係図、第４図は第１図の保護情報用記憶素子へのプロ
グラム、消去動作を阻止する場合の電圧関係図、第５図
は第１図の読出し動作のタイムチャート、第６図は第１
図のプログラム、または消去動作時のタイムチャート、
第７図は本発明の一実施例を示す半導体記憶装置の構成
図、第８図は第７図の保護データと阻止条件の関係を示
す説明図、第９図，第10図は本発明の他の実施例を示す
半導体記憶装置の構成図および書込み消去電圧制御回路
の構成図、第11図は本発明のさらに他の実施例を示す半
導体記憶装置の構成図、第12図は記憶保護を持たない半
導体記憶装置の構成図、第13図，第14図は第12図の消
去、および書込み動作の説明図、および書込み、消去電
圧制御回路の構成図である。 31:アドレスデコーダ、37:保護情報の一時記憶レジス
タ、39:内部制御回路、151,155:データ用メモリ素子、1
52,156:保護情報記憶用メモリ素子、341,342:センスア
ンプ、351,352:出力ドライバ、321〜328:高電圧制御回
路、153,154:制御ゲート、1:不揮発性記憶素子群、2:ア
ドレスデコーダ、4:書込み・消去電圧制御回路、51:ア
ドレス検出回路、52,53:保護情報ラッチ回路、61:アド
レス入力、62:書込み起動信号、63:消去起動信号、64:
読出し起動信号、65:読出しデータ線、66:書込みデータ
線。
例を示す半導体記憶装置の構成図、第３図は第１図のデ
ータ用記憶素子へのプログラム、消去を行う場合の電圧
関係図、第４図は第１図の保護情報用記憶素子へのプロ
グラム、消去動作を阻止する場合の電圧関係図、第５図
は第１図の読出し動作のタイムチャート、第６図は第１
図のプログラム、または消去動作時のタイムチャート、
第７図は本発明の一実施例を示す半導体記憶装置の構成
図、第８図は第７図の保護データと阻止条件の関係を示
す説明図、第９図，第10図は本発明の他の実施例を示す
半導体記憶装置の構成図および書込み消去電圧制御回路
の構成図、第11図は本発明のさらに他の実施例を示す半
導体記憶装置の構成図、第12図は記憶保護を持たない半
導体記憶装置の構成図、第13図，第14図は第12図の消
去、および書込み動作の説明図、および書込み、消去電
圧制御回路の構成図である。 31:アドレスデコーダ、37:保護情報の一時記憶レジス
タ、39:内部制御回路、151,155:データ用メモリ素子、1
52,156:保護情報記憶用メモリ素子、341,342:センスア
ンプ、351,352:出力ドライバ、321〜328:高電圧制御回
路、153,154:制御ゲート、1:不揮発性記憶素子群、2:ア
ドレスデコーダ、4:書込み・消去電圧制御回路、51:ア
ドレス検出回路、52,53:保護情報ラッチ回路、61:アド
レス入力、62:書込み起動信号、63:消去起動信号、64:
読出し起動信号、65:読出しデータ線、66:書込みデータ
線。
Claims (1)
- (57)【特許請求の範囲】 １．不揮発性半導体記憶装置を内蔵するマイクロコンピ
ュータであって、 該不揮発性半導体記憶装置は、 複数のワード線とデータ線と電気的に書込み消去可能な
記憶素子とで構成され、マトリクス状に配列された記憶
素子群と、 アドレス信号に従って上記複数のワード線のうち１つの
ワード線を選択するアドレスデコーダと、 書込みまたは消去のための電圧を出力する電圧制御回路
とを具備し、 上記ワード線ごとに、通常の情報を記憶するデータ用記
憶素子とメモリ保護情報を記憶する保護データ記憶素子
が電気的に書込み消去可能な構成に接続され、 上記アドレスデコーダで選択されたワード線によって上
記データ用記憶素子と保護データ記憶素子の両方の情報
を読出して、該読出されたデータ用記憶素子に対する書
込みまたは消去を許可するか或いは禁止するかを、上記
読出された保護データ記憶素子の情報に従って、上記電
圧制御回路を制御することによって行うとともに、 上記データ用記憶素子への情報の書込みまたは消去を行
うとき、上記保護データ記憶素子への情報の書込みまた
は消去を阻止するようにしたことを特徴とするマイクロ
コンピュータ。 ２．上記電圧制御回路は保護データ記憶素子の情報に従
って、該保護データ記憶素子に対して、書込み阻止信号
または消去阻止信号を出力することを特徴とする特許請
求の範囲第１項記載のマイクロコンピュータ。 ３．特許請求の範囲第１項または第２項記載のマイクロ
コンピュータを内蔵することを特徴とするキャッシュカ
ード。 ４．電気的に書込み消去可能な記憶素子で構成され、マ
トリクス状に配列された記憶素子群と、電気的に書込み
消去可能な記憶素子で構成され、かつ該マトリクス内に
配列され、該記憶素子群のワード線ごとにメモリ保護情
報を記憶する保護データ記憶素意を具備し、上記記憶素
子群と保護データ記憶素子が電気的に書込み消去可能な
構成に接続された不揮発性半導体記憶装置の書込み方法
であって、 上記保護データ記憶素子に情報を電気的に書込む工程
と、 上記記憶素子群の１ワード線に接続される通常の情報を
記憶するデータ用記憶素子と該ワード線に対応する保護
データ記憶素子の両方の情報を共通のワード線を介して
読出す工程と、 上記保護データ記憶素子の情報に従って、上記読み出さ
れたデータ用記憶素子に対して、書込みまたは消去の動
作を許可するか、または禁止するかを、制御する電圧を
発生する工程と、 書込みまたは消去が許可された場合、上記選択された１
ワード線のデータ用記憶素子に情報を書込むかまたは上
記選択された１ワード線のデータ用記憶素子の情報を消
去する工程と、 上記データ用記憶素子への情報の書込みまたは情報の消
去を行うとき、上記保護データ記憶素子への情報の書込
みまたは情報の消去を阻止する工程と を具備することを特徴とする不揮発性半導体記憶装置の
書込み方法。 ５．電気的に書込み消去可能な記憶素子で構成され、マ
トリクス状に配列された記憶素子群と、電気的に書込み
消去可能な記憶素子で構成され、かつ該マトリクス内に
配列され、該記憶素子群のワード線ごとにメモリ保護情
報を記憶する保護データ記憶素子を具備し、上記記憶素
子群と保護データ記憶素子が電気的に書込み消去可能な
構成に接続された不揮発性半導体記憶装置の消去方法で
あって、 上記保護データ記憶素子に情報を電気的に書込む工程
と、 上記素子群の１ワード線に接続される通常の情報を記憶
するデータ用記憶素子と該ワード線に対応する保護デー
タ記憶素子との両方を共通のワード線を介して読出す工
程と、 上記保護データ記憶素子の情報に従って、上記読み出さ
れたデータ用記憶素子に対して、消去の動作を許可する
か、または禁止するかを、制御する電圧を発生する工程
と、 消去が許可された場合に上記選択された１ワード線のデ
ータ用記憶素子の情報を消去する工程と、 上記データ用記憶素子の情報の消去を行うとき、上記保
護データ記憶素子への書込みまたは消去を阻止する工程
と、 を具備することを特徴とする不揮発性半導体記憶装置の
消去方法。 ６．電気的に書込み消去可能な記憶素子で構成され、マ
トリクス状に配列された記憶素子群と、電気的に書込み
消去可能な記憶素子で構成され、かつ該マトリクス内に
配列され、該記憶素子群のワード線ごとにメモリ保護情
報を記憶する保護データ記憶素子を具備し、上記記憶素
子群と保護データ記憶素子が電気的に書込み消去可能な
構成に接続された不揮発性半導体記憶装置の書込み方法
であって、 上記保護データ記憶素子に情報を電気的に書込む工程
と、 上記記憶素子群の１ワード線に接続される通常の情報を
記憶するデータ用記憶素子と該ワード線に対応する保護
データ記憶素子の両方の情報を共通のワード線を介して
読出す工程と、 上記保護データ記憶素子の情報に従って、上記読出され
たデータ用記憶素子に対して、書込みの動作を許可する
か、または禁止するかを、制御する電圧を発生する工程
と、 書込みが許可された場合に上記選択された１ワード線の
データ用記憶素子に情報を書込む工程と、 上記データ用記憶素子へ情報の書込みを行うとき、上記
保護データ記憶素子への情報の書込みまたは消去を阻止
する工程と を具備することを特徴とする不揮発性半導体記憶装置の
書込み方法。 ７．電気的に書込み消去可能な記憶素子で構成され、マ
トリクス状に配列された記憶素子群と、電気的に書込み
消去可能な記憶素子で構成され、かつ該マトリクス内に
配列され、該記憶素子群のワード線ごとにメモリ保護情
報を記憶する保護データ記憶素子を具備し、上記記憶素
子群と保護データ記憶素子が電気的に書込み消去可能な
構成に接続された不揮発性半導体記憶装置であって、 上記保護データ記憶素子に情報を電気的に書込む手段
と、 上記記憶素子群の１ワード線に接続される通常の情報を
記憶するデータ用記憶素子と該ワード線に対応する保護
データ記憶素子の両方の情報を共通のワード線を介して
読出す手段と、 上記保護データ記憶素子の情報に従って、上記読出され
たデータ用記憶素子に対して、書込みまたは消去の動作
を許可するか、または禁止するかを、制御する電圧を発
生する手段と、 書込みまたは消去が許可された場合、上記選択された１
ワード線のデータ用記憶素子へ情報を書込みまたは上記
選択された１ワード線のデータ用記憶素子の情報を消去
する手段と、 上記データ用記憶素子への情報の書込みまたは消去を行
うとき、上記保護データ記憶素子への情報の書込みまた
は消去を阻止する手段と を具備することを特徴とする不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9026885A JP2842442B2 (ja) | 1985-04-26 | 1985-04-26 | マイクロコンピュータ、不揮発性半導体記憶装置、ならびにその書込みおよび消去方法 |
| US06/854,889 US4744062A (en) | 1985-04-23 | 1986-04-23 | Semiconductor integrated circuit with nonvolatile memory |
| US07/174,975 US4821240A (en) | 1985-04-23 | 1988-03-29 | Semiconductor integrated circuit with nonvolatile memory |
| US07/329,515 US4920518A (en) | 1985-04-23 | 1989-03-28 | Semiconductor integrated circuit with nonvolatile memory |
| US07/501,542 US4974208A (en) | 1985-04-23 | 1990-03-30 | Microcomputer incorporating a nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9026885A JP2842442B2 (ja) | 1985-04-26 | 1985-04-26 | マイクロコンピュータ、不揮発性半導体記憶装置、ならびにその書込みおよび消去方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106484A Division JPH05120891A (ja) | 1992-04-24 | 1992-04-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61249156A JPS61249156A (ja) | 1986-11-06 |
| JP2842442B2 true JP2842442B2 (ja) | 1999-01-06 |
Family
ID=13993757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9026885A Expired - Lifetime JP2842442B2 (ja) | 1985-04-23 | 1985-04-26 | マイクロコンピュータ、不揮発性半導体記憶装置、ならびにその書込みおよび消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842442B2 (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
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| JPH01222354A (ja) * | 1988-02-29 | 1989-09-05 | Nec Corp | データ読み出し禁止回路 |
| JPH0210451A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体記憶装置 |
| JPH02299039A (ja) * | 1989-05-12 | 1990-12-11 | Toshiba Corp | 半導体メモリ装置 |
| JPH0793223A (ja) * | 1993-09-20 | 1995-04-07 | Nec Corp | 記憶情報保護回路 |
| JPH09128982A (ja) * | 1995-10-13 | 1997-05-16 | Minsei Kagi Kofun Yugenkoshi | 保護機能を有するｅｅｐｒｏｍ |
| JP2005078369A (ja) * | 2003-08-29 | 2005-03-24 | Sony Corp | 半導体処理装置 |
| JP2007328825A (ja) * | 2007-09-18 | 2007-12-20 | Renesas Technology Corp | メモリシステム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616682Y2 (ja) * | 1979-09-14 | 1986-02-28 | ||
| JPS5996600A (ja) * | 1982-11-24 | 1984-06-04 | Mitsubishi Electric Corp | メモリ装置 |
| DE3318123A1 (de) * | 1983-05-18 | 1984-11-22 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung mit einem datenspeicher und einer ansteuereinheit zum auslesen, schreiben und loeschen des speichers |
-
1985
- 1985-04-26 JP JP9026885A patent/JP2842442B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61249156A (ja) | 1986-11-06 |
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