JPH02105393A - プログラマブル・リードオンリ・メモリ - Google Patents
プログラマブル・リードオンリ・メモリInfo
- Publication number
- JPH02105393A JPH02105393A JP63258711A JP25871188A JPH02105393A JP H02105393 A JPH02105393 A JP H02105393A JP 63258711 A JP63258711 A JP 63258711A JP 25871188 A JP25871188 A JP 25871188A JP H02105393 A JPH02105393 A JP H02105393A
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- JP
- Japan
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- 230000004913 activation Effects 0.000 claims 4
- 230000005856 abnormality Effects 0.000 abstract description 12
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 206010000060 Abdominal distension Diseases 0.000 description 1
- 208000024330 bloating Diseases 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブル−リードオンリ・メモリ(FR
OM)に係り、特に使用中に記憶情報が破壊されるのを
未然に防止できるFROMに関する。
OM)に係り、特に使用中に記憶情報が破壊されるのを
未然に防止できるFROMに関する。
FROMには、紫外線消去型のものや、電気的に消去可
能なものなどがあり、第4図に示すように、フローティ
ングゲート1に電荷を蓄えるか否かにより、FROM)
ランジスタセル2のスレツシェホールド電圧を変動させ
、情報として、ノーイレベル又はロウレベルを記憶させ
ている。
能なものなどがあり、第4図に示すように、フローティ
ングゲート1に電荷を蓄えるか否かにより、FROM)
ランジスタセル2のスレツシェホールド電圧を変動させ
、情報として、ノーイレベル又はロウレベルを記憶させ
ている。
例えば、フローティングゲート1に負電荷が蓄えられて
いる場合、アドレス線3がハイレベル′(電源レベル:
例えば5■)、即ちコントロールゲート4がハイレベル
であっても、FROM)シンジスタセル2はオフ状態で
あり、従ってデータ線5がハイインピーダンス状態とな
る。これは、FROM)ランジスタセル2のスレッシェ
ホールド電圧が、電源レベル以上(例えば、8■程度)
になっていることを示している。
いる場合、アドレス線3がハイレベル′(電源レベル:
例えば5■)、即ちコントロールゲート4がハイレベル
であっても、FROM)シンジスタセル2はオフ状態で
あり、従ってデータ線5がハイインピーダンス状態とな
る。これは、FROM)ランジスタセル2のスレッシェ
ホールド電圧が、電源レベル以上(例えば、8■程度)
になっていることを示している。
次に、フローティングゲート1に電荷が蓄えられていな
い場合には、アドレス線3がハイレベル即ちコントロー
ルゲート4がハイレベルであれば、FROMトランジス
タセル2はオン状態となり、従っテテータ線5はロウレ
ベル(GNDレベル:0■)となる。この場合、FRO
M)ランジスタセル2のスレッシェホールド!圧は、を
源レベル以下(例えば3■程度)になっていることを示
している。
い場合には、アドレス線3がハイレベル即ちコントロー
ルゲート4がハイレベルであれば、FROMトランジス
タセル2はオン状態となり、従っテテータ線5はロウレ
ベル(GNDレベル:0■)となる。この場合、FRO
M)ランジスタセル2のスレッシェホールド!圧は、を
源レベル以下(例えば3■程度)になっていることを示
している。
前述した従来のFROMは、フローティングゲート1に
電荷が蓄えられているか否かにより、情報を記憶してい
るため、フローティングゲート1の電荷が徐々に漏れて
いる場合には、FROMを使用中に、記憶情報が破壊さ
れ、FROMを搭載したシステムが誤動作してしまうと
いう欠点がある。特に、このような従来のFROMを自
動車などの人命にかかわる装置に使用する場合には、こ
の欠点が重大な問題となる。
電荷が蓄えられているか否かにより、情報を記憶してい
るため、フローティングゲート1の電荷が徐々に漏れて
いる場合には、FROMを使用中に、記憶情報が破壊さ
れ、FROMを搭載したシステムが誤動作してしまうと
いう欠点がある。特に、このような従来のFROMを自
動車などの人命にかかわる装置に使用する場合には、こ
の欠点が重大な問題となる。
尚、フローティングゲート1の電荷が漏れる原因として
は、FROMの製造上の問題により、フローティングゲ
ート1とコントロールゲート4、又はフローティングゲ
ート1とソース・ドレイン側との間に電流リークパスが
できる構造欠陥などが挙げられる。
は、FROMの製造上の問題により、フローティングゲ
ート1とコントロールゲート4、又はフローティングゲ
ート1とソース・ドレイン側との間に電流リークパスが
できる構造欠陥などが挙げられる。
本発明の目的は、前記欠点を解決し、フローティングゲ
ートの電荷が減少したことを事前に検出して誤動作を未
然に防止できるようにしたプログラマブル・リードオン
リ・メモリを提供することにある。
ートの電荷が減少したことを事前に検出して誤動作を未
然に防止できるようにしたプログラマブル・リードオン
リ・メモリを提供することにある。
本発明の構成は、電荷を蓄積するためのフローティング
ゲートを有し、制御ゲートがアドレス線に接続され、ソ
ース又はドレインが一電位に、ドレイン又はソースがデ
ータ線に接続されたトランジスタメモリセルを備えたプ
ログラマブル−リードオンリーメモリにおいて、前記ア
ドレス線の活性レベルとして互いに電圧の異なる第4.
第2の電圧を供給しうる電圧供給手段と、前記アドレス
線の活性レベルが前記第1の電圧の供給時に前記トラン
ジスタメモリセルから読み出したデータをラッチするラ
ッチ回路と、前記アドレス線の活性レベルが前記第2の
電圧の供給時に前記トランジスタメモリセルからの読み
出しデータと前記ラッチ回路の出力とを比較する比較回
路と、前記比較回路により不一致が検出された時にセッ
トされるプリップフロップとを備え、前記フリップフロ
ップの出力により、前記ブローティングゲートの電荷蓄
積量が減少したことを検知せしめるようζこしたことを
特徴とする。
ゲートを有し、制御ゲートがアドレス線に接続され、ソ
ース又はドレインが一電位に、ドレイン又はソースがデ
ータ線に接続されたトランジスタメモリセルを備えたプ
ログラマブル−リードオンリーメモリにおいて、前記ア
ドレス線の活性レベルとして互いに電圧の異なる第4.
第2の電圧を供給しうる電圧供給手段と、前記アドレス
線の活性レベルが前記第1の電圧の供給時に前記トラン
ジスタメモリセルから読み出したデータをラッチするラ
ッチ回路と、前記アドレス線の活性レベルが前記第2の
電圧の供給時に前記トランジスタメモリセルからの読み
出しデータと前記ラッチ回路の出力とを比較する比較回
路と、前記比較回路により不一致が検出された時にセッ
トされるプリップフロップとを備え、前記フリップフロ
ップの出力により、前記ブローティングゲートの電荷蓄
積量が減少したことを検知せしめるようζこしたことを
特徴とする。
次に本発明について図面を参照して説明する。
第1図は本発明の第1の実施例のプログラマブル・リー
ドオンリ・メモリの要部を示す回路ブロック図、第2図
は第1図の回路ブロックの各信号のタイミング図である
。尚、第4図と同様な部分は、同一番号が付けである。
ドオンリ・メモリの要部を示す回路ブロック図、第2図
は第1図の回路ブロックの各信号のタイミング図である
。尚、第4図と同様な部分は、同一番号が付けである。
これら図において、本実施例では、高電圧発生回路6は
、電源ピン30の電源レベル(例えば5V)を昇圧して
この電源レベル以上の高電圧(例えば6V)を発生する
回路で、セレクタ7は入力端子8からの電圧切換信号に
より、アドレスデコーダ91こ、電源レベルと高電圧と
のうちどちらかを供給する。アドレスデコーダ9は、ア
ドレス情報10をデコードして、所定のアドレス線3を
、セレクタ7からの供給電圧レベルに従い、活性レベル
にする。アドレスH3は、FROM)?ンジスタセル2
のコントロールゲート4に接続され、FROMトランジ
スタセル2のソースはロウレベル(GND)に接続され
、ドレイ/はデータ線5に接続されている。
、電源ピン30の電源レベル(例えば5V)を昇圧して
この電源レベル以上の高電圧(例えば6V)を発生する
回路で、セレクタ7は入力端子8からの電圧切換信号に
より、アドレスデコーダ91こ、電源レベルと高電圧と
のうちどちらかを供給する。アドレスデコーダ9は、ア
ドレス情報10をデコードして、所定のアドレス線3を
、セレクタ7からの供給電圧レベルに従い、活性レベル
にする。アドレスH3は、FROM)?ンジスタセル2
のコントロールゲート4に接続され、FROMトランジ
スタセル2のソースはロウレベル(GND)に接続され
、ドレイ/はデータ線5に接続されている。
次ζこ、データ線5は、読み出し回路11に接続され、
この読み出し回路11は、データ線3がロウレベル(P
ROMトランジスタセル2がオン)カ、またはデータ線
5がハイインピーダンス(PROMトランジスタセル2
がオフ)かを検出して、出力端子12へ読み出しデータ
として出力する。この読み出しデータは、入力端子13
からのラッチ信号により、Dラッチ14にラッチされる
と共に、このDラッチ14を介して不一致検出回路15
の入力となっている。不一致検出回路15のもう一方の
入力は、Dラッチ14の出力信号であり、不一致検出回
路15は、不一致情報をアンド回路16に出力する。こ
のアンド回路16は、入力端子17からのセットタイミ
ング信号に同期して、不一致検出回路15の出力がハイ
レベル(不一致を検出)の時に、R−Sフリップフロッ
プ18をセットする。このR−Sフリップフロップ18
は、このセットにより出力端子19に異常検出信号を発
生する。尚、R−Sフリップフロップ18は、フローテ
ィングゲート1に電荷が蓄えられた時点(スレッシュホ
ールド電圧が充分高い)で、入力端子20からのクリア
信号により、クリアされる。
この読み出し回路11は、データ線3がロウレベル(P
ROMトランジスタセル2がオン)カ、またはデータ線
5がハイインピーダンス(PROMトランジスタセル2
がオフ)かを検出して、出力端子12へ読み出しデータ
として出力する。この読み出しデータは、入力端子13
からのラッチ信号により、Dラッチ14にラッチされる
と共に、このDラッチ14を介して不一致検出回路15
の入力となっている。不一致検出回路15のもう一方の
入力は、Dラッチ14の出力信号であり、不一致検出回
路15は、不一致情報をアンド回路16に出力する。こ
のアンド回路16は、入力端子17からのセットタイミ
ング信号に同期して、不一致検出回路15の出力がハイ
レベル(不一致を検出)の時に、R−Sフリップフロッ
プ18をセットする。このR−Sフリップフロップ18
は、このセットにより出力端子19に異常検出信号を発
生する。尚、R−Sフリップフロップ18は、フローテ
ィングゲート1に電荷が蓄えられた時点(スレッシュホ
ールド電圧が充分高い)で、入力端子20からのクリア
信号により、クリアされる。
−1f、FROM)ランジスタセル2の70−ティング
ゲート1に電荷が蓄えられているが、電荷蓄積量が少な
く、スレッシュホールド電圧が、5.5V程度に下がっ
ていると仮定する。今、アドレス情報10は、n番地を
示し、アドレスデコーダ9によりアドレス線3が活性レ
ベルになっているものとする。まず入力端子8からの電
圧切換信号カロウレベルの時には、セレクタ7により、
電源レベル(5V)が選択され、アドレスデコーダ9に
供給されているので、アドレス線3は、活性レベルとし
て5■が供給される。
ゲート1に電荷が蓄えられているが、電荷蓄積量が少な
く、スレッシュホールド電圧が、5.5V程度に下がっ
ていると仮定する。今、アドレス情報10は、n番地を
示し、アドレスデコーダ9によりアドレス線3が活性レ
ベルになっているものとする。まず入力端子8からの電
圧切換信号カロウレベルの時には、セレクタ7により、
電源レベル(5V)が選択され、アドレスデコーダ9に
供給されているので、アドレス線3は、活性レベルとし
て5■が供給される。
今、スレッシュホールド電圧は5.5V程度であるから
、PROMトランジスタセル2は、オフ状態即ちデータ
線5がハイインピーダンス状態となり、読み出し回路1
1は、出力端子12への読み出しデータを例えばハイレ
ベルとして検出し出力する。この時、入力端子13のラ
ッチ信号により、このハイレベルをDラッチ14にラッ
チする・次に、電圧切換信号8がハイレベルの場合には
、アドレスデコーダ9に高電圧(6■)が供給されるの
で、アドレス線3には活性レベルとして6■が供給され
る。今、PROMトランジスタセル2のスレッシュホー
ルド電圧は5.5Vであるから、アドレス線3が6■の
場合には、PROMトランジスタセル2はオン状態とな
り、データ線5はロウレベルとなる。
、PROMトランジスタセル2は、オフ状態即ちデータ
線5がハイインピーダンス状態となり、読み出し回路1
1は、出力端子12への読み出しデータを例えばハイレ
ベルとして検出し出力する。この時、入力端子13のラ
ッチ信号により、このハイレベルをDラッチ14にラッ
チする・次に、電圧切換信号8がハイレベルの場合には
、アドレスデコーダ9に高電圧(6■)が供給されるの
で、アドレス線3には活性レベルとして6■が供給され
る。今、PROMトランジスタセル2のスレッシュホー
ルド電圧は5.5Vであるから、アドレス線3が6■の
場合には、PROMトランジスタセル2はオン状態とな
り、データ線5はロウレベルとなる。
従って、読み出し回路11は読み出しデータを、例えば
ロウレベルとして検出し、出力する。この時、不一致検
出回路15は、Dラッチ14の内容と、読み出しデータ
との内容が不一致であることを検出し、ハイレベルを検
出するので、入力端子17からのセットタイミング信号
に同期して、R−Sフリップフロップ18がセットされ
、出力端子19への異常検出信号がハイレベルとなる。
ロウレベルとして検出し、出力する。この時、不一致検
出回路15は、Dラッチ14の内容と、読み出しデータ
との内容が不一致であることを検出し、ハイレベルを検
出するので、入力端子17からのセットタイミング信号
に同期して、R−Sフリップフロップ18がセットされ
、出力端子19への異常検出信号がハイレベルとなる。
次に、フローティングゲート1に電荷が蓄えられていな
い場合には、アドレス線3が5V又は6Vでも、スレッ
シュホールド電圧は低い(3V程度)ので、データ線5
はロウレベルとなり、R−Sフリップフロップ18はセ
ットされることはない。
い場合には、アドレス線3が5V又は6Vでも、スレッ
シュホールド電圧は低い(3V程度)ので、データ線5
はロウレベルとなり、R−Sフリップフロップ18はセ
ットされることはない。
次ζこ、フローティングゲート1に充分電荷が蓄えられ
ている場合には、スレッシュホールド電圧は高い(8V
程度)ので、アドレス線3が5Vでも6Vでも、データ
線はハイインピーダンス状態であり、やはりR−Sフリ
ップフロップ18はセットされることはない。従って、
これらの場合には、出力端子19への異常検出信号19
はロウレベルのままであり、データが正常に記憶されて
いることを示すことになる。
ている場合には、スレッシュホールド電圧は高い(8V
程度)ので、アドレス線3が5Vでも6Vでも、データ
線はハイインピーダンス状態であり、やはりR−Sフリ
ップフロップ18はセットされることはない。従って、
これらの場合には、出力端子19への異常検出信号19
はロウレベルのままであり、データが正常に記憶されて
いることを示すことになる。
以上のように、アドレス線3が活性レベルの時、5■と
6■とを供給し、それぞれについて読み出し動作を行い
、PROMトランジスタセル2のスレッシュホールド電
圧が、5■乃至6vに低下したことを検出することがで
きる。
6■とを供給し、それぞれについて読み出し動作を行い
、PROMトランジスタセル2のスレッシュホールド電
圧が、5■乃至6vに低下したことを検出することがで
きる。
尚本実施例において、入力端子8からの電圧切換信号が
ロウレベルの時には、アドレス線3には、活性レベルと
して電源レベルが印加されるので、異常検出のための読
み出しではなく、通常の記憶データ読み出し動作と同様
であり、読み出しデータとして使用することができる。
ロウレベルの時には、アドレス線3には、活性レベルと
して電源レベルが印加されるので、異常検出のための読
み出しではなく、通常の記憶データ読み出し動作と同様
であり、読み出しデータとして使用することができる。
また、このような異常検出のための動作は、ある一定期
間毎に、1アドレスずつ、順繰りIこ実施することも可
能で、通常の読み出し動作にほとんど影替なく実施する
ことができる。
間毎に、1アドレスずつ、順繰りIこ実施することも可
能で、通常の読み出し動作にほとんど影替なく実施する
ことができる。
第3図は本発明の第2の実施例のプログラマブル−リー
ドオンリ・メモリを示す回路ブロック図である。同図に
おいて、第1図と同様な部分には、同一番号が付けであ
る。本実施例が第1図と異なる点は、アドレス線3がア
ドレスデコーダ9の出力により決定される以外に、書込
み時のアドレスデコーダ21の出力にも接続されており
、この書き込み時のアドレスデコーダ21は、入力端子
22からの書き込モード信号または入力端子8からの電
圧切換信号が、ハイレベルの時動作する。
ドオンリ・メモリを示す回路ブロック図である。同図に
おいて、第1図と同様な部分には、同一番号が付けであ
る。本実施例が第1図と異なる点は、アドレス線3がア
ドレスデコーダ9の出力により決定される以外に、書込
み時のアドレスデコーダ21の出力にも接続されており
、この書き込み時のアドレスデコーダ21は、入力端子
22からの書き込モード信号または入力端子8からの電
圧切換信号が、ハイレベルの時動作する。
また、書込時の高電圧発生回路23は、端子22の書込
モード信号または端子24の異常検出モード信号がハイ
レベルの時に動作し、書込時(書込モード信号22がハ
イレベル)は、書込に必要な高電圧(例えば、21V)
を書込時のアドレスデコーダ21に供給し、異常検出を
行う時(異常検出モード信号24がハイレベル)には、
異常検出に必要な高電圧(例えば6V)を書込時のアド
レスデコーダ21に供給する。
モード信号または端子24の異常検出モード信号がハイ
レベルの時に動作し、書込時(書込モード信号22がハ
イレベル)は、書込に必要な高電圧(例えば、21V)
を書込時のアドレスデコーダ21に供給し、異常検出を
行う時(異常検出モード信号24がハイレベル)には、
異常検出に必要な高電圧(例えば6V)を書込時のアド
レスデコーダ21に供給する。
尚本実施例では、本来書込みのためEこ備えである書込
時の高電圧発生回路23、及び書込時のアドレスデコー
ダ21(第1図では図示せず)を利用して、アドレス線
3に電源レベル(5■)より高い電圧(6V)を供給す
るようにしているため、第1図に示すような高電圧発生
回路6を新たに必要としないという利点がある。
時の高電圧発生回路23、及び書込時のアドレスデコー
ダ21(第1図では図示せず)を利用して、アドレス線
3に電源レベル(5■)より高い電圧(6V)を供給す
るようにしているため、第1図に示すような高電圧発生
回路6を新たに必要としないという利点がある。
以上説明したように、本発明は、フローティングゲート
に電荷を蓄えるか否かIこよりデータを記憶するFRO
Mにおいてコントロールゲートに電源レベルとそれより
高い電圧レベルとを印加して、それぞれ読み出したデー
タを比較することにより、フローティングゲートに蓄え
られている電荷が減少したことを事前に検知し、FRO
Mを使用したシステムの誤動作を未然に防止することが
できるという効果がある。
に電荷を蓄えるか否かIこよりデータを記憶するFRO
Mにおいてコントロールゲートに電源レベルとそれより
高い電圧レベルとを印加して、それぞれ読み出したデー
タを比較することにより、フローティングゲートに蓄え
られている電荷が減少したことを事前に検知し、FRO
Mを使用したシステムの誤動作を未然に防止することが
できるという効果がある。
第1図は本発明の第1の実施例のプログラマブル・リー
ドオンリ・メモリを示す回路ブロック図、第2図は第1
図の各部の信号を示すタイミング図、第3図は本発明の
第2の実施例の回路ブロック図、第4図はFROMトラ
ンジスタセルを示す回路図である。 1・・・・・・フローティングゲート、2・川・・FR
OMトランジスタセル、3・・・・・・アドレス線、4
・・・・・・コントロールゲート、5・・・・・・デー
タ線、6・・・・・・高電圧発生回路、7・・・・・・
セレクタ、8・・・・・・電圧切換信号入力端子、9・
・・・・・アドレスデコーダ、10・・・・・・アドレ
ス情報、11・・・・・・読み出し回路、12・・・・
・・読み出しデータ出力端子、13・・・・・・ラッチ
信号入力端子、14・・・・・・Dラッチ、15・・・
・・・不一致検出回路、16・・・・・・アンド回路、
17・・・・・・セットタイミング信号入力端子、18
・・・・・・R−Sフリップフロップ、19・・・・・
・異常検出信号出力端子、20・・・・・・クリア信号
入力端子、21・・・・・・書込時のアドレスデコーダ
、22・・・・・・書込モード信号端子、23・・・・
・書込時へ高電圧発生回路、24・・・・・・異常検出
モード信号端子、30・・・・・・電源ビン。
ドオンリ・メモリを示す回路ブロック図、第2図は第1
図の各部の信号を示すタイミング図、第3図は本発明の
第2の実施例の回路ブロック図、第4図はFROMトラ
ンジスタセルを示す回路図である。 1・・・・・・フローティングゲート、2・川・・FR
OMトランジスタセル、3・・・・・・アドレス線、4
・・・・・・コントロールゲート、5・・・・・・デー
タ線、6・・・・・・高電圧発生回路、7・・・・・・
セレクタ、8・・・・・・電圧切換信号入力端子、9・
・・・・・アドレスデコーダ、10・・・・・・アドレ
ス情報、11・・・・・・読み出し回路、12・・・・
・・読み出しデータ出力端子、13・・・・・・ラッチ
信号入力端子、14・・・・・・Dラッチ、15・・・
・・・不一致検出回路、16・・・・・・アンド回路、
17・・・・・・セットタイミング信号入力端子、18
・・・・・・R−Sフリップフロップ、19・・・・・
・異常検出信号出力端子、20・・・・・・クリア信号
入力端子、21・・・・・・書込時のアドレスデコーダ
、22・・・・・・書込モード信号端子、23・・・・
・書込時へ高電圧発生回路、24・・・・・・異常検出
モード信号端子、30・・・・・・電源ビン。
Claims (1)
- 電荷を蓄積するためのフローティングゲートを有し、制
御ゲートがアドレス線に接続され、ソース又はドレイン
が一電位に、ドレイン又はソースがデータ線に接続され
たトランジスタメモリセルを備えたプログラマブル・リ
ードオンリ・メモリにおいて、前記アドレス線の活性レ
ベルとして互いに電圧の異なる第1、第2の電圧を供給
しうる電圧供給手段と、前記アドレス線の活性レベルが
前記第1の電圧の供給時に前記トランジスタメモリセル
から読み出したデータをラッチするラッチ回路と、前記
アドレス線の活性レベルが前記第2の電圧の供給時に前
記トランジスタメモリセルからの読み出しデータと前記
ラッチ回路の出力とを比較する比較回路と、前記比較回
路により不一致が検出された時にセットされるフリップ
フロップとを備え、前記フリップフロップの出力により
、前記フローティングゲートの電荷蓄積量が減少したこ
とを検知せしめるようにしたことを特徴とするプログラ
マブル・リードオンリ・メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258711A JPH02105393A (ja) | 1988-10-13 | 1988-10-13 | プログラマブル・リードオンリ・メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258711A JPH02105393A (ja) | 1988-10-13 | 1988-10-13 | プログラマブル・リードオンリ・メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02105393A true JPH02105393A (ja) | 1990-04-17 |
Family
ID=17324034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63258711A Pending JPH02105393A (ja) | 1988-10-13 | 1988-10-13 | プログラマブル・リードオンリ・メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02105393A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04103096A (ja) * | 1990-08-22 | 1992-04-06 | Sharp Corp | 単一チップ型マイクロコンピュータ |
JPH04275120A (ja) * | 1991-03-01 | 1992-09-30 | Canon Inc | 導電性弾性体の成形方法 |
JPH04121356U (ja) * | 1991-04-19 | 1992-10-29 | 株式会社ミツトヨ | 電源電圧制御回路 |
JPH0676600A (ja) * | 1992-08-27 | 1994-03-18 | Nec Ic Microcomput Syst Ltd | Prom内蔵マイクロコンピュータ |
JP2004062389A (ja) * | 2002-07-26 | 2004-02-26 | Oki Electric Ind Co Ltd | メモリの異常動作検出回路,集積回路,及び異常動作検出方法 |
WO2021002176A1 (ja) * | 2019-07-02 | 2021-01-07 | ローム株式会社 | 不揮発性記憶装置 |
JP2021018826A (ja) * | 2019-07-17 | 2021-02-15 | 富士電機株式会社 | 半導体装置およびセンサ装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61284900A (ja) * | 1985-06-11 | 1986-12-15 | Hitachi Ltd | Ep−rom記憶寿命判定方式 |
JPS62175998A (ja) * | 1986-01-29 | 1987-08-01 | Hitachi Ltd | Romのリフレツシユ方式 |
-
1988
- 1988-10-13 JP JP63258711A patent/JPH02105393A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61284900A (ja) * | 1985-06-11 | 1986-12-15 | Hitachi Ltd | Ep−rom記憶寿命判定方式 |
JPS62175998A (ja) * | 1986-01-29 | 1987-08-01 | Hitachi Ltd | Romのリフレツシユ方式 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04103096A (ja) * | 1990-08-22 | 1992-04-06 | Sharp Corp | 単一チップ型マイクロコンピュータ |
JPH04275120A (ja) * | 1991-03-01 | 1992-09-30 | Canon Inc | 導電性弾性体の成形方法 |
JPH04121356U (ja) * | 1991-04-19 | 1992-10-29 | 株式会社ミツトヨ | 電源電圧制御回路 |
JPH0676600A (ja) * | 1992-08-27 | 1994-03-18 | Nec Ic Microcomput Syst Ltd | Prom内蔵マイクロコンピュータ |
JP2004062389A (ja) * | 2002-07-26 | 2004-02-26 | Oki Electric Ind Co Ltd | メモリの異常動作検出回路,集積回路,及び異常動作検出方法 |
US7389445B2 (en) | 2002-07-26 | 2008-06-17 | Oki Electric Industry Co., Ltd. | Circuit for detecting abnormal operation of memory and integrated circuit and method for detecting abnormal operation |
WO2021002176A1 (ja) * | 2019-07-02 | 2021-01-07 | ローム株式会社 | 不揮発性記憶装置 |
JPWO2021002176A1 (ja) * | 2019-07-02 | 2021-01-07 | ||
US11923017B2 (en) | 2019-07-02 | 2024-03-05 | Rohm Co., Ltd. | Non-volatile storage device |
JP2021018826A (ja) * | 2019-07-17 | 2021-02-15 | 富士電機株式会社 | 半導体装置およびセンサ装置 |
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