JPH02105393A - プログラマブル・リードオンリ・メモリ - Google Patents
プログラマブル・リードオンリ・メモリInfo
- Publication number
- JPH02105393A JPH02105393A JP63258711A JP25871188A JPH02105393A JP H02105393 A JPH02105393 A JP H02105393A JP 63258711 A JP63258711 A JP 63258711A JP 25871188 A JP25871188 A JP 25871188A JP H02105393 A JPH02105393 A JP H02105393A
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- Japan
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- 230000004913 activation Effects 0.000 claims 4
- 230000005856 abnormality Effects 0.000 abstract description 12
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 206010000060 Abdominal distension Diseases 0.000 description 1
- 208000024330 bloating Diseases 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブル−リードオンリ・メモリ（ＦＲ
ＯＭ）に係り、特に使用中に記憶情報が破壊されるのを
未然に防止できるＦＲＯＭに関する。
ＯＭ）に係り、特に使用中に記憶情報が破壊されるのを
未然に防止できるＦＲＯＭに関する。
ＦＲＯＭには、紫外線消去型のものや、電気的に消去可
能なものなどがあり、第４図に示すように、フローティ
ングゲート１に電荷を蓄えるか否かにより、ＦＲＯＭ）
ランジスタセル２のスレツシェホールド電圧を変動させ
、情報として、ノーイレベル又はロウレベルを記憶させ
ている。
能なものなどがあり、第４図に示すように、フローティ
ングゲート１に電荷を蓄えるか否かにより、ＦＲＯＭ）
ランジスタセル２のスレツシェホールド電圧を変動させ
、情報として、ノーイレベル又はロウレベルを記憶させ
ている。
例えば、フローティングゲート１に負電荷が蓄えられて
いる場合、アドレス線３がハイレベル′（電源レベル：
例えば５■）、即ちコントロールゲート４がハイレベル
であっても、ＦＲＯＭ）シンジスタセル２はオフ状態で
あり、従ってデータ線５がハイインピーダンス状態とな
る。これは、ＦＲＯＭ）ランジスタセル２のスレッシェ
ホールド電圧が、電源レベル以上（例えば、８■程度）
になっていることを示している。
いる場合、アドレス線３がハイレベル′（電源レベル：
例えば５■）、即ちコントロールゲート４がハイレベル
であっても、ＦＲＯＭ）シンジスタセル２はオフ状態で
あり、従ってデータ線５がハイインピーダンス状態とな
る。これは、ＦＲＯＭ）ランジスタセル２のスレッシェ
ホールド電圧が、電源レベル以上（例えば、８■程度）
になっていることを示している。
次に、フローティングゲート１に電荷が蓄えられていな
い場合には、アドレス線３がハイレベル即ちコントロー
ルゲート４がハイレベルであれば、ＦＲＯＭトランジス
タセル２はオン状態となり、従っテテータ線５はロウレ
ベル（ＧＮＤレベル：０■）となる。この場合、ＦＲＯ
Ｍ）ランジスタセル２のスレッシェホールド！圧は、を
源レベル以下（例えば３■程度）になっていることを示
している。
い場合には、アドレス線３がハイレベル即ちコントロー
ルゲート４がハイレベルであれば、ＦＲＯＭトランジス
タセル２はオン状態となり、従っテテータ線５はロウレ
ベル（ＧＮＤレベル：０■）となる。この場合、ＦＲＯ
Ｍ）ランジスタセル２のスレッシェホールド！圧は、を
源レベル以下（例えば３■程度）になっていることを示
している。
前述した従来のＦＲＯＭは、フローティングゲート１に
電荷が蓄えられているか否かにより、情報を記憶してい
るため、フローティングゲート１の電荷が徐々に漏れて
いる場合には、ＦＲＯＭを使用中に、記憶情報が破壊さ
れ、ＦＲＯＭを搭載したシステムが誤動作してしまうと
いう欠点がある。特に、このような従来のＦＲＯＭを自
動車などの人命にかかわる装置に使用する場合には、こ
の欠点が重大な問題となる。
電荷が蓄えられているか否かにより、情報を記憶してい
るため、フローティングゲート１の電荷が徐々に漏れて
いる場合には、ＦＲＯＭを使用中に、記憶情報が破壊さ
れ、ＦＲＯＭを搭載したシステムが誤動作してしまうと
いう欠点がある。特に、このような従来のＦＲＯＭを自
動車などの人命にかかわる装置に使用する場合には、こ
の欠点が重大な問題となる。
尚、フローティングゲート１の電荷が漏れる原因として
は、ＦＲＯＭの製造上の問題により、フローティングゲ
ート１とコントロールゲート４、又はフローティングゲ
ート１とソース・ドレイン側との間に電流リークパスが
できる構造欠陥などが挙げられる。
は、ＦＲＯＭの製造上の問題により、フローティングゲ
ート１とコントロールゲート４、又はフローティングゲ
ート１とソース・ドレイン側との間に電流リークパスが
できる構造欠陥などが挙げられる。
本発明の目的は、前記欠点を解決し、フローティングゲ
ートの電荷が減少したことを事前に検出して誤動作を未
然に防止できるようにしたプログラマブル・リードオン
リ・メモリを提供することにある。
ートの電荷が減少したことを事前に検出して誤動作を未
然に防止できるようにしたプログラマブル・リードオン
リ・メモリを提供することにある。
本発明の構成は、電荷を蓄積するためのフローティング
ゲートを有し、制御ゲートがアドレス線に接続され、ソ
ース又はドレインが一電位に、ドレイン又はソースがデ
ータ線に接続されたトランジスタメモリセルを備えたプ
ログラマブル−リードオンリーメモリにおいて、前記ア
ドレス線の活性レベルとして互いに電圧の異なる第４．
第２の電圧を供給しうる電圧供給手段と、前記アドレス
線の活性レベルが前記第１の電圧の供給時に前記トラン
ジスタメモリセルから読み出したデータをラッチするラ
ッチ回路と、前記アドレス線の活性レベルが前記第２の
電圧の供給時に前記トランジスタメモリセルからの読み
出しデータと前記ラッチ回路の出力とを比較する比較回
路と、前記比較回路により不一致が検出された時にセッ
トされるプリップフロップとを備え、前記フリップフロ
ップの出力により、前記ブローティングゲートの電荷蓄
積量が減少したことを検知せしめるようζこしたことを
特徴とする。
ゲートを有し、制御ゲートがアドレス線に接続され、ソ
ース又はドレインが一電位に、ドレイン又はソースがデ
ータ線に接続されたトランジスタメモリセルを備えたプ
ログラマブル−リードオンリーメモリにおいて、前記ア
ドレス線の活性レベルとして互いに電圧の異なる第４．
第２の電圧を供給しうる電圧供給手段と、前記アドレス
線の活性レベルが前記第１の電圧の供給時に前記トラン
ジスタメモリセルから読み出したデータをラッチするラ
ッチ回路と、前記アドレス線の活性レベルが前記第２の
電圧の供給時に前記トランジスタメモリセルからの読み
出しデータと前記ラッチ回路の出力とを比較する比較回
路と、前記比較回路により不一致が検出された時にセッ
トされるプリップフロップとを備え、前記フリップフロ
ップの出力により、前記ブローティングゲートの電荷蓄
積量が減少したことを検知せしめるようζこしたことを
特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のプログラマブル・リー
ドオンリ・メモリの要部を示す回路ブロック図、第２図
は第１図の回路ブロックの各信号のタイミング図である
。尚、第４図と同様な部分は、同一番号が付けである。
ドオンリ・メモリの要部を示す回路ブロック図、第２図
は第１図の回路ブロックの各信号のタイミング図である
。尚、第４図と同様な部分は、同一番号が付けである。
これら図において、本実施例では、高電圧発生回路６は
、電源ピン３０の電源レベル（例えば５Ｖ）を昇圧して
この電源レベル以上の高電圧（例えば６Ｖ）を発生する
回路で、セレクタ７は入力端子８からの電圧切換信号に
より、アドレスデコーダ９１こ、電源レベルと高電圧と
のうちどちらかを供給する。アドレスデコーダ９は、ア
ドレス情報１０をデコードして、所定のアドレス線３を
、セレクタ７からの供給電圧レベルに従い、活性レベル
にする。アドレスＨ３は、ＦＲＯＭ）？ンジスタセル２
のコントロールゲート４に接続され、ＦＲＯＭトランジ
スタセル２のソースはロウレベル（ＧＮＤ）に接続され
、ドレイ／はデータ線５に接続されている。
、電源ピン３０の電源レベル（例えば５Ｖ）を昇圧して
この電源レベル以上の高電圧（例えば６Ｖ）を発生する
回路で、セレクタ７は入力端子８からの電圧切換信号に
より、アドレスデコーダ９１こ、電源レベルと高電圧と
のうちどちらかを供給する。アドレスデコーダ９は、ア
ドレス情報１０をデコードして、所定のアドレス線３を
、セレクタ７からの供給電圧レベルに従い、活性レベル
にする。アドレスＨ３は、ＦＲＯＭ）？ンジスタセル２
のコントロールゲート４に接続され、ＦＲＯＭトランジ
スタセル２のソースはロウレベル（ＧＮＤ）に接続され
、ドレイ／はデータ線５に接続されている。
次ζこ、データ線５は、読み出し回路１１に接続され、
この読み出し回路１１は、データ線３がロウレベル（Ｐ
ＲＯＭトランジスタセル２がオン）カ、またはデータ線
５がハイインピーダンス（ＰＲＯＭトランジスタセル２
がオフ）かを検出して、出力端子１２へ読み出しデータ
として出力する。この読み出しデータは、入力端子１３
からのラッチ信号により、Ｄラッチ１４にラッチされる
と共に、このＤラッチ１４を介して不一致検出回路１５
の入力となっている。不一致検出回路１５のもう一方の
入力は、Ｄラッチ１４の出力信号であり、不一致検出回
路１５は、不一致情報をアンド回路１６に出力する。こ
のアンド回路１６は、入力端子１７からのセットタイミ
ング信号に同期して、不一致検出回路１５の出力がハイ
レベル（不一致を検出）の時に、Ｒ−Ｓフリップフロッ
プ１８をセットする。このＲ−Ｓフリップフロップ１８
は、このセットにより出力端子１９に異常検出信号を発
生する。尚、Ｒ−Ｓフリップフロップ１８は、フローテ
ィングゲート１に電荷が蓄えられた時点（スレッシュホ
ールド電圧が充分高い）で、入力端子２０からのクリア
信号により、クリアされる。
この読み出し回路１１は、データ線３がロウレベル（Ｐ
ＲＯＭトランジスタセル２がオン）カ、またはデータ線
５がハイインピーダンス（ＰＲＯＭトランジスタセル２
がオフ）かを検出して、出力端子１２へ読み出しデータ
として出力する。この読み出しデータは、入力端子１３
からのラッチ信号により、Ｄラッチ１４にラッチされる
と共に、このＤラッチ１４を介して不一致検出回路１５
の入力となっている。不一致検出回路１５のもう一方の
入力は、Ｄラッチ１４の出力信号であり、不一致検出回
路１５は、不一致情報をアンド回路１６に出力する。こ
のアンド回路１６は、入力端子１７からのセットタイミ
ング信号に同期して、不一致検出回路１５の出力がハイ
レベル（不一致を検出）の時に、Ｒ−Ｓフリップフロッ
プ１８をセットする。このＲ−Ｓフリップフロップ１８
は、このセットにより出力端子１９に異常検出信号を発
生する。尚、Ｒ−Ｓフリップフロップ１８は、フローテ
ィングゲート１に電荷が蓄えられた時点（スレッシュホ
ールド電圧が充分高い）で、入力端子２０からのクリア
信号により、クリアされる。
−１ｆ、ＦＲＯＭ）ランジスタセル２の７０−ティング
ゲート１に電荷が蓄えられているが、電荷蓄積量が少な
く、スレッシュホールド電圧が、５．５Ｖ程度に下がっ
ていると仮定する。今、アドレス情報１０は、ｎ番地を
示し、アドレスデコーダ９によりアドレス線３が活性レ
ベルになっているものとする。まず入力端子８からの電
圧切換信号カロウレベルの時には、セレクタ７により、
電源レベル（５Ｖ）が選択され、アドレスデコーダ９に
供給されているので、アドレス線３は、活性レベルとし
て５■が供給される。
ゲート１に電荷が蓄えられているが、電荷蓄積量が少な
く、スレッシュホールド電圧が、５．５Ｖ程度に下がっ
ていると仮定する。今、アドレス情報１０は、ｎ番地を
示し、アドレスデコーダ９によりアドレス線３が活性レ
ベルになっているものとする。まず入力端子８からの電
圧切換信号カロウレベルの時には、セレクタ７により、
電源レベル（５Ｖ）が選択され、アドレスデコーダ９に
供給されているので、アドレス線３は、活性レベルとし
て５■が供給される。
今、スレッシュホールド電圧は５．５Ｖ程度であるから
、ＰＲＯＭトランジスタセル２は、オフ状態即ちデータ
線５がハイインピーダンス状態となり、読み出し回路１
１は、出力端子１２への読み出しデータを例えばハイレ
ベルとして検出し出力する。この時、入力端子１３のラ
ッチ信号により、このハイレベルをＤラッチ１４にラッ
チする・次に、電圧切換信号８がハイレベルの場合には
、アドレスデコーダ９に高電圧（６■）が供給されるの
で、アドレス線３には活性レベルとして６■が供給され
る。今、ＰＲＯＭトランジスタセル２のスレッシュホー
ルド電圧は５．５Ｖであるから、アドレス線３が６■の
場合には、ＰＲＯＭトランジスタセル２はオン状態とな
り、データ線５はロウレベルとなる。
、ＰＲＯＭトランジスタセル２は、オフ状態即ちデータ
線５がハイインピーダンス状態となり、読み出し回路１
１は、出力端子１２への読み出しデータを例えばハイレ
ベルとして検出し出力する。この時、入力端子１３のラ
ッチ信号により、このハイレベルをＤラッチ１４にラッ
チする・次に、電圧切換信号８がハイレベルの場合には
、アドレスデコーダ９に高電圧（６■）が供給されるの
で、アドレス線３には活性レベルとして６■が供給され
る。今、ＰＲＯＭトランジスタセル２のスレッシュホー
ルド電圧は５．５Ｖであるから、アドレス線３が６■の
場合には、ＰＲＯＭトランジスタセル２はオン状態とな
り、データ線５はロウレベルとなる。
従って、読み出し回路１１は読み出しデータを、例えば
ロウレベルとして検出し、出力する。この時、不一致検
出回路１５は、Ｄラッチ１４の内容と、読み出しデータ
との内容が不一致であることを検出し、ハイレベルを検
出するので、入力端子１７からのセットタイミング信号
に同期して、Ｒ−Ｓフリップフロップ１８がセットされ
、出力端子１９への異常検出信号がハイレベルとなる。
ロウレベルとして検出し、出力する。この時、不一致検
出回路１５は、Ｄラッチ１４の内容と、読み出しデータ
との内容が不一致であることを検出し、ハイレベルを検
出するので、入力端子１７からのセットタイミング信号
に同期して、Ｒ−Ｓフリップフロップ１８がセットされ
、出力端子１９への異常検出信号がハイレベルとなる。
次に、フローティングゲート１に電荷が蓄えられていな
い場合には、アドレス線３が５Ｖ又は６Ｖでも、スレッ
シュホールド電圧は低い（３Ｖ程度）ので、データ線５
はロウレベルとなり、Ｒ−Ｓフリップフロップ１８はセ
ットされることはない。
い場合には、アドレス線３が５Ｖ又は６Ｖでも、スレッ
シュホールド電圧は低い（３Ｖ程度）ので、データ線５
はロウレベルとなり、Ｒ−Ｓフリップフロップ１８はセ
ットされることはない。
次ζこ、フローティングゲート１に充分電荷が蓄えられ
ている場合には、スレッシュホールド電圧は高い（８Ｖ
程度）ので、アドレス線３が５Ｖでも６Ｖでも、データ
線はハイインピーダンス状態であり、やはりＲ−Ｓフリ
ップフロップ１８はセットされることはない。従って、
これらの場合には、出力端子１９への異常検出信号１９
はロウレベルのままであり、データが正常に記憶されて
いることを示すことになる。
ている場合には、スレッシュホールド電圧は高い（８Ｖ
程度）ので、アドレス線３が５Ｖでも６Ｖでも、データ
線はハイインピーダンス状態であり、やはりＲ−Ｓフリ
ップフロップ１８はセットされることはない。従って、
これらの場合には、出力端子１９への異常検出信号１９
はロウレベルのままであり、データが正常に記憶されて
いることを示すことになる。
以上のように、アドレス線３が活性レベルの時、５■と
６■とを供給し、それぞれについて読み出し動作を行い
、ＰＲＯＭトランジスタセル２のスレッシュホールド電
圧が、５■乃至６ｖに低下したことを検出することがで
きる。
６■とを供給し、それぞれについて読み出し動作を行い
、ＰＲＯＭトランジスタセル２のスレッシュホールド電
圧が、５■乃至６ｖに低下したことを検出することがで
きる。
尚本実施例において、入力端子８からの電圧切換信号が
ロウレベルの時には、アドレス線３には、活性レベルと
して電源レベルが印加されるので、異常検出のための読
み出しではなく、通常の記憶データ読み出し動作と同様
であり、読み出しデータとして使用することができる。
ロウレベルの時には、アドレス線３には、活性レベルと
して電源レベルが印加されるので、異常検出のための読
み出しではなく、通常の記憶データ読み出し動作と同様
であり、読み出しデータとして使用することができる。
また、このような異常検出のための動作は、ある一定期
間毎に、１アドレスずつ、順繰りＩこ実施することも可
能で、通常の読み出し動作にほとんど影替なく実施する
ことができる。
間毎に、１アドレスずつ、順繰りＩこ実施することも可
能で、通常の読み出し動作にほとんど影替なく実施する
ことができる。
第３図は本発明の第２の実施例のプログラマブル−リー
ドオンリ・メモリを示す回路ブロック図である。同図に
おいて、第１図と同様な部分には、同一番号が付けであ
る。本実施例が第１図と異なる点は、アドレス線３がア
ドレスデコーダ９の出力により決定される以外に、書込
み時のアドレスデコーダ２１の出力にも接続されており
、この書き込み時のアドレスデコーダ２１は、入力端子
２２からの書き込モード信号または入力端子８からの電
圧切換信号が、ハイレベルの時動作する。
ドオンリ・メモリを示す回路ブロック図である。同図に
おいて、第１図と同様な部分には、同一番号が付けであ
る。本実施例が第１図と異なる点は、アドレス線３がア
ドレスデコーダ９の出力により決定される以外に、書込
み時のアドレスデコーダ２１の出力にも接続されており
、この書き込み時のアドレスデコーダ２１は、入力端子
２２からの書き込モード信号または入力端子８からの電
圧切換信号が、ハイレベルの時動作する。
また、書込時の高電圧発生回路２３は、端子２２の書込
モード信号または端子２４の異常検出モード信号がハイ
レベルの時に動作し、書込時（書込モード信号２２がハ
イレベル）は、書込に必要な高電圧（例えば、２１Ｖ）
を書込時のアドレスデコーダ２１に供給し、異常検出を
行う時（異常検出モード信号２４がハイレベル）には、
異常検出に必要な高電圧（例えば６Ｖ）を書込時のアド
レスデコーダ２１に供給する。
モード信号または端子２４の異常検出モード信号がハイ
レベルの時に動作し、書込時（書込モード信号２２がハ
イレベル）は、書込に必要な高電圧（例えば、２１Ｖ）
を書込時のアドレスデコーダ２１に供給し、異常検出を
行う時（異常検出モード信号２４がハイレベル）には、
異常検出に必要な高電圧（例えば６Ｖ）を書込時のアド
レスデコーダ２１に供給する。
尚本実施例では、本来書込みのためＥこ備えである書込
時の高電圧発生回路２３、及び書込時のアドレスデコー
ダ２１（第１図では図示せず）を利用して、アドレス線
３に電源レベル（５■）より高い電圧（６Ｖ）を供給す
るようにしているため、第１図に示すような高電圧発生
回路６を新たに必要としないという利点がある。
時の高電圧発生回路２３、及び書込時のアドレスデコー
ダ２１（第１図では図示せず）を利用して、アドレス線
３に電源レベル（５■）より高い電圧（６Ｖ）を供給す
るようにしているため、第１図に示すような高電圧発生
回路６を新たに必要としないという利点がある。
以上説明したように、本発明は、フローティングゲート
に電荷を蓄えるか否かＩこよりデータを記憶するＦＲＯ
Ｍにおいてコントロールゲートに電源レベルとそれより
高い電圧レベルとを印加して、それぞれ読み出したデー
タを比較することにより、フローティングゲートに蓄え
られている電荷が減少したことを事前に検知し、ＦＲＯ
Ｍを使用したシステムの誤動作を未然に防止することが
できるという効果がある。
に電荷を蓄えるか否かＩこよりデータを記憶するＦＲＯ
Ｍにおいてコントロールゲートに電源レベルとそれより
高い電圧レベルとを印加して、それぞれ読み出したデー
タを比較することにより、フローティングゲートに蓄え
られている電荷が減少したことを事前に検知し、ＦＲＯ
Ｍを使用したシステムの誤動作を未然に防止することが
できるという効果がある。
第１図は本発明の第１の実施例のプログラマブル・リー
ドオンリ・メモリを示す回路ブロック図、第２図は第１
図の各部の信号を示すタイミング図、第３図は本発明の
第２の実施例の回路ブロック図、第４図はＦＲＯＭトラ
ンジスタセルを示す回路図である。 １・・・・・・フローティングゲート、２・川・・ＦＲ
ＯＭトランジスタセル、３・・・・・・アドレス線、４
・・・・・・コントロールゲート、５・・・・・・デー
タ線、６・・・・・・高電圧発生回路、７・・・・・・
セレクタ、８・・・・・・電圧切換信号入力端子、９・
・・・・・アドレスデコーダ、１０・・・・・・アドレ
ス情報、１１・・・・・・読み出し回路、１２・・・・
・・読み出しデータ出力端子、１３・・・・・・ラッチ
信号入力端子、１４・・・・・・Ｄラッチ、１５・・・
・・・不一致検出回路、１６・・・・・・アンド回路、
１７・・・・・・セットタイミング信号入力端子、１８
・・・・・・Ｒ−Ｓフリップフロップ、１９・・・・・
・異常検出信号出力端子、２０・・・・・・クリア信号
入力端子、２１・・・・・・書込時のアドレスデコーダ
、２２・・・・・・書込モード信号端子、２３・・・・
・書込時へ高電圧発生回路、２４・・・・・・異常検出
モード信号端子、３０・・・・・・電源ビン。
ドオンリ・メモリを示す回路ブロック図、第２図は第１
図の各部の信号を示すタイミング図、第３図は本発明の
第２の実施例の回路ブロック図、第４図はＦＲＯＭトラ
ンジスタセルを示す回路図である。 １・・・・・・フローティングゲート、２・川・・ＦＲ
ＯＭトランジスタセル、３・・・・・・アドレス線、４
・・・・・・コントロールゲート、５・・・・・・デー
タ線、６・・・・・・高電圧発生回路、７・・・・・・
セレクタ、８・・・・・・電圧切換信号入力端子、９・
・・・・・アドレスデコーダ、１０・・・・・・アドレ
ス情報、１１・・・・・・読み出し回路、１２・・・・
・・読み出しデータ出力端子、１３・・・・・・ラッチ
信号入力端子、１４・・・・・・Ｄラッチ、１５・・・
・・・不一致検出回路、１６・・・・・・アンド回路、
１７・・・・・・セットタイミング信号入力端子、１８
・・・・・・Ｒ−Ｓフリップフロップ、１９・・・・・
・異常検出信号出力端子、２０・・・・・・クリア信号
入力端子、２１・・・・・・書込時のアドレスデコーダ
、２２・・・・・・書込モード信号端子、２３・・・・
・書込時へ高電圧発生回路、２４・・・・・・異常検出
モード信号端子、３０・・・・・・電源ビン。
Claims (1)
- 電荷を蓄積するためのフローティングゲートを有し、制
御ゲートがアドレス線に接続され、ソース又はドレイン
が一電位に、ドレイン又はソースがデータ線に接続され
たトランジスタメモリセルを備えたプログラマブル・リ
ードオンリ・メモリにおいて、前記アドレス線の活性レ
ベルとして互いに電圧の異なる第１、第２の電圧を供給
しうる電圧供給手段と、前記アドレス線の活性レベルが
前記第１の電圧の供給時に前記トランジスタメモリセル
から読み出したデータをラッチするラッチ回路と、前記
アドレス線の活性レベルが前記第２の電圧の供給時に前
記トランジスタメモリセルからの読み出しデータと前記
ラッチ回路の出力とを比較する比較回路と、前記比較回
路により不一致が検出された時にセットされるフリップ
フロップとを備え、前記フリップフロップの出力により
、前記フローティングゲートの電荷蓄積量が減少したこ
とを検知せしめるようにしたことを特徴とするプログラ
マブル・リードオンリ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258711A JPH02105393A (ja) | 1988-10-13 | 1988-10-13 | プログラマブル・リードオンリ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258711A JPH02105393A (ja) | 1988-10-13 | 1988-10-13 | プログラマブル・リードオンリ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105393A true JPH02105393A (ja) | 1990-04-17 |
Family
ID=17324034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258711A Pending JPH02105393A (ja) | 1988-10-13 | 1988-10-13 | プログラマブル・リードオンリ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105393A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103096A (ja) * | 1990-08-22 | 1992-04-06 | Sharp Corp | 単一チップ型マイクロコンピュータ |
| JPH04275120A (ja) * | 1991-03-01 | 1992-09-30 | Canon Inc | 導電性弾性体の成形方法 |
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