JPS62173861A - 光感受性画素及びその作動方法 - Google Patents
光感受性画素及びその作動方法Info
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- JPS62173861A JPS62173861A JP62012188A JP1218887A JPS62173861A JP S62173861 A JPS62173861 A JP S62173861A JP 62012188 A JP62012188 A JP 62012188A JP 1218887 A JP1218887 A JP 1218887A JP S62173861 A JPS62173861 A JP S62173861A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１匪匹且１
本発明は−・般的に、改良電子マトリクスシステム及び
その作動方法に係る。より詳細には本発明の７１〜リク
スは、線形アレイ又は行列アレイ（及び特に光感受性素
子又は光感受性素子の列又は行列）を形成するように配
）ＩＩされた複数の画素を含む。該７１〜リク又は、ア
レイを高速でアドレス且つ読取るための分離手段を含む
。
その作動方法に係る。より詳細には本発明の７１〜リク
スは、線形アレイ又は行列アレイ（及び特に光感受性素
子又は光感受性素子の列又は行列）を形成するように配
）ＩＩされた複数の画素を含む。該７１〜リク又は、ア
レイを高速でアドレス且つ読取るための分離手段を含む
。
発明の背Ｕ
多くの電子マトリクスシステムにおいて、受容した入用
光通を感知するか又は可視ディスプレイを与えるために
、各々が検出可能４丁出力信号を発生し１９るか又は外
部から与えられた電荷を蓄積し１９る光感受性画素のア
レイが利用されている。かかるマトリクスシステムはす
１１型的にｔ、１、線形アレイと平面アレイとの双方を
含む。
光通を感知するか又は可視ディスプレイを与えるために
、各々が検出可能４丁出力信号を発生し１９るか又は外
部から与えられた電荷を蓄積し１９る光感受性画素のア
レイが利用されている。かかるマトリクスシステムはす
１１型的にｔ、１、線形アレイと平面アレイとの双方を
含む。
センサアレイにおいて、光感受性画素の各々は、入射光
の吸収に応答して検出可能信号を発生するためにホトト
ランジスタ、ホトレジスタ又はホ１ヘダイＡ−ドの如き
光発生素子と、アドレシングを容易にするために画素の
選択部分を流れる電流を選択的に遮断する遮断素子とを
含む。各画素は、電荷蓄積に有効なキャパシタンスを有
する、１最も鱈及したタイプの光感受性画素においては
、所定ｍの電荷が画素キャパシタンスに蓄積され、受容
した入射光によって発生した光電流によって放出される
。所定時間の経過後に画素に残存する電荷が、画素によ
って感知された光の総量を指示する。
の吸収に応答して検出可能信号を発生するためにホトト
ランジスタ、ホトレジスタ又はホ１ヘダイＡ−ドの如き
光発生素子と、アドレシングを容易にするために画素の
選択部分を流れる電流を選択的に遮断する遮断素子とを
含む。各画素は、電荷蓄積に有効なキャパシタンスを有
する、１最も鱈及したタイプの光感受性画素においては
、所定ｍの電荷が画素キャパシタンスに蓄積され、受容
した入射光によって発生した光電流によって放出される
。所定時間の経過後に画素に残存する電荷が、画素によ
って感知された光の総量を指示する。
それほど酋及していない別のタイプの画素においては、
光発生素子は、受容した入射光に応じて画素自体に電イ
１１を発生せしむべく Ｉ−Ｖ曲線の第１Ｖ象限で作動
するｐ−１−ｎダイオードの如き光起電力デバイスであ
る。このようにして生成された電荷の総量は同じく、画
素によって感知された光の総量を指示づる。画素によっ
て感知された光学情報を示すデータストリームを供給す
るためにいずれの技術を使用してもよい。このようにし
て、印刷ページもしくは手書きページの英数字情報の如
き情報のパターン工作品の表面のパターン等を走査する
ために画素アレイを使用してもよい。このＪ：うなスキ
ャナは、甲結晶シリコン又はガリウムヒ素化合物チクノ
ロシイ、全ての薄膜チクノロシイ又は薄膜と単結晶デバ
イスとを組合せたハイブリッドチクノロシイの如き当業
者に公知の技術を用いて作成されたアレイの如き種々の
設計が可能である。薄膜材料を用いて作成される代表的
なスキャナは、１９８４年５月４日付の米国特許出願第
６０７．１５３号「接触型ドキュメントスキャナ及び方
法」及び１９８５年３月２０日付の米国特許出願第７１
３、９２８号［輻ＯＡ線感知用集積アレイ］に記載され
ている。これら特許出願の開示は本則ＩｅｌＨｊに含ま
れるものとする。
光発生素子は、受容した入射光に応じて画素自体に電イ
１１を発生せしむべく Ｉ−Ｖ曲線の第１Ｖ象限で作動
するｐ−１−ｎダイオードの如き光起電力デバイスであ
る。このようにして生成された電荷の総量は同じく、画
素によって感知された光の総量を指示づる。画素によっ
て感知された光学情報を示すデータストリームを供給す
るためにいずれの技術を使用してもよい。このようにし
て、印刷ページもしくは手書きページの英数字情報の如
き情報のパターン工作品の表面のパターン等を走査する
ために画素アレイを使用してもよい。このＪ：うなスキ
ャナは、甲結晶シリコン又はガリウムヒ素化合物チクノ
ロシイ、全ての薄膜チクノロシイ又は薄膜と単結晶デバ
イスとを組合せたハイブリッドチクノロシイの如き当業
者に公知の技術を用いて作成されたアレイの如き種々の
設計が可能である。薄膜材料を用いて作成される代表的
なスキャナは、１９８４年５月４日付の米国特許出願第
６０７．１５３号「接触型ドキュメントスキャナ及び方
法」及び１９８５年３月２０日付の米国特許出願第７１
３、９２８号［輻ＯＡ線感知用集積アレイ］に記載され
ている。これら特許出願の開示は本則ＩｅｌＨｊに含ま
れるものとする。
別の例として、画素は光影響性ディスプレイを構成し１
！ｌ？る。光影響性ディスプレイにおいて、記憶素子は
絵素の形態を有し得る。絵素叩ら画素は−・股に、互い
に離間して向き合った一対の電穫と電極闇に配置された
光影響性材料とから形成された容量素子を含む。その結
果、各画素は、内部に電荷を蓄積し得るキャパシタを構
成する。画素に蓄積された電荷によって、電極の電圧ポ
テンシャルと光影響性材料の電界とが生じる。蓄積電荷
吊をコントロールすることによって、所望の光影響効渠
を１！するように光影響性材料の特性をコントロールし
得る。
！ｌ？る。光影響性ディスプレイにおいて、記憶素子は
絵素の形態を有し得る。絵素叩ら画素は−・股に、互い
に離間して向き合った一対の電穫と電極闇に配置された
光影響性材料とから形成された容量素子を含む。その結
果、各画素は、内部に電荷を蓄積し得るキャパシタを構
成する。画素に蓄積された電荷によって、電極の電圧ポ
テンシャルと光影響性材料の電界とが生じる。蓄積電荷
吊をコントロールすることによって、所望の光影響効渠
を１！するように光影響性材料の特性をコントロールし
得る。
光影響性祠１１が液晶材料のとぎ、材料に印加される電
界がしきい値より高いと液晶材１１分子が整レイは一般
に、ディスプレイの両側に配置されたメント層とを臼む
。液晶ディスプレイ材料の電界がしきい値を上回ると、
偏光子とアラインメンｌ一層との相対的アラインメン１
〜次第で、画素は光透過性又は光吸収性になり得る。電
界がしきい値を下回ると、逆の光影響性効果が得られる
。ディスプレイが一般に多数の画素を含むので、光透過
性になる画素と光吸収性になる画素とを選択的にコント
ロールすることによって１９の像が形成され得る。
界がしきい値より高いと液晶材１１分子が整レイは一般
に、ディスプレイの両側に配置されたメント層とを臼む
。液晶ディスプレイ材料の電界がしきい値を上回ると、
偏光子とアラインメンｌ一層との相対的アラインメン１
〜次第で、画素は光透過性又は光吸収性になり得る。電
界がしきい値を下回ると、逆の光影響性効果が得られる
。ディスプレイが一般に多数の画素を含むので、光透過
性になる画素と光吸収性になる画素とを選択的にコント
ロールすることによって１９の像が形成され得る。
液晶アイスプレイにおいては各画素の状］ぶを定則的間
隔、例えば３０フレ一ム／秒のフレーム速度で更新する
必要がある。この理由は、画素が印加電位を有限時間の
間、維持又【ま蓄積できる６Ｊ：うにするためである。
隔、例えば３０フレ一ム／秒のフレーム速度で更新する
必要がある。この理由は、画素が印加電位を有限時間の
間、維持又【ま蓄積できる６Ｊ：うにするためである。
また、ネマチック液晶ディスブスプレィＨ料の劣化を避
けるために１９防ぎのフレーム中に印加電位の向きを反
転さける必要があるのでやはり更新が必要である。また
、ディスプレイ像が不断に移動するときのようにディス
プレイ像を規則的に変化させたい場合にも更新が必要で
ある。従って、画素に電荷を高速転送して蓄積し、少な
くとも１９のフレーム期間の間は蓄積電荷を有効に維持
Ｊる能力が極めて重要である。
けるために１９防ぎのフレーム中に印加電位の向きを反
転さける必要があるのでやはり更新が必要である。また
、ディスプレイ像が不断に移動するときのようにディス
プレイ像を規則的に変化させたい場合にも更新が必要で
ある。従って、画素に電荷を高速転送して蓄積し、少な
くとも１９のフレーム期間の間は蓄積電荷を有効に維持
Ｊる能力が極めて重要である。
単一・画素は、受容した入射光を感知し、対応する信号
を発生させるか又は可視ディスプレイを形成しＩＩ？る
が、単一・画素デバイスの用途は明らかに限られている
。典型的には、画素が線形アレイ又は平面アレイとしで
配置される。画素アレイをアドレスで−るために、例え
ば１９８６年７月１５日付の米国特許出願用８８５，８
９７号「光感受性イメージングシスデム用信号処理装置
及び方法」に詳述させているよ゛うな秤々の長手構成を
利用し得る。該特許出願の開示は本則線温に含まれるも
のとする。
を発生させるか又は可視ディスプレイを形成しＩＩ？る
が、単一・画素デバイスの用途は明らかに限られている
。典型的には、画素が線形アレイ又は平面アレイとしで
配置される。画素アレイをアドレスで−るために、例え
ば１９８６年７月１５日付の米国特許出願用８８５，８
９７号「光感受性イメージングシスデム用信号処理装置
及び方法」に詳述させているよ゛うな秤々の長手構成を
利用し得る。該特許出願の開示は本則線温に含まれるも
のとする。
典型的な）ルイにおいては、各画素が、容量素子又は光
発生素子と電気的に直列配置されたダイオード、トラン
ジスタ又はしきい値スイッチの如き遮断素子又は分離デ
バイスを含む。遮断素子【ｊ、任意の所与の時間に予選
択又はアドレスされた画素だけに電気接続を成立させる
。センサアレイとディスプレイデバイスとの双方におい
て、４ ＩＪｒ＋）１子は画素の蓄積電荷の散逸を阻止
づる。画素をアドレスするためには、例えばダイオード
を順バイアスさせることによって遮断素子を導通させる
。
発生素子と電気的に直列配置されたダイオード、トラン
ジスタ又はしきい値スイッチの如き遮断素子又は分離デ
バイスを含む。遮断素子【ｊ、任意の所与の時間に予選
択又はアドレスされた画素だけに電気接続を成立させる
。センサアレイとディスプレイデバイスとの双方におい
て、４ ＩＪｒ＋）１子は画素の蓄積電荷の散逸を阻止
づる。画素をアドレスするためには、例えばダイオード
を順バイアスさせることによって遮断素子を導通させる
。
各画素の分離素子は、結合キ（・パシタンスを何してお
り、このキャパシタンスは画素の物件を劣化させる。
り、このキャパシタンスは画素の物件を劣化させる。
例えば、光Ｌンサアレイの作動中に遮断素子のキャパシ
タンスは、光発生素子のキャパシタンスの蓄積電荷の反
対の極性をｂつ電荷を供給して画素の感度を低下させ易
い。この効果はこれまでに使用されたずべての多重化構
成で観察され、「容量性キックー１効果と槓杵されてい
る。
タンスは、光発生素子のキャパシタンスの蓄積電荷の反
対の極性をｂつ電荷を供給して画素の感度を低下させ易
い。この効果はこれまでに使用されたずべての多重化構
成で観察され、「容量性キックー１効果と槓杵されてい
る。
光発生素子と結合したキャパシタンスに再充電すること
によって画素読取りのために分離デバイスをオフ状態叩
Ｊ５遮断状態からオン状態叩ち導通状態に切替えると、
分離デバイスに存在する電荷を散逸させるために必要な
゛電流と、画素キャパシタンスの再充電に必要な電流と
を判別することができ／、ｆい。１−容量性キツクバッ
ク１と槓杵されるこの間ＵＪ：うＩどが恐らくはより重
大な問題は、分離デバーｒスがＡン状態からΔ）状１尺
叩Ｉう遮断状態に切替えられる読取１１ＪＩ間の終期に
発生する。、典型的には、この１１４点の分離デバイス
では電７Ｑ Ｖｍｍ主電極かなりの゛１ｈ圧降丁が印加
されており、そのため、画素の光発生素子のキ〜・パシ
クンスから分離糸ｒの１：ヤパシタンスにかなりの゛ｆ
ｕ荷転送が生起する。この電荷転送は、光発生素子に対
する所望電圧の印加を妨害し、画素読取りによって発生
した電流との判別が難しく、以侵の走査り゛イクル中に
画素に入射する光の強さを正確に測定し難い。
によって画素読取りのために分離デバイスをオフ状態叩
Ｊ５遮断状態からオン状態叩ち導通状態に切替えると、
分離デバイスに存在する電荷を散逸させるために必要な
゛電流と、画素キャパシタンスの再充電に必要な電流と
を判別することができ／、ｆい。１−容量性キツクバッ
ク１と槓杵されるこの間ＵＪ：うＩどが恐らくはより重
大な問題は、分離デバーｒスがＡン状態からΔ）状１尺
叩Ｉう遮断状態に切替えられる読取１１ＪＩ間の終期に
発生する。、典型的には、この１１４点の分離デバイス
では電７Ｑ Ｖｍｍ主電極かなりの゛１ｈ圧降丁が印加
されており、そのため、画素の光発生素子のキ〜・パシ
クンスから分離糸ｒの１：ヤパシタンスにかなりの゛ｆ
ｕ荷転送が生起する。この電荷転送は、光発生素子に対
する所望電圧の印加を妨害し、画素読取りによって発生
した電流との判別が難しく、以侵の走査り゛イクル中に
画素に入射する光の強さを正確に測定し難い。
従来のアレイにおいては、容量性キック効果が盾に存在
し、画素の信号対雑音比を悪化させていた。容量性キッ
クバック問題の大きさは、光発生素子と分離素子とのキ
ャパシタンスの相対寸法又は相対比と直接的な関係をも
つ。回路の素子及びデバイスのキャパシタンスは、一般
に、それらの物理的寸法と直接的な関係をｂつ。このよ
うな理由′から従来の設計では光発生素子（・１疏断素
子の相対面積を少なくとも５：１、好ましくは１０：１
又はそれ以上の比にするのが一般に好ましいとされてい
る。
し、画素の信号対雑音比を悪化させていた。容量性キッ
クバック問題の大きさは、光発生素子と分離素子とのキ
ャパシタンスの相対寸法又は相対比と直接的な関係をも
つ。回路の素子及びデバイスのキャパシタンスは、一般
に、それらの物理的寸法と直接的な関係をｂつ。このよ
うな理由′から従来の設計では光発生素子（・１疏断素
子の相対面積を少なくとも５：１、好ましくは１０：１
又はそれ以上の比にするのが一般に好ましいとされてい
る。
容量性ヤックｆｉｔ＆は、比較的小面積の光発生素子を
含む高分解能光センサアレイの性能を厳しく制限する重
大な問題となっている。容量性キック雑音の問題が手入
視される理由は、このようなアレイにおいては光発生素
子と分ｐＨ１隋子との面積比をあまり大きくできないか
らである。遮断素子の最小η法はリソグラフィー及び処
理加工できる範囲の寸法でなければならないという制約
があり、このため所望の大ぎい面積比を維持することが
できない。このことは、リソグラフィ構造の最小寸法が
小さくなると効率の問題がより厳しくなるような大面積
アレイでは特に顕著ぐある。その結果としてこれまでは
、光感受性画素アレイの分解能の向上に伴って絶対感度
及び動作速度の低下が生じていた。
含む高分解能光センサアレイの性能を厳しく制限する重
大な問題となっている。容量性キック雑音の問題が手入
視される理由は、このようなアレイにおいては光発生素
子と分ｐＨ１隋子との面積比をあまり大きくできないか
らである。遮断素子の最小η法はリソグラフィー及び処
理加工できる範囲の寸法でなければならないという制約
があり、このため所望の大ぎい面積比を維持することが
できない。このことは、リソグラフィ構造の最小寸法が
小さくなると効率の問題がより厳しくなるような大面積
アレイでは特に顕著ぐある。その結果としてこれまでは
、光感受性画素アレイの分解能の向上に伴って絶対感度
及び動作速度の低下が生じていた。
容量性キック効果の減少又は除去が極めて有利なことは
明らかであろう。本発明の原理によれば、光発生素子又
はディスプレイ素子と互いに直列に電気接続された２つ
以上の電流遮断素子を含む遮断手段とを備え、遮断素子
の容量性キックパック効果が相殺されるＪ：うに構成さ
れた画素が提供される。これはまた、分列手段がノー９
通状態から導通状態に切替えられるときの容品性キック
雑ｊ１をかなり低減さけると乙えられる。このように゛
合吊性キック雑合がかなり低減されるか又は除去される
ので、画素の感度及び画素読取りの正確度の双方が、′
ｍ断素子ア・１光発生素子の相対１１法をそれだけ増加
させなくてｂ ／Ｊ”ｌり向上する。更に剤現な画素配
置によれば、光発生素子と連ｔｆｉ素子とが直列に配置
された従来の画素に比較して光発生素子の読取り速度が
極めて増加し同１１′！Ｉに正確度ら向上する。従って
本発明によれば明らかに高い光電感度と高速読取１４間
とをｂつ高分解能の光感受性画素アレイを製造すること
が可能である。
明らかであろう。本発明の原理によれば、光発生素子又
はディスプレイ素子と互いに直列に電気接続された２つ
以上の電流遮断素子を含む遮断手段とを備え、遮断素子
の容量性キックパック効果が相殺されるＪ：うに構成さ
れた画素が提供される。これはまた、分列手段がノー９
通状態から導通状態に切替えられるときの容品性キック
雑ｊ１をかなり低減さけると乙えられる。このように゛
合吊性キック雑合がかなり低減されるか又は除去される
ので、画素の感度及び画素読取りの正確度の双方が、′
ｍ断素子ア・１光発生素子の相対１１法をそれだけ増加
させなくてｂ ／Ｊ”ｌり向上する。更に剤現な画素配
置によれば、光発生素子と連ｔｆｉ素子とが直列に配置
された従来の画素に比較して光発生素子の読取り速度が
極めて増加し同１１′！Ｉに正確度ら向上する。従って
本発明によれば明らかに高い光電感度と高速読取１４間
とをｂつ高分解能の光感受性画素アレイを製造すること
が可能である。
本発明の上記利点及びその他の利点は、以下の発明の要
約、図面、図面に示す具体例の説明及び？７ｉ訂請求の
範囲より当業石明らかである。
約、図面、図面に示す具体例の説明及び？７ｉ訂請求の
範囲より当業石明らかである。
亀肛五１山
本発明は、電荷を／：Ｓ速で蓄＋ｉ’ｉ Ｌ及び／又は
有効に？Ｉｔ侍するための画素な提供する。両射は能動
老子と画素の少なくとら一部分を流れる電流を選択的に
遮断するための互いに電気接続された分〜を手段とを含
む。本発明によれば、分離手段が、前記電流を選択的に
遮断すべく協１（ｉｌ＋する２つ以上の電流遮断手段を
含んでおり、前記雷流鴻ＩｇｉＬ段はりいに直列に電気
接続されてＪ５つ、（１ヒｆＪ＋系了は、前記直列に相
７〕接続された鴻１１１ｉ 手段間の接続点で分シ］手
段に電気接続されており、これにより、画素の感度又は
アドレシング速１σが改良されＣいる１、電流遮断手段
の各々は、１９以」−の電流Ｔ段木子から構成されても
よく、又は、１ｌｌｔ １９の゛電流遮断素子から（１
′４成されてしよい。しかし乍らまた、電流遮断手段の
各々は、１９以上の印加信弓に応答して電流をオフ及び
オンに選択的に切替えることが可能な適当な任意の電子
回路又は構造で５よい。
有効に？Ｉｔ侍するための画素な提供する。両射は能動
老子と画素の少なくとら一部分を流れる電流を選択的に
遮断するための互いに電気接続された分〜を手段とを含
む。本発明によれば、分離手段が、前記電流を選択的に
遮断すべく協１（ｉｌ＋する２つ以上の電流遮断手段を
含んでおり、前記雷流鴻ＩｇｉＬ段はりいに直列に電気
接続されてＪ５つ、（１ヒｆＪ＋系了は、前記直列に相
７〕接続された鴻１１１ｉ 手段間の接続点で分シ］手
段に電気接続されており、これにより、画素の感度又は
アドレシング速１σが改良されＣいる１、電流遮断手段
の各々は、１９以」−の電流Ｔ段木子から構成されても
よく、又は、１ｌｌｔ １９の゛電流遮断素子から（１
′４成されてしよい。しかし乍らまた、電流遮断手段の
各々は、１９以上の印加信弓に応答して電流をオフ及び
オンに選択的に切替えることが可能な適当な任意の電子
回路又は構造で５よい。
画素は、容量性４−ツクバック効果が実質的に低減又は
除去されるように動作膜Ｍ１又は構成されている。能動
素子は液晶ディスプレイ素子で６よく又は光発生素子で
もよい。
除去されるように動作膜Ｍ１又は構成されている。能動
素子は液晶ディスプレイ素子で６よく又は光発生素子で
もよい。
本発明の１９の具体例によれば、画素の電流遮断素子は
、夫々のＩ−Ｖ曲線に少なくとも１９の実質的に同様の
動作点をｂつ、更に別の具体例によれば、電流遮断素子
が実質的に同様のりＪ的動作特性をイｉしており、更に
別の具体例では両方の双子が実質的に等しい。
、夫々のＩ−Ｖ曲線に少なくとも１９の実質的に同様の
動作点をｂつ、更に別の具体例によれば、電流遮断素子
が実質的に同様のりＪ的動作特性をイｉしており、更に
別の具体例では両方の双子が実質的に等しい。
電流遮断素子はトランジスタ又はダイオード、例えばシ
ョットキーバリＡ７−グイ、１−−１−でちにい。
ョットキーバリＡ７−グイ、１−−１−でちにい。
ダイオードは薄１摸半導体材料から形成され互いに異な
る伝導形のドープ層を含／υでいてもよく、またある場
合にはｐ−ｉ −ｒ）形ダイオードを形成ツべく互いに
異なる伝導形のドープ層の中間に実質的に真性の半導体
合金材Ｉｔ 層を含んでいてもにい。
る伝導形のドープ層を含／υでいてもよく、またある場
合にはｐ−ｉ −ｒ）形ダイオードを形成ツべく互いに
異なる伝導形のドープ層の中間に実質的に真性の半導体
合金材Ｉｔ 層を含んでいてもにい。
ｇｌｆ７ｉｆ？子は、実質的にアモルファスシリ」ン合
金材別、アモルファスゲルマニウム合金材お１及びアモ
ルノン・スシリコンゲルマニウム合金材料から成るグル
ープから選択された半導体材￥１１層を含み得る。
金材別、アモルファスゲルマニウム合金材お１及びアモ
ルノン・スシリコンゲルマニウム合金材料から成るグル
ープから選択された半導体材￥１１層を含み得る。
更に別の具体例で、電流遮断素子は、第１半導体材石層
と第２半導体材ｒ１層と第３半導体材判層とが順次積層
された二方向性しきい値デバイスでもよく、ある場合に
は第１層及び第３層がドープ半導体材料から成ってもよ
い。
と第２半導体材ｒ１層と第３半導体材判層とが順次積層
された二方向性しきい値デバイスでもよく、ある場合に
は第１層及び第３層がドープ半導体材料から成ってもよ
い。
ある場合には分離手段が、互いに直列に電気接続された
４つ以上の電流遮断素子を含み、遮断素子の１９に短絡
故障が生じても分離手段の動作は維１．１されるように
構成されている。更に別の例では、分離手段が互いに並
列に配置された２つの電流遮断素子グループを含み、各
グループは、直列に接続された２つ以上の遮断素子から
成る。このようにすると開路の如き電気故障が生じても
分離手段の動作が維持される。
４つ以上の電流遮断素子を含み、遮断素子の１９に短絡
故障が生じても分離手段の動作は維１．１されるように
構成されている。更に別の例では、分離手段が互いに並
列に配置された２つの電流遮断素子グループを含み、各
グループは、直列に接続された２つ以上の遮断素子から
成る。このようにすると開路の如き電気故障が生じても
分離手段の動作が維持される。
本発明はまた、画素の改良作動方法を提供する。
作動すべき画素は、画素の少なくとも一部分に流れる電
流を選択的に遮断すべく共通接続点で互いに電気接続さ
れた能動素子と分離手段とを含む。
流を選択的に遮断すべく共通接続点で互いに電気接続さ
れた能動素子と分離手段とを含む。
本発明による画素の改良作動方法は、分離手段が電流導
通状態である期間の少なくとも一部分の間は分離手段を
流れる電流の一部分だけが竹記能動素子を通るように、
分離手段と能動素子とに作動電位を印加するステップを
含む。この印加ステップは、分離手段を電流導通状態に
し能動素子と接続点との間に電流を流して画素から検出
司能な信号を得るように、共通接続点で得るべき所望電
圧に関して互いに逆向きの極性をもつ異なる第一対の電
圧を印加することによって、前記分離手段に第１作動電
位を印加するステップを含ｌυでいてもよく、またその
ほうが好ましい。
通状態である期間の少なくとも一部分の間は分離手段を
流れる電流の一部分だけが竹記能動素子を通るように、
分離手段と能動素子とに作動電位を印加するステップを
含む。この印加ステップは、分離手段を電流導通状態に
し能動素子と接続点との間に電流を流して画素から検出
司能な信号を得るように、共通接続点で得るべき所望電
圧に関して互いに逆向きの極性をもつ異なる第一対の電
圧を印加することによって、前記分離手段に第１作動電
位を印加するステップを含ｌυでいてもよく、またその
ほうが好ましい。
本発明方法は更に、分離手段を電流手段状態にするため
に所望電圧に関して互いに逆向きの極性をもつ異なる第
二対の電圧を印加することによって分離手段に第２の作
動電位を印加するステップを含む。第一・対の電圧は好
ましくは所望雷ルに関して実ｖｊ的に等しい振幅（ｍａ
ｇ旧ｔｔｌｄｅ）をもつ。第二対の電圧し所望電圧に関
して実質的に等しい振幅をもつのが好ましい。
に所望電圧に関して互いに逆向きの極性をもつ異なる第
二対の電圧を印加することによって分離手段に第２の作
動電位を印加するステップを含む。第一・対の電圧は好
ましくは所望雷ルに関して実ｖｊ的に等しい振幅（ｍａ
ｇ旧ｔｔｌｄｅ）をもつ。第二対の電圧し所望電圧に関
して実質的に等しい振幅をもつのが好ましい。
１λ圀
第１図は、複数の本発明画素を形成りる電子７トリクス
システム１０の概略回路図である。この好適具体例にお
いて電子マトリクスシステム１０は、ドギュメントスキ
キ！すの如き光感受性アレイ１１の形態であるが、本文
に開示された原理が液晶ディスプレイ、電気発色ディス
プレイ等にも適用できることに留意されたい。破線Ａは
、図示のアレイが並列に読取りできる平面（２Ｄ）アレ
イであるが単一の多徂化出カライン１８を使用して読取
りできる線形アレイも同様にして製造できることを示す
。システム１０のアレイは、複数のアドレスライン対１
２．１２’ 、 １４．１４’ 、 １６．１６’ を
含み、これらは電気的に並列であり行選択アドレスライ
ンと旧称される。アレイ１１は更に、複数の出力ライン
１８、２０を含み、これらは電気的に互いに並列であり
、時には列アドレスラインと旧称される。平面Ｉ？光感
受性アレイに於いて、列アドレスライン１８゜２０は典
型的には行選択アドレスライン対ビ例えば９０度の角度
で交差し、行選択アドレスライン対から離間して複数の
絶縁クロスオーバ一点を形成している。線形光感受性ア
レイに於いては、１１選択アドレスラインビ１９以上の
出力ラインとがやはリマトリクス形態で互いに電気的に
配置され、所望ならば平面アレイと同様に電気的に分離
した画素用ロケーションを形成し得る。従って第１図の
概略図が一次元即ち線形又は二次元即ち平面形に物理的
配置されたアレイのいずれにも同様に適用できることが
理解されよう。
システム１０の概略回路図である。この好適具体例にお
いて電子マトリクスシステム１０は、ドギュメントスキ
キ！すの如き光感受性アレイ１１の形態であるが、本文
に開示された原理が液晶ディスプレイ、電気発色ディス
プレイ等にも適用できることに留意されたい。破線Ａは
、図示のアレイが並列に読取りできる平面（２Ｄ）アレ
イであるが単一の多徂化出カライン１８を使用して読取
りできる線形アレイも同様にして製造できることを示す
。システム１０のアレイは、複数のアドレスライン対１
２．１２’ 、 １４．１４’ 、 １６．１６’ を
含み、これらは電気的に並列であり行選択アドレスライ
ンと旧称される。アレイ１１は更に、複数の出力ライン
１８、２０を含み、これらは電気的に互いに並列であり
、時には列アドレスラインと旧称される。平面Ｉ？光感
受性アレイに於いて、列アドレスライン１８゜２０は典
型的には行選択アドレスライン対ビ例えば９０度の角度
で交差し、行選択アドレスライン対から離間して複数の
絶縁クロスオーバ一点を形成している。線形光感受性ア
レイに於いては、１１選択アドレスラインビ１９以上の
出力ラインとがやはリマトリクス形態で互いに電気的に
配置され、所望ならば平面アレイと同様に電気的に分離
した画素用ロケーションを形成し得る。従って第１図の
概略図が一次元即ち線形又は二次元即ち平面形に物理的
配置されたアレイのいずれにも同様に適用できることが
理解されよう。
アレイ１１の画素は好ましくは実質的に等しいので、画
素２２だけを以下に訂゛細に説明する。図示の如く画素
２２は、共通接続点３８で互いに結合された一対の分離
デバイス３４．３６の如き２つの遮断素子から成る分離
手段を含む。分離デバイス３４．３６は、行選択アドレ
スライン対１２と１２′ との間に同じ向きで互いに直
列に結合された図示の如きブロッキングダイオードの形
態でもよい。この好適具体例において分１ｉｆｔ素子は
ダイオードの形態であるが、本発明を実施するための分
離デバイスは、逆バイアスされたとき即ちオフになると
電流に高いインピーダンスを与え、順バイアスされたと
き叩らオンになると電流に比較的低いインピーダンスを
与えるいかなる分離デバイスでもよい。第４図及び第５
図に関しく後述する如く、これらの図の具体例における
分１！ｉｌｌ素子は二方向性しきい値デバイスと電界効
果トランジスタの如きトランジスタとの形態であること
に注目されたい。
素２２だけを以下に訂゛細に説明する。図示の如く画素
２２は、共通接続点３８で互いに結合された一対の分離
デバイス３４．３６の如き２つの遮断素子から成る分離
手段を含む。分離デバイス３４．３６は、行選択アドレ
スライン対１２と１２′ との間に同じ向きで互いに直
列に結合された図示の如きブロッキングダイオードの形
態でもよい。この好適具体例において分１ｉｆｔ素子は
ダイオードの形態であるが、本発明を実施するための分
離デバイスは、逆バイアスされたとき即ちオフになると
電流に高いインピーダンスを与え、順バイアスされたと
き叩らオンになると電流に比較的低いインピーダンスを
与えるいかなる分離デバイスでもよい。第４図及び第５
図に関しく後述する如く、これらの図の具体例における
分１！ｉｌｌ素子は二方向性しきい値デバイスと電界効
果トランジスタの如きトランジスタとの形態であること
に注目されたい。
画素２２は更に光発生素子４０を含んでおり、該素子は
、入射輻射線を吸収しこの輻射線の総量に対応する検出
可能信号を供給するように構成されている。第１図の光
発生素子４０はホトダイオードであるが、ホトレジスタ
及びホトトランジスタの如き別の素子も同様に使用し得
る。各画素のホトダイオード４０はブロッキングダイオ
ード３４．３６によって形成された共通接続点３８と夫
々の列アドレスラインとに電気接続されている。
、入射輻射線を吸収しこの輻射線の総量に対応する検出
可能信号を供給するように構成されている。第１図の光
発生素子４０はホトダイオードであるが、ホトレジスタ
及びホトトランジスタの如き別の素子も同様に使用し得
る。各画素のホトダイオード４０はブロッキングダイオ
ード３４．３６によって形成された共通接続点３８と夫
々の列アドレスラインとに電気接続されている。
画素が液晶ディスプレイ素子である場合、画素は、中間
に光影響性材料を挾持する離間した一対の電極を含む。
に光影響性材料を挾持する離間した一対の電極を含む。
キャパシタ用電極は共通接続点３８と列アドレスライン
１８との間に配置されでいる。
１８との間に配置されでいる。
電荷蓄積用キャパシタンスが各素子４０に配備されるか
又は内蔵されている。素子４０が鉛直配置されたホトダ
イオードのとぎ、典型的にはダイオード自体の電極が所
望量のキャパシタンスを形成且つ供給する。素子が液晶
ディスプレイのとぎはその電極がキャパシタンスを供給
号る。素子４０が十分な固有キャパシタンスをもたない
ときは、好ましくは素子４０に隣接して画素の−・部と
して一体的に形成された別のキャパシタを、当栗者に公
知で入手し易い任意の従来形又は適当な形態で配備し１
９る。素子４０で所望量のキャパシタンスを供給する方
法は当業界で公知であるからここで説明する必要はない
。便宜上、素子４０に配備されるか又は内蔵されたキャ
パシタンスを第１図の点線でキャパシタ４６として示し
、これは接続点３８と列アドレスライン１８との間に素
子４０に並列に１ｇ続されている。
又は内蔵されている。素子４０が鉛直配置されたホトダ
イオードのとぎ、典型的にはダイオード自体の電極が所
望量のキャパシタンスを形成且つ供給する。素子が液晶
ディスプレイのとぎはその電極がキャパシタンスを供給
号る。素子４０が十分な固有キャパシタンスをもたない
ときは、好ましくは素子４０に隣接して画素の−・部と
して一体的に形成された別のキャパシタを、当栗者に公
知で入手し易い任意の従来形又は適当な形態で配備し１
９る。素子４０で所望量のキャパシタンスを供給する方
法は当業界で公知であるからここで説明する必要はない
。便宜上、素子４０に配備されるか又は内蔵されたキャ
パシタンスを第１図の点線でキャパシタ４６として示し
、これは接続点３８と列アドレスライン１８との間に素
子４０に並列に１ｇ続されている。
ダイオード３４．３６はショツ１〜１−バリヤーダイオ
ード、ｐ−ｎデバイス又はｐ−１−ｎデバイスであり、
薄膜光感受性アレイにおいて好ましくは鉛直配置され、
好ましくは半導体材料１１積層から形成され、好ましく
はアモルファス半導体合金材料から形成される。本発明
画素の好ましい薄膜具体例において、ダイオード３４．
３６は好ましくは、ドープアモルファスシリコン合金層
と、実質的に真性のアモルファスシリ」ン合金と、別の
ド・−プアモルファスシリコン合金層とが順次積層され
たｐ−１−ｎダイオードとして形成される、。
ード、ｐ−ｎデバイス又はｐ−１−ｎデバイスであり、
薄膜光感受性アレイにおいて好ましくは鉛直配置され、
好ましくは半導体材料１１積層から形成され、好ましく
はアモルファス半導体合金材料から形成される。本発明
画素の好ましい薄膜具体例において、ダイオード３４．
３６は好ましくは、ドープアモルファスシリコン合金層
と、実質的に真性のアモルファスシリ」ン合金と、別の
ド・−プアモルファスシリコン合金層とが順次積層され
たｐ−１−ｎダイオードとして形成される、。
システム１０は更に、行選択アドレスライン対１２゜１
２’ 、 １４．１４’ 、 １６．１６’ に接続さ
れた出力Ｒ１゜Ｒ１’ 、 Ｒ２、Ｒ２’をもつ行遺択
励振器（ｄｒｉｖｅｒ）５０を含む。行選択励振器５０
の出力は、後述する如く所望の中央接続点電圧に関して
互いに反対の極性をもＪう好ましくは実質的に等しい振
幅の第１作バイスを順バイアスさせて即ちオンにしてこ
れに接続された光発生素子中の電荷の読取り又は蓄積を
容易にする。行選択励振器は更に、好ましく実質的に等
しい振幅Ｃ互いに反対の極性をもつ第二作動電位を行選
択アドレスライン対の中間に印加して、分離デバイスを
逆バイアスさＶ即ちオフにして分離デバイスを介して接
続された蓄積素子に蓄積された電荷の損失を駆出する。
２’ 、 １４．１４’ 、 １６．１６’ に接続さ
れた出力Ｒ１゜Ｒ１’ 、 Ｒ２、Ｒ２’をもつ行遺択
励振器（ｄｒｉｖｅｒ）５０を含む。行選択励振器５０
の出力は、後述する如く所望の中央接続点電圧に関して
互いに反対の極性をもＪう好ましくは実質的に等しい振
幅の第１作バイスを順バイアスさせて即ちオンにしてこ
れに接続された光発生素子中の電荷の読取り又は蓄積を
容易にする。行選択励振器は更に、好ましく実質的に等
しい振幅Ｃ互いに反対の極性をもつ第二作動電位を行選
択アドレスライン対の中間に印加して、分離デバイスを
逆バイアスさＶ即ちオフにして分離デバイスを介して接
続された蓄積素子に蓄積された電荷の損失を駆出する。
最後に、システム１０は出力増幅回路５２を含む。
増幅回路５２は複数の電流増幅器５４．５５を含み、こ
れら増幅器の夫々は、出力アドレスライン１８．２０に
夫々接続された入力Ｃ１，０２を有する。便宜上、アレ
イ１１の出力アドレスラインはしばしば列アドレスライ
ンと槓杵される。出力回路５２の入力Ｃ１，Ｃ２は好ま
しくは実質的にアースされ叩ら０ボルトであり、列アド
レスライン１８．２０に夫々接続された画素のキャパシ
タンスの充電又は再充電によって増幅電流１１，１２が
生成される。全部の出力ラインを実質的にアースさせて
維持すると、アレイ１１の画素群間の混信（ＣｒＯ３Ｓ
ｔａｌｋ）がよ第９０７，９２６＠’ ｒ露出遮断素子
を備えた光感受性素子」に十分に記載されている。該特
許出願は本川１１１１１に含まれるものとする。図示の
如きフィードバック抵抗器を備えた演算増幅器から成り
得る電流増幅器５４は出力端子５６．５７を有しており
、これら出力端子は使用増幅回路のタイプに従って、未
増幅電流１１．１２に正比例する増幅された電流信号又
は電圧信号を発生し得る。
れら増幅器の夫々は、出力アドレスライン１８．２０に
夫々接続された入力Ｃ１，０２を有する。便宜上、アレ
イ１１の出力アドレスラインはしばしば列アドレスライ
ンと槓杵される。出力回路５２の入力Ｃ１，Ｃ２は好ま
しくは実質的にアースされ叩ら０ボルトであり、列アド
レスライン１８．２０に夫々接続された画素のキャパシ
タンスの充電又は再充電によって増幅電流１１，１２が
生成される。全部の出力ラインを実質的にアースさせて
維持すると、アレイ１１の画素群間の混信（ＣｒＯ３Ｓ
ｔａｌｋ）がよ第９０７，９２６＠’ ｒ露出遮断素子
を備えた光感受性素子」に十分に記載されている。該特
許出願は本川１１１１１に含まれるものとする。図示の
如きフィードバック抵抗器を備えた演算増幅器から成り
得る電流増幅器５４は出力端子５６．５７を有しており
、これら出力端子は使用増幅回路のタイプに従って、未
増幅電流１１．１２に正比例する増幅された電流信号又
は電圧信号を発生し得る。
第２図は、共通の時間方向に沿って表わされた一連の信
号波形を示している。これらは、本発明の感光素子要素
としての画素２２．２４．２６及び２８の好適作動モー
ドを表わしているものである。当業者であるならば、シ
ステム１０の全画素も同様に作動されるということを理
解し得よう。最上部にある最初の二つの波形５８及び５
９は夫々列切換線（ｒｏｗＳ（！１１３ｃｔ １ｉｎｅ
）１２及び１２′ に作動した電圧又は作動電圧を表わ
す電圧波形である。その下の波形６０は、画素２２のコ
ンデンサ４６に連結しているコラム線がＯボルトに維持
されているときの、該コンデンサの帯電及び放電による
共通部点（ｃｏｍｍｏｎ ｎｏｄｅ） ３８の電圧を表
わす電圧波形である。その次の波形６１は列切換線１２
及び１２′ にかけられた作１ＦＩＩ電圧の結果、コラ
ム線１８から画素２２に流れ込む未増幅電流１１を表わ
している。Ｒ後の二つの波形６２及び６３は、画素２６
及び２８を作動する為に第二の列切換線対、即ち線１４
及び１４′ にかけられる電圧又は作動電圧を表わして
いる。
号波形を示している。これらは、本発明の感光素子要素
としての画素２２．２４．２６及び２８の好適作動モー
ドを表わしているものである。当業者であるならば、シ
ステム１０の全画素も同様に作動されるということを理
解し得よう。最上部にある最初の二つの波形５８及び５
９は夫々列切換線（ｒｏｗＳ（！１１３ｃｔ １ｉｎｅ
）１２及び１２′ に作動した電圧又は作動電圧を表わ
す電圧波形である。その下の波形６０は、画素２２のコ
ンデンサ４６に連結しているコラム線がＯボルトに維持
されているときの、該コンデンサの帯電及び放電による
共通部点（ｃｏｍｍｏｎ ｎｏｄｅ） ３８の電圧を表
わす電圧波形である。その次の波形６１は列切換線１２
及び１２′ にかけられた作１ＦＩＩ電圧の結果、コラ
ム線１８から画素２２に流れ込む未増幅電流１１を表わ
している。Ｒ後の二つの波形６２及び６３は、画素２６
及び２８を作動する為に第二の列切換線対、即ち線１４
及び１４′ にかけられる電圧又は作動電圧を表わして
いる。
第２図の波形は、時間ｔｏ及びｔｌの間の画素２２め初
期帯電、及び要素４０の静電容量４６が連続的に十分に
放電され、十分に保持され、そして部分的に放電される
ところの画素２２の三つの連続完全走査作動サイクルを
表わしている。各走査サイクル又はフレームは二つの別
個の部分、即ち、要素４０上に光が入射したことにより
生起される光電流電流によって消費された全荷電量が要
素４０の再帯電によって読取られる過程である読取り部
分を有している。この点に関して、該要素の静電容量を
再帯電の為に要求される全荷電量は該走査サイクル中の
ダイオード上への全放射線入１ｆｆｉに比ＶＡする。各
走査サイクルに於いて光センサー上への入）１光によっ
て生じる光電流の全量を光発生要素が効率的に積分する
ので、瞬間的な基準に基づいて入用光を測定する先行技
術に於ける光セン４ノーに較べ、本発明のらのは非常に
感庶の優れたものである。第２図の説明に於いて、共通
節点３８は各サイクルの読取り部分の間で一４Ｖまで帯
電される。
期帯電、及び要素４０の静電容量４６が連続的に十分に
放電され、十分に保持され、そして部分的に放電される
ところの画素２２の三つの連続完全走査作動サイクルを
表わしている。各走査サイクル又はフレームは二つの別
個の部分、即ち、要素４０上に光が入射したことにより
生起される光電流電流によって消費された全荷電量が要
素４０の再帯電によって読取られる過程である読取り部
分を有している。この点に関して、該要素の静電容量を
再帯電の為に要求される全荷電量は該走査サイクル中の
ダイオード上への全放射線入１ｆｆｉに比ＶＡする。各
走査サイクルに於いて光センサー上への入）１光によっ
て生じる光電流の全量を光発生要素が効率的に積分する
ので、瞬間的な基準に基づいて入用光を測定する先行技
術に於ける光セン４ノーに較べ、本発明のらのは非常に
感庶の優れたものである。第２図の説明に於いて、共通
節点３８は各サイクルの読取り部分の間で一４Ｖまで帯
電される。
閉そく装置３４及び３６並びに光発生要素４０がアモル
ファスシリ」ン合金ｐ−１−ｎダイオードであり、それ
らは、厚さが、例えば、２００〜５００オングストロー
ムの範囲であるｐ及び「）層、並びにｉ層【ま所望の逆
方向バイアス放電開始（ｒｅｖｅｒｓｅ−ｂｉａｓｂｒ
ｅａｋ ｄｏｗｎ）電圧定格を達成するに十分な厚さ、
例えば３，０００〜８．０００オングストローム、好ま
しくは４，０００〜６，０００オングストロームの厚さ
を有している。しかしながら、当業者であるならば、第
２図のグラフで示されている電圧値及び電流は画素２２
及びその関連操作回路の作動を説明するた電圧値であれ
ばどのようなものであっても使用することができるとい
うことをＩ１１！解されよう。以上の説明をふまえた上
で、画素２２及びその関連操作回路の典型的な作動につ
いて説明する。
ファスシリ」ン合金ｐ−１−ｎダイオードであり、それ
らは、厚さが、例えば、２００〜５００オングストロー
ムの範囲であるｐ及び「）層、並びにｉ層【ま所望の逆
方向バイアス放電開始（ｒｅｖｅｒｓｅ−ｂｉａｓｂｒ
ｅａｋ ｄｏｗｎ）電圧定格を達成するに十分な厚さ、
例えば３，０００〜８．０００オングストローム、好ま
しくは４，０００〜６，０００オングストロームの厚さ
を有している。しかしながら、当業者であるならば、第
２図のグラフで示されている電圧値及び電流は画素２２
及びその関連操作回路の作動を説明するた電圧値であれ
ばどのようなものであっても使用することができるとい
うことをＩ１１！解されよう。以上の説明をふまえた上
で、画素２２及びその関連操作回路の典型的な作動につ
いて説明する。
ｔｏに於いて、列切換ドライバー５０が列切換アドレス
線１２に一３ｖを印加し、列切換アドレス線１２′ に
−５■を印加し、ダイオード３４及び３６に順方向（ｆ
ｏｒｗａｒｄ）のバイアスを与える。以下に説明するよ
うに、ダイオード３４及び３６は同一・の静的及び／又
は動的Ｉ−Ｖ特性を有する整合された装置であるのが好
ましい。これは、ダイオード３４及び３６を均等な大き
さ、形状及び厚さにする為に、種々の型の整合された電
気装置を製造ザる際に当業者が使用する典型的な方法に
よってそれらを同時に成形することによって達成し得る
。こうして順方向のバイアス状態にスイッチしたダイオ
ード３４及び３６によって、共通節点３８に於ける電圧
は急激に一４Ｖまで低下しそこで安定する。こうして、
要素４０の静電容量４６を十分に帯電した該要素を経て
一４■を設定する。要素４０の静電容量の帯電速度は、
瞬間的な基準に基づいてコラムアドレス線１８から利用
できる電流１、ダイオード３４及び３６の動的電流−電
圧（Ｉ−Ｖ）特性、及びダイオード３４及び３６がどれ
程ハードに操作されるかによって決定される。従って、
電圧波形６０及び電流波形Ｇ１で認められるように、節
点３８の電圧をポイント６０ａに於いて一４Ｖに到達さ
せる為に少量の限られた時間が要求されるだけである。
線１２に一３ｖを印加し、列切換アドレス線１２′ に
−５■を印加し、ダイオード３４及び３６に順方向（ｆ
ｏｒｗａｒｄ）のバイアスを与える。以下に説明するよ
うに、ダイオード３４及び３６は同一・の静的及び／又
は動的Ｉ−Ｖ特性を有する整合された装置であるのが好
ましい。これは、ダイオード３４及び３６を均等な大き
さ、形状及び厚さにする為に、種々の型の整合された電
気装置を製造ザる際に当業者が使用する典型的な方法に
よってそれらを同時に成形することによって達成し得る
。こうして順方向のバイアス状態にスイッチしたダイオ
ード３４及び３６によって、共通節点３８に於ける電圧
は急激に一４Ｖまで低下しそこで安定する。こうして、
要素４０の静電容量４６を十分に帯電した該要素を経て
一４■を設定する。要素４０の静電容量の帯電速度は、
瞬間的な基準に基づいてコラムアドレス線１８から利用
できる電流１、ダイオード３４及び３６の動的電流−電
圧（Ｉ−Ｖ）特性、及びダイオード３４及び３６がどれ
程ハードに操作されるかによって決定される。従って、
電圧波形６０及び電流波形Ｇ１で認められるように、節
点３８の電圧をポイント６０ａに於いて一４Ｖに到達さ
せる為に少量の限られた時間が要求されるだけである。
分離ダイオード３４及び３６がそれらの電流放電状態又
は条件にある期間の最後である、時間ｔ１の直前に、光
発生敲索４０を介しては認められる程の電流（よ流れな
いのにしかかわらず、該両ダイオードを介してはかなり
の最の電流が依然として流れていることに注目しなけれ
ばならない。ｔｌに於いて、列切換ドライバーは波形５
８及び５９に示されるようにアドレス線１２を一８ｖに
、アドレス線１２′ をＯ■に変え、ダイオード３４及
び３６に逆方向のバイアスをかける。
は条件にある期間の最後である、時間ｔ１の直前に、光
発生敲索４０を介しては認められる程の電流（よ流れな
いのにしかかわらず、該両ダイオードを介してはかなり
の最の電流が依然として流れていることに注目しなけれ
ばならない。ｔｌに於いて、列切換ドライバーは波形５
８及び５９に示されるようにアドレス線１２を一８ｖに
、アドレス線１２′ をＯ■に変え、ダイオード３４及
び３６に逆方向のバイアスをかける。
好ましくは、ダイオード３４及び３６がスイッチ・オフ
された時に節点３８及び要素４０間に電流が流れないよ
うに、分離ダイオード３４及び３６の静電容量は実質的
にか又は完全に等しいものにするのが良い。
された時に節点３８及び要素４０間に電流が流れないよ
うに、分離ダイオード３４及び３６の静電容量は実質的
にか又は完全に等しいものにするのが良い。
ダイオード３４及び３６がこのにうに逆方向にバイアス
をかけられることによって、静電容量４６を介してちょ
うど蓄積された荷電は、ダイオード３４及び３６がいま
や閉そく状態にあるのでそれらのダイオード３４及び３
６を通して失なわれることはない。
をかけられることによって、静電容量４６を介してちょ
うど蓄積された荷電は、ダイオード３４及び３６がいま
や閉そく状態にあるのでそれらのダイオード３４及び３
６を通して失なわれることはない。
走査１ナイクルの非読取り部分の間、光電流は要素４０
に於いて、それに対する仝光入射ｆｆｔに比例して発生
する。この光電流によってダイオード３６及び４０の静
電容量を介して浩積されている前型が増加する。節点３
８の電圧減少量は正味の荷電移動に比例している。
に於いて、それに対する仝光入射ｆｆｔに比例して発生
する。この光電流によってダイオード３６及び４０の静
電容量を介して浩積されている前型が増加する。節点３
８の電圧減少量は正味の荷電移動に比例している。
第２図に示されるように、画素２２に対する最初の走査
サイクル非読取り部分は時間ｔ１からｔｌ。
サイクル非読取り部分は時間ｔ１からｔｌ。
まで続いている。電圧波形６０に見られるように、光ダ
イオード４０は、最初の走査サイクルの非読取り部分の
終りの直前である６０ｂ地点で完全に放電される。従っ
て、ダイオード３６及び３８がもう一度時闇Ｌ１０及び
シ１１の間で順方向のバイアスをかけられた時に、静電
容量４６を再帯電するのに必要とされる電流１１の量が
最大になる。この条件は、例えば、光ダイオード４０を
再帯電するのに要する電流のピークの振幅６１ａをサン
プリングすることによって検出し得る。未増幅電流１１
は小さいので、前記サンプリングを行なうには増幅器５
４の出力端子５Ｇに於いて得られる増幅電流又は増幅電
圧を検知するのが最も良い。
イオード４０は、最初の走査サイクルの非読取り部分の
終りの直前である６０ｂ地点で完全に放電される。従っ
て、ダイオード３６及び３８がもう一度時闇Ｌ１０及び
シ１１の間で順方向のバイアスをかけられた時に、静電
容量４６を再帯電するのに必要とされる電流１１の量が
最大になる。この条件は、例えば、光ダイオード４０を
再帯電するのに要する電流のピークの振幅６１ａをサン
プリングすることによって検出し得る。未増幅電流１１
は小さいので、前記サンプリングを行なうには増幅器５
４の出力端子５Ｇに於いて得られる増幅電流又は増幅電
圧を検知するのが最も良い。
時間１１１からし２１まで続く画素２２の第二番目の走
査サイクルに於いて、波形６０から光ダイオード４０上
に光が殆んど或いは全く人（ト）しないことが判る。従
って、時間ｔｏｏ及びｔｌｌの間に一４ｖに再帯電され
た画素２２の静電容量４６は約−４■にｔＩｔｉ持され
る。光ダイオード若しくは要素４０内の他のリーク路に
於ける暗電流、又は閉そくダイオード３４及び３６の逆
方向バイアス電流によっては、波形６０の６０Ｃ部分に
見られるような僅かな放電速度によって示される如く、
静電容量４６に於いて極めて少量の荷電の損失しか引き
起されないであろう。しかしながら、光ダイオード４０
及び閉そくダイオード３４及び３６が適切に設計されて
いるときは、要素４０の静電容＠４６を多量に放電させ
ることはない極めて低いレベルの電流が存在する。
査サイクルに於いて、波形６０から光ダイオード４０上
に光が殆んど或いは全く人（ト）しないことが判る。従
って、時間ｔｏｏ及びｔｌｌの間に一４ｖに再帯電され
た画素２２の静電容量４６は約−４■にｔＩｔｉ持され
る。光ダイオード若しくは要素４０内の他のリーク路に
於ける暗電流、又は閉そくダイオード３４及び３６の逆
方向バイアス電流によっては、波形６０の６０Ｃ部分に
見られるような僅かな放電速度によって示される如く、
静電容量４６に於いて極めて少量の荷電の損失しか引き
起されないであろう。しかしながら、光ダイオード４０
及び閉そくダイオード３４及び３６が適切に設計されて
いるときは、要素４０の静電容＠４６を多量に放電させ
ることはない極めて低いレベルの電流が存在する。
ｔ２１からｔ３１までの画素２２の第三番目の走査サイ
クルに於いて、波形６０から、へｍ光のレベルが減少す
るために光ダイオード４０は部分的にしか放る。従って
、ｔ３ｏ及びシ３１の間の電流パルスの大きさはそれに
比例ケるようにより小さいものである。つまり、走査サ
イクルの読取り部分中で検知又は検出された時に、光発
生要素４０上への放０４線入射の合！＋最に直接対応す
るレベルのアナログ電流出力を供給するように画素２２
が都合良く装着されるということが理解されよう。
クルに於いて、波形６０から、へｍ光のレベルが減少す
るために光ダイオード４０は部分的にしか放る。従って
、ｔ３ｏ及びシ３１の間の電流パルスの大きさはそれに
比例ケるようにより小さいものである。つまり、走査サ
イクルの読取り部分中で検知又は検出された時に、光発
生要素４０上への放０４線入射の合！＋最に直接対応す
るレベルのアナログ電流出力を供給するように画素２２
が都合良く装着されるということが理解されよう。
本発明によって提供される感度の改良を達成ず式で操作
され、そして例えば第２図に表わされているような一４
Ｖという所望の共通部点電圧を確立覆るに十分な順方向
のバイアスをか（Ｊられることを必要とするのみである
。
され、そして例えば第２図に表わされているような一４
Ｖという所望の共通部点電圧を確立覆るに十分な順方向
のバイアスをか（Ｊられることを必要とするのみである
。
波形６２及び６３は、第二番目の列切換線対１４及び１
４′ に印加される操作信号の電圧とタイミングを表わ
している。第２図に示されているように、配列１１の第
二列にある画素２６及び２８はｔ２及びｔ３の間で読取
られ得る。あるいはまた、所望ならば、連続１”る列（
５ｕｃｃｅｓｓｉｖｅ ｒｏｗ）の画素を読取る間の時
間間隔を最少限にするために１画素２６及び２８は時間
ｔ１及びｔ２間で読取られることもできる。
４′ に印加される操作信号の電圧とタイミングを表わ
している。第２図に示されているように、配列１１の第
二列にある画素２６及び２８はｔ２及びｔ３の間で読取
られ得る。あるいはまた、所望ならば、連続１”る列（
５ｕｃｃｅｓｓｉｖｅ ｒｏｗ）の画素を読取る間の時
間間隔を最少限にするために１画素２６及び２８は時間
ｔ１及びｔ２間で読取られることもできる。
第２図の時間単位はナノセカンドからミリセカンドまで
のように広範囲に亘って変化し得るということは当業者
には自明であろう。更に、走査サイクルの非読取り部分
は走査サイクルの読取り部分の１〜数オーダー（例えば
、２〜４オーダー、又はそれ以上）の大きさだけ長いと
いうことも理解されよう。これらの帯電サイクルは能動
要素が光発生要素ではなくて液晶表示要素であるような
マトリックスに於いても同様に適合させ得るということ
は当業者にとっては明白なことであろう。
のように広範囲に亘って変化し得るということは当業者
には自明であろう。更に、走査サイクルの非読取り部分
は走査サイクルの読取り部分の１〜数オーダー（例えば
、２〜４オーダー、又はそれ以上）の大きさだけ長いと
いうことも理解されよう。これらの帯電サイクルは能動
要素が光発生要素ではなくて液晶表示要素であるような
マトリックスに於いても同様に適合させ得るということ
は当業者にとっては明白なことであろう。
本発明の画素は、複数の内部接続された分離装置を有す
る改良された分離手段及び能動要素が接続している共通
節点をｖｆｆ！ｉとし、要素と直列にある単一・の分離
又は閉そく装置を特徴とする従来技術における画素に対
して幾つかの重要な利点を有している。第一に、要素か
らの電流を受容し又は供給するべく共通節点付近に配置
された複数の分離又は閏そく要素を使用することによっ
て、本発明の画素は従来設Ｓ１されてぎた画素に較べて
、より迅速に読取り又は帯電が行なわれる。この利点に
関しては更に第３図を参考にしながら説明する。
る改良された分離手段及び能動要素が接続している共通
節点をｖｆｆ！ｉとし、要素と直列にある単一・の分離
又は閉そく装置を特徴とする従来技術における画素に対
して幾つかの重要な利点を有している。第一に、要素か
らの電流を受容し又は供給するべく共通節点付近に配置
された複数の分離又は閏そく要素を使用することによっ
て、本発明の画素は従来設Ｓ１されてぎた画素に較べて
、より迅速に読取り又は帯電が行なわれる。この利点に
関しては更に第３図を参考にしながら説明する。
第二に、本発明に於ける平衡部点アプローチによって、
従来技術に於ける光発生要素及び閉そく装置の直列配列
にみられるようなキャパシティブ・キック（ｃａｐａｃ
ｉｔｉｖｅ ｋｉｃｋ）問題を実質的に解決するか、あ
るいは劇的に減少させることに成功している。第三に、
分離装置の大きさをそれが関係する光発生要素の領域よ
りも顕著に小さくする必要がなく、それ故に、本発明に
よって高性能、高密度の感光アレイを構築することがで
きる。
従来技術に於ける光発生要素及び閉そく装置の直列配列
にみられるようなキャパシティブ・キック（ｃａｐａｃ
ｉｔｉｖｅ ｋｉｃｋ）問題を実質的に解決するか、あ
るいは劇的に減少させることに成功している。第三に、
分離装置の大きさをそれが関係する光発生要素の領域よ
りも顕著に小さくする必要がなく、それ故に、本発明に
よって高性能、高密度の感光アレイを構築することがで
きる。
本発明の平衡節点アプローチによってキＶバシティブ・
キック問題は以下の如く克服される。本発明によると共
通節点３８を分１１ｆｆ装置３６及び３８がオン即ち伝
導状態からオフ即ち非伝導状態へとスイッチされる時に
同じ電圧に保つようにする分離手段が提供される。操作
電圧が平衡になっているので、それは節点３８の電圧に
対して同じ大きさで灰汁の極性を有しており、分離ダイ
オード３４及び３６を通って流れる過渡電流もまた平衡
のとれたものであり、従ってこれらの過渡電流は互いに
打ち消し合う。こうして、要素４０に流れ込む電流はな
く、節点３８の電圧は、サイクルの読取り部分の終りの
直後、即ら、分離装置が伝導状態から非伝導状態へとス
イッチされた直後に定常電位に維持されることになる。
キック問題は以下の如く克服される。本発明によると共
通節点３８を分１１ｆｆ装置３６及び３８がオン即ち伝
導状態からオフ即ち非伝導状態へとスイッチされる時に
同じ電圧に保つようにする分離手段が提供される。操作
電圧が平衡になっているので、それは節点３８の電圧に
対して同じ大きさで灰汁の極性を有しており、分離ダイ
オード３４及び３６を通って流れる過渡電流もまた平衡
のとれたものであり、従ってこれらの過渡電流は互いに
打ち消し合う。こうして、要素４０に流れ込む電流はな
く、節点３８の電圧は、サイクルの読取り部分の終りの
直後、即ら、分離装置が伝導状態から非伝導状態へとス
イッチされた直後に定常電位に維持されることになる。
本発明の画素構造は、光発生要素４０が接続している共
通節点から測定して、分離装置の有効各市が前）ホの大
きさが等しく反対の電流を達成するように正確に又は実
質的に等しくなるように構築されているのが好ましい。
通節点から測定して、分離装置の有効各市が前）ホの大
きさが等しく反対の電流を達成するように正確に又は実
質的に等しくなるように構築されているのが好ましい。
実質的に等しい容量を備え、走査サイクルの開始時に共
通節点に於いて最初に要求される電圧に関して共通節点
の各サイドにおいて実質的に等しく反対の電位０分ｌ１
ＸＩｉ装置を操作することによって、分離【装置がオン
からオフになった旧にそれを通って流れる過渡電流は効
果的に相殺される。同様のやり方で、分離装置がサイク
ルの読取り部分の開始に於いて非伝導状態から伝導状態
へとスイッチされる時にも過渡電流は実質的に相殺され
る。従って、当業者であるならば、光発生要素の感度又
はそれが読取られる正確さに対して、光発生要素４０の
容量に対する分離手段の容量の大きさはさほど重要では
ないということが理解されよう。従って、本発明の画素
にあってはキャパシティブ・キック問題を調整するため
に、光発生要素領域の大きさと閉そく要素との間の前記
の最小比を維持することの必要性は従来の画素に於いて
必要とされる程のものではない。
（以下余白）例えば良さが５０〜２００Ｃｍといった
大きな面積の感光性素子のリニアあるいは７１ヘリツク
スアレイとしては、感光性素子を右づるブロックデバイ
スの外形寸法に関し、その最小寸法を５〜１０ミクロン
といった比較的大きい寸法に維持するのが非常に好まし
い。これは小さい外形寸法であると、上記のような大面
積のアレイの製造工程において問題を生ずるからである
。従って、従来のアレイでは容量性キック効果が感光性
素子をいかに小さく製造しえるかということに制限を与
えていた。本発明のバランスドライブアプローヂは独立
したデバイスのキャパシタンス（コンデンサ）を実質的
に排除するのが重要な点であって、これにより独立装置
は従来の設計に比べて非常に大ぎなものとして製造でき
る。従って本発明は、比較的大きな最小寸法による、非
常に高密度の感光性マトリックスあるいはりニアアレイ
のＩｆＪ ７ｍを可能にする。
通節点に於いて最初に要求される電圧に関して共通節点
の各サイドにおいて実質的に等しく反対の電位０分ｌ１
ＸＩｉ装置を操作することによって、分離【装置がオン
からオフになった旧にそれを通って流れる過渡電流は効
果的に相殺される。同様のやり方で、分離装置がサイク
ルの読取り部分の開始に於いて非伝導状態から伝導状態
へとスイッチされる時にも過渡電流は実質的に相殺され
る。従って、当業者であるならば、光発生要素の感度又
はそれが読取られる正確さに対して、光発生要素４０の
容量に対する分離手段の容量の大きさはさほど重要では
ないということが理解されよう。従って、本発明の画素
にあってはキャパシティブ・キック問題を調整するため
に、光発生要素領域の大きさと閉そく要素との間の前記
の最小比を維持することの必要性は従来の画素に於いて
必要とされる程のものではない。
（以下余白）例えば良さが５０〜２００Ｃｍといった
大きな面積の感光性素子のリニアあるいは７１ヘリツク
スアレイとしては、感光性素子を右づるブロックデバイ
スの外形寸法に関し、その最小寸法を５〜１０ミクロン
といった比較的大きい寸法に維持するのが非常に好まし
い。これは小さい外形寸法であると、上記のような大面
積のアレイの製造工程において問題を生ずるからである
。従って、従来のアレイでは容量性キック効果が感光性
素子をいかに小さく製造しえるかということに制限を与
えていた。本発明のバランスドライブアプローヂは独立
したデバイスのキャパシタンス（コンデンサ）を実質的
に排除するのが重要な点であって、これにより独立装置
は従来の設計に比べて非常に大ぎなものとして製造でき
る。従って本発明は、比較的大きな最小寸法による、非
常に高密度の感光性マトリックスあるいはりニアアレイ
のＩｆＪ ７ｍを可能にする。
ここで第３Ａ図を参照すると、ここに示される曲線は、
本発明により画素アレイを製造すると可能となる高速度
及び／又は良好な作動をはっきりと示している。第３Ａ
図の曲線は、主１１バシタンス４６の充電の間に順バイ
アスされる第１図の光発生画素２２において２つのダイ
オード３４及び３６を有することによる効果を示してい
る。第３Ａ図において、Ｉ はキャパシタンス４６を通
して共通結合点３８を流れる電流、Ｖ３８は結合点３８
における電圧である。曲線６４は、ライン１２を一３０
ボルトに維持したときのダイオード３４単独の電圧特性
と電流の関係を示ず。図からも判るように、電圧Ｖ３８
がライン１２上において−３，０ボルトより負になると
電流は負方向に非直線的に増加する。同様に曲線６５は
、ライン１２′ を−５、Ｏボルトに維１！ｆシたとき
の、電流とダイ訓−ド３６単独の電圧特性の関係を示す
。図から判るように、電圧Ｖ３８がライン１２′におい
で−５，０よりも正になると、電流は、正方向に非直線
的に増加する。曲線６４と６５を合わせると、それぞれ
−３，０ボルトと−５，０ボルトに維持したライン１２
と１２′ により順バイアスされたダイオード３４及び
３６の電圧特性と合わせた電流どの関係を示す゛負荷″
直線６６が得られる。図から明らかなように、順バイア
スをかけられた２つのダイオードを使用して導電すると
曲線６６は非常に急峻な傾きを示し、比較的低い電圧を
素子４ｏに印加したとぎでも、該素子を通してかなりの
電流が流れることを示している。ダイオード３４及び３
６の寸法は、素子４０を通して流れる電流Ｉ、がダイオ
ードを流れる電流の一部だ（プになるように設計し得る
。このＪ：うにＪると、ダイオード３４及び３６はキャ
パシタンス４Ｇの充電の間に迅速に順バイアス状態を確
保し維持する。結合点３８の電圧は所望の−４ボルト条
件に迅速に接近して到達し、該条件はダイオードが再び
逆バイアスされても維持される。典型的には、所与の整
合独立デバイス３４及び３６において、結合点３８の電
圧はプラスマイナス数十ミリポル１へ以内の正確さで所
与の電圧となる。ダイオードを流れる比較的大きな電流
は、素子４０からみて結合点３８の有効インピーダンス
が従来のブロックダイオード及び光ダイオードの連続的
な配置におけるものよりもかなり低いことをも意味する
ものであり、従って素子４０のずっと速い充電が可能で
ある。苦いかえると、上述のような独立デバイスを複数
使用することによって各独立デバイスのＩ−■特性の初
期低電流非直線部分を実質的に避【）ることかできるも
のである。従って非常に１自速度の光発生素子の読み取
り、あるいは液晶素子の荷電が可能である。例えば、ア
モルファスシリコン合金ｐ−１−ｎダイオードを独立ダ
イオード及び光発生素子として使用した薄膜感光性アレ
イにＪ３いては、画素の荷電あるいは読み取り時間は、
理論的には５００〜１００ナノ秒以下の大きさ゛どし１
ｑる。
本発明により画素アレイを製造すると可能となる高速度
及び／又は良好な作動をはっきりと示している。第３Ａ
図の曲線は、主１１バシタンス４６の充電の間に順バイ
アスされる第１図の光発生画素２２において２つのダイ
オード３４及び３６を有することによる効果を示してい
る。第３Ａ図において、Ｉ はキャパシタンス４６を通
して共通結合点３８を流れる電流、Ｖ３８は結合点３８
における電圧である。曲線６４は、ライン１２を一３０
ボルトに維持したときのダイオード３４単独の電圧特性
と電流の関係を示ず。図からも判るように、電圧Ｖ３８
がライン１２上において−３，０ボルトより負になると
電流は負方向に非直線的に増加する。同様に曲線６５は
、ライン１２′ を−５、Ｏボルトに維１！ｆシたとき
の、電流とダイ訓−ド３６単独の電圧特性の関係を示す
。図から判るように、電圧Ｖ３８がライン１２′におい
で−５，０よりも正になると、電流は、正方向に非直線
的に増加する。曲線６４と６５を合わせると、それぞれ
−３，０ボルトと−５，０ボルトに維持したライン１２
と１２′ により順バイアスされたダイオード３４及び
３６の電圧特性と合わせた電流どの関係を示す゛負荷″
直線６６が得られる。図から明らかなように、順バイア
スをかけられた２つのダイオードを使用して導電すると
曲線６６は非常に急峻な傾きを示し、比較的低い電圧を
素子４ｏに印加したとぎでも、該素子を通してかなりの
電流が流れることを示している。ダイオード３４及び３
６の寸法は、素子４０を通して流れる電流Ｉ、がダイオ
ードを流れる電流の一部だ（プになるように設計し得る
。このＪ：うにＪると、ダイオード３４及び３６はキャ
パシタンス４Ｇの充電の間に迅速に順バイアス状態を確
保し維持する。結合点３８の電圧は所望の−４ボルト条
件に迅速に接近して到達し、該条件はダイオードが再び
逆バイアスされても維持される。典型的には、所与の整
合独立デバイス３４及び３６において、結合点３８の電
圧はプラスマイナス数十ミリポル１へ以内の正確さで所
与の電圧となる。ダイオードを流れる比較的大きな電流
は、素子４０からみて結合点３８の有効インピーダンス
が従来のブロックダイオード及び光ダイオードの連続的
な配置におけるものよりもかなり低いことをも意味する
ものであり、従って素子４０のずっと速い充電が可能で
ある。苦いかえると、上述のような独立デバイスを複数
使用することによって各独立デバイスのＩ−■特性の初
期低電流非直線部分を実質的に避【）ることかできるも
のである。従って非常に１自速度の光発生素子の読み取
り、あるいは液晶素子の荷電が可能である。例えば、ア
モルファスシリコン合金ｐ−１−ｎダイオードを独立ダ
イオード及び光発生素子として使用した薄膜感光性アレ
イにＪ３いては、画素の荷電あるいは読み取り時間は、
理論的には５００〜１００ナノ秒以下の大きさ゛どし１
ｑる。
第３Ｂ図を参照すると、第１図の画素２２のダイオード
３４及び３６が、画素１１中に貯留される電荷保持の走
査サイクルでの非読み取り部分の間バックバイアスされ
ているときに、本発明によるマトリックスが良好に作動
することをはっきりと示している。曲線６７は、ライン
１２を一８ボルトに維持したときの結合点３８における
電圧の関数として結合点３８に流れる電流を示したもの
である。図から判るように、電圧Ｖ３８がライン１２に
おいて一８ボルトよりも正であると、ダイオード３４を
流れる電流はリーク電流としてのみ示され、これは通常
非常に低い値である（例えば、一般にダイオードよりも
何次ら低い大きさ）。同様に曲線６８はライン１２′
を０ボルトに維持したときの結合点３８における電圧の
関数としての結合点３８に流れる電流を示す。曲線６９
は曲線６７及び６８の合計であり、結合点３８において
一８ボルトと０ボルトの間ではダイオード３４及び３６
のリーク電流までもが互いに打ら消し合う傾向があるこ
とを示している。結論としては、蓄電素子４６にかかる
電圧が一８ボルトとＯポルｌ−の間にある限り（あるい
はダイオードに逆バイアスをかけるのに適当なその他の
電圧）、素子４０からダイオード３４及び３６のいずれ
かを通してわずかの電流しか流れず、従ってダイオード
はそれ等を通しての素子４０に貯留されたあるいは発生
された電荷の損失を効率よく防止する。
３４及び３６が、画素１１中に貯留される電荷保持の走
査サイクルでの非読み取り部分の間バックバイアスされ
ているときに、本発明によるマトリックスが良好に作動
することをはっきりと示している。曲線６７は、ライン
１２を一８ボルトに維持したときの結合点３８における
電圧の関数として結合点３８に流れる電流を示したもの
である。図から判るように、電圧Ｖ３８がライン１２に
おいて一８ボルトよりも正であると、ダイオード３４を
流れる電流はリーク電流としてのみ示され、これは通常
非常に低い値である（例えば、一般にダイオードよりも
何次ら低い大きさ）。同様に曲線６８はライン１２′
を０ボルトに維持したときの結合点３８における電圧の
関数としての結合点３８に流れる電流を示す。曲線６９
は曲線６７及び６８の合計であり、結合点３８において
一８ボルトと０ボルトの間ではダイオード３４及び３６
のリーク電流までもが互いに打ら消し合う傾向があるこ
とを示している。結論としては、蓄電素子４６にかかる
電圧が一８ボルトとＯポルｌ−の間にある限り（あるい
はダイオードに逆バイアスをかけるのに適当なその他の
電圧）、素子４０からダイオード３４及び３６のいずれ
かを通してわずかの電流しか流れず、従ってダイオード
はそれ等を通しての素子４０に貯留されたあるいは発生
された電荷の損失を効率よく防止する。
次に第３Ｃ図を参照すると、本発明によりダイオード３
４及び３６を例えば−４ポル１〜といったような所望の
共通結合点電圧について実質的に等しくかつ逆になるよ
うに調整した電圧により一緒に順バイアス化（オン状態
）及び−緒に逆バイアス化（オフ状態）したときの、両
ダイオードのスイッチング特性が示されている。第３Ｃ
図の曲線６６及び６９は、本発明の画素に使用される独
立手段の極端に大きなオン−オフレシオを示すために、
第３Ａ図及び３Ｂ図の曲線６６及び６９を単に半対数座
標上に首き換えて示しただけのものである。図から明ら
かなように、本発明によればダイオード３４及び３６の
順バイアス条件及び逆バイアス条件の間でのスイッチン
グにより多数取の大きさのオン−オフレシオが１９られ
る。それによりオン及びオフ電流が変化する大きさの次
数はダイオード３４及び３６のリーク電流がどれだけ低
いかということにも依存する。
４及び３６を例えば−４ポル１〜といったような所望の
共通結合点電圧について実質的に等しくかつ逆になるよ
うに調整した電圧により一緒に順バイアス化（オン状態
）及び−緒に逆バイアス化（オフ状態）したときの、両
ダイオードのスイッチング特性が示されている。第３Ｃ
図の曲線６６及び６９は、本発明の画素に使用される独
立手段の極端に大きなオン−オフレシオを示すために、
第３Ａ図及び３Ｂ図の曲線６６及び６９を単に半対数座
標上に首き換えて示しただけのものである。図から明ら
かなように、本発明によればダイオード３４及び３６の
順バイアス条件及び逆バイアス条件の間でのスイッチン
グにより多数取の大きさのオン−オフレシオが１９られ
る。それによりオン及びオフ電流が変化する大きさの次
数はダイオード３４及び３６のリーク電流がどれだけ低
いかということにも依存する。
前述からも明らかな通り本発明のシステムは、行選択ア
ドレスライン対に印加される作動゛電圧が、最適性能を
得るために所望の共通結合点電圧に関しあるいはその付
近で常に実質的に等しいが極性にＪ３いて逆であるもの
であることから、バランスドライブシステムと指称し得
る。ダイオード３４及び３６が実質的に同一の特性と容
１有すると仮定すると、少なくともこれ等のダイオード
が順バイアスされ素子４０が充電あるいは再充電されて
おり、かつ素子４０上に照射される光によって発生する
光電流により素子４０内に貯留される電荷の吊が変化す
る前には、所望の結合点電圧を実質的に示す電圧値が共
通結合点３８に正確に維持される。従って、結合点３８
で素子４０に印加される実際の電圧は、初期の感光性ア
レイシステムのように、光発生素子としての独立手段で
の電圧の降下及び／又はそこに形成される渦流電荷によ
り有意に影響されることはない。
ドレスライン対に印加される作動゛電圧が、最適性能を
得るために所望の共通結合点電圧に関しあるいはその付
近で常に実質的に等しいが極性にＪ３いて逆であるもの
であることから、バランスドライブシステムと指称し得
る。ダイオード３４及び３６が実質的に同一の特性と容
１有すると仮定すると、少なくともこれ等のダイオード
が順バイアスされ素子４０が充電あるいは再充電されて
おり、かつ素子４０上に照射される光によって発生する
光電流により素子４０内に貯留される電荷の吊が変化す
る前には、所望の結合点電圧を実質的に示す電圧値が共
通結合点３８に正確に維持される。従って、結合点３８
で素子４０に印加される実際の電圧は、初期の感光性ア
レイシステムのように、光発生素子としての独立手段で
の電圧の降下及び／又はそこに形成される渦流電荷によ
り有意に影響されることはない。
本発明の原則に従えば、ブ［１ツク素子は同じクイブの
素子である必要はない。例えば、各素子が実質的に同様
のダイナミック動作特性を有しているか、あるいはそれ
ぞれのＩ−Ｖ曲線上に少なくとも１９実質的に同様のス
タティック動作点を有していれば、異なるタイプの素子
を使用することができる。一般に製造の観点からは、同
時に製造された同一の素子を使用することが最も簡単で
ある。例示した実施態様においては、各貯留素子に結合
される２つのダイオードは互いに近似に製造され、典型
的には共通の加工工程によって同時に製造されるので、
各素子は非常に容易に同一の容ａを含め実質的に同一の
特性を有するようにし得る。本発明によるバランスドラ
イブ設泪では、各画素において走査サイクルの読み取り
部分である聞にそのキャパシタンスが充電されるときに
、ダイオード対間の結合点が所望の共通結合点電圧にあ
ることを確保するためには、各画素に結合される２つの
ダイオードのみが実質的に同一であることを要するもの
である。このことにより、各画素のキャパシタンスであ
るアレイ中の素子４０は、そのアレイ中での位置にかか
わらず既知で再現可能な電圧に充電されることが可能と
なるものであり、これはそのダイオードの特定のＩ−Ｖ
特性が同じアレイ中のその他の素子とは異なるものであ
ってもそうである。これにより感光性アレイにおいて良
好なグレイスケール動作が可能どなるものであり、例え
ば高品質光発生素子を使用した大面積マトリックスアレ
イにおいてグレイスケールのより多くのレベルを具備さ
せることを可能とするものである。
素子である必要はない。例えば、各素子が実質的に同様
のダイナミック動作特性を有しているか、あるいはそれ
ぞれのＩ−Ｖ曲線上に少なくとも１９実質的に同様のス
タティック動作点を有していれば、異なるタイプの素子
を使用することができる。一般に製造の観点からは、同
時に製造された同一の素子を使用することが最も簡単で
ある。例示した実施態様においては、各貯留素子に結合
される２つのダイオードは互いに近似に製造され、典型
的には共通の加工工程によって同時に製造されるので、
各素子は非常に容易に同一の容ａを含め実質的に同一の
特性を有するようにし得る。本発明によるバランスドラ
イブ設泪では、各画素において走査サイクルの読み取り
部分である聞にそのキャパシタンスが充電されるときに
、ダイオード対間の結合点が所望の共通結合点電圧にあ
ることを確保するためには、各画素に結合される２つの
ダイオードのみが実質的に同一であることを要するもの
である。このことにより、各画素のキャパシタンスであ
るアレイ中の素子４０は、そのアレイ中での位置にかか
わらず既知で再現可能な電圧に充電されることが可能と
なるものであり、これはそのダイオードの特定のＩ−Ｖ
特性が同じアレイ中のその他の素子とは異なるものであ
ってもそうである。これにより感光性アレイにおいて良
好なグレイスケール動作が可能どなるものであり、例え
ば高品質光発生素子を使用した大面積マトリックスアレ
イにおいてグレイスケールのより多くのレベルを具備さ
せることを可能とするものである。
本明細書中に示したような本発明の画素及び基本的作動
方法は、第４象限で動作し得るように配置した光電池タ
イプの光発生素子に容易に適用し使用し得る。このよう
な実Ｍ態様においては、光発生素子自体が走査の非読み
取り部分である間に充電し、この時独立デバイスは非通
電状態、即ちオフ状態に維持される。このような素子を
読み取りには、集積時間の間に該素子に蓄積された電荷
を独立デバイスを通電即ちオン状態にスイッチングする
ことにより迅速に放電し、さらにその間に画素の共通結
合点の電圧を走査サイクルの最初の初期電圧レベルに戻
して安定さゼる。該初期電圧レベルは、所望であればＯ
ボルトとし得る。光発生素子を流れる得られた電流パル
スの大きさは集積電荷に比例し、前記したような方法で
検知し得る。本発明のバランス回路設計及び作動方法は
容量性キック効果を極端に減少ざｔ！１１！’ｉするの
で、本発明のような画素は第４象限で作動する光発生素
子にＪ：り発生されたごく小さい電荷でも正確に検知し
読み取ることができる。
方法は、第４象限で動作し得るように配置した光電池タ
イプの光発生素子に容易に適用し使用し得る。このよう
な実Ｍ態様においては、光発生素子自体が走査の非読み
取り部分である間に充電し、この時独立デバイスは非通
電状態、即ちオフ状態に維持される。このような素子を
読み取りには、集積時間の間に該素子に蓄積された電荷
を独立デバイスを通電即ちオン状態にスイッチングする
ことにより迅速に放電し、さらにその間に画素の共通結
合点の電圧を走査サイクルの最初の初期電圧レベルに戻
して安定さゼる。該初期電圧レベルは、所望であればＯ
ボルトとし得る。光発生素子を流れる得られた電流パル
スの大きさは集積電荷に比例し、前記したような方法で
検知し得る。本発明のバランス回路設計及び作動方法は
容量性キック効果を極端に減少ざｔ！１１！’ｉするの
で、本発明のような画素は第４象限で作動する光発生素
子にＪ：り発生されたごく小さい電荷でも正確に検知し
読み取ることができる。
第４図は、本発明の実施態様である別の電子７トリツク
スシステムの画素部分を示している。電子７トリツクス
シスアムの全体を（（４成する多数の画素の例示として
１９の画素のみを示した。
スシステムの画素部分を示している。電子７トリツクス
シスアムの全体を（（４成する多数の画素の例示として
１９の画素のみを示した。
画素７２は行選択アドレスライン対７４．７４’及び出
力あるいは列アドレスライン７６を右する。萌述の実施
態様と同様に列アドレスライン７６はアドレスライン対
７４．７４’ と角で交差していてもよくそれ等から
離間しており、参照番号７２ ’Ｕ−全体的に示される
部分あるいは交差点を形成する。画素７２はスレッショ
ルドデバイス７８及び８０の対を有し、これ等は行選択
ライン７４及び７４′ の間で共通結合点８２に結合さ
れている。画素７２はさらに光発生素子８４を右し、こ
れは光ダイオードに代表さ礼るが、そのＩＩ！！の適当
な任意の光発生素子から形成し得る。
力あるいは列アドレスライン７６を右する。萌述の実施
態様と同様に列アドレスライン７６はアドレスライン対
７４．７４’ と角で交差していてもよくそれ等から
離間しており、参照番号７２ ’Ｕ−全体的に示される
部分あるいは交差点を形成する。画素７２はスレッショ
ルドデバイス７８及び８０の対を有し、これ等は行選択
ライン７４及び７４′ の間で共通結合点８２に結合さ
れている。画素７２はさらに光発生素子８４を右し、こ
れは光ダイオードに代表さ礼るが、そのＩＩ！！の適当
な任意の光発生素子から形成し得る。
スレッショルドデバイス７８及び８０は両方向性スレッ
ショルドデバイスを表号記呂で示されており、これ等は
１９８４年１２月１０日出願のアメリカ１ｊＩ許出願Ｎ
ｏ Ｇ７’Ｊ、７７７ ”Ｐｒｏ（］ｒａｍｍａｂｌｃ
ＳｅｍｉｃｏｎｄｕｃｔｏｒＳｗｉｔｃｆ＋ Ｆｏ
ｒ Ａ Ｄｉｓｐｌａｙ Ｍａｔｒｉｘ Ｏｒ
Ｔｈｅ Ｌｉｋｅ ＡｎｄＨａ口ＴＯｄ ｒｏ
ｒ Ｍａｋｉｎｇ ＳｎｍＣ”に例示されるｎ−ｉ−ｎ
あるいはｐ−１−ａタイプのもの、あるいは１９８５年
４月８日出願のアメリカ特許出願Ｎｏ ７２０，７６７
”５ｏ１ｉｄ ５ｔａｔｅ Ｔｔ＋ｒｅｓｂｏｌｄ
Ｄｅｖｉｃｅｓ Ｉｌｓｉｎｇ Ｐｕｎｃｈ丁
＋１ｒｏｕ（ｌｈ ”に開示されるｎ−ｐｉ−ｎあるい
はｐ−ｎｕ−ｐタイプのらのである。これ等の２つの出
願は本明細書の参考文献とする。これ等に開示されるよ
うに、両方向性スレッショルドデバイス７８及び８０は
、例えばアモルファス半導体合金のような半導体物質の
デボジッ１〜したＮＩＩＩＱの領域あるいは層から形成
され得る。好ましくは、両方向性スレッシコルドブバイ
スは対になるドープ層とその囚に佇在する実質的にドー
プされていないかあるいはわずかにドープされた層から
形成する。これ等のデバイスの構造及びそれ等の製造方
法に関するその他の詳細は、前述の２つの出願を参照さ
れたい。
ショルドデバイスを表号記呂で示されており、これ等は
１９８４年１２月１０日出願のアメリカ１ｊＩ許出願Ｎ
ｏ Ｇ７’Ｊ、７７７ ”Ｐｒｏ（］ｒａｍｍａｂｌｃ
ＳｅｍｉｃｏｎｄｕｃｔｏｒＳｗｉｔｃｆ＋ Ｆｏ
ｒ Ａ Ｄｉｓｐｌａｙ Ｍａｔｒｉｘ Ｏｒ
Ｔｈｅ Ｌｉｋｅ ＡｎｄＨａ口ＴＯｄ ｒｏ
ｒ Ｍａｋｉｎｇ ＳｎｍＣ”に例示されるｎ−ｉ−ｎ
あるいはｐ−１−ａタイプのもの、あるいは１９８５年
４月８日出願のアメリカ特許出願Ｎｏ ７２０，７６７
”５ｏ１ｉｄ ５ｔａｔｅ Ｔｔ＋ｒｅｓｂｏｌｄ
Ｄｅｖｉｃｅｓ Ｉｌｓｉｎｇ Ｐｕｎｃｈ丁
＋１ｒｏｕ（ｌｈ ”に開示されるｎ−ｐｉ−ｎあるい
はｐ−ｎｕ−ｐタイプのらのである。これ等の２つの出
願は本明細書の参考文献とする。これ等に開示されるよ
うに、両方向性スレッショルドデバイス７８及び８０は
、例えばアモルファス半導体合金のような半導体物質の
デボジッ１〜したＮＩＩＩＱの領域あるいは層から形成
され得る。好ましくは、両方向性スレッシコルドブバイ
スは対になるドープ層とその囚に佇在する実質的にドー
プされていないかあるいはわずかにドープされた層から
形成する。これ等のデバイスの構造及びそれ等の製造方
法に関するその他の詳細は、前述の２つの出願を参照さ
れたい。
二方向性しきい値デバイスとは、２つのしきい値を右す
るデバイスを意味する。この場合、しきい値は大きさが
等しいが、極性において相Ｈに相反する。例えば、二方
向性しきい値デバイスは４．５ポル１〜のしきい値を有
することがでさ−、＋４．５ボルトないしはそれ以上の
電圧が印加された場合、又は−４，５ボルトに等しい若
しくはそれよりもネガティブな電圧が印加された場合に
のみ、該デバイスの各々が導通状態になる。
るデバイスを意味する。この場合、しきい値は大きさが
等しいが、極性において相Ｈに相反する。例えば、二方
向性しきい値デバイスは４．５ポル１〜のしきい値を有
することがでさ−、＋４．５ボルトないしはそれ以上の
電圧が印加された場合、又は−４，５ボルトに等しい若
しくはそれよりもネガティブな電圧が印加された場合に
のみ、該デバイスの各々が導通状態になる。
本発明によると、第４図の二方向性デバイスはうイン７
４と７４′ に適当な電圧を印加することによって使用
され得、好ましくは、共通接続点８２に加えられる所望
の充電電圧に関して、第２図において説明した波形５８
と５９に類似するＪ：うに、大きさにおいては同じであ
るが極性が異なる電圧をライン７４及び７４′ に印加
する。例えば、素子８４が充電される皿、＋１，０ボル
トを行選択アドレスライン１４に印加し、−９，０ボル
トを行選択アドレスライン７４′に印加することができ
る。これにより二方向性しきい値デバイス７８と８０に
電流が流れ、素子８４のコンデンサーへの電荷の貯蔵が
促進される。
４と７４′ に適当な電圧を印加することによって使用
され得、好ましくは、共通接続点８２に加えられる所望
の充電電圧に関して、第２図において説明した波形５８
と５９に類似するＪ：うに、大きさにおいては同じであ
るが極性が異なる電圧をライン７４及び７４′ に印加
する。例えば、素子８４が充電される皿、＋１，０ボル
トを行選択アドレスライン１４に印加し、−９，０ボル
トを行選択アドレスライン７４′に印加することができ
る。これにより二方向性しきい値デバイス７８と８０に
電流が流れ、素子８４のコンデンサーへの電荷の貯蔵が
促進される。
読み取り時間又は充電時間が過剰になる場合、ここに蓄
えられている電荷がしきい値デバイス７８と８０から漏
出するのを避けるために、走査サイクルの非読み取り部
分の間４．５ボルトのしきい値電圧よりも低く、且つ共
通接続点８２の電圧値とは異なる大きさの゛１圧を行選
択アドレスライン７４と７４′に加える。例えば、積分
時間の間、−４５ボルト以上で−ＩＯ１５ボルト以下の
電圧を行選択アドレスライン７４と７４′ に加えるこ
とができる。好ましくは、ライン１４と７４′ に印加
される電圧を、所望の共通接続点電圧に関して、大きさ
を等しいものとし、且つ、極性において相互に相反Ｊ“
るものとする。これににす、デバイス１８ど８０の固有
４：ヤパシタンスは、入射光にＪ：る素子８４の放電又
は充電に際しても全く影響を受けない。例えば、−４，
２ボルトと−３，８ボルトとをそれぞれライン７４と７
４′とにかけるか、又はライン７４と７４′ とを単に
一４ポル１−とするか若しくはこれに維持する。
えられている電荷がしきい値デバイス７８と８０から漏
出するのを避けるために、走査サイクルの非読み取り部
分の間４．５ボルトのしきい値電圧よりも低く、且つ共
通接続点８２の電圧値とは異なる大きさの゛１圧を行選
択アドレスライン７４と７４′に加える。例えば、積分
時間の間、−４５ボルト以上で−ＩＯ１５ボルト以下の
電圧を行選択アドレスライン７４と７４′ に加えるこ
とができる。好ましくは、ライン１４と７４′ に印加
される電圧を、所望の共通接続点電圧に関して、大きさ
を等しいものとし、且つ、極性において相互に相反Ｊ“
るものとする。これににす、デバイス１８ど８０の固有
４：ヤパシタンスは、入射光にＪ：る素子８４の放電又
は充電に際しても全く影響を受けない。例えば、−４，
２ボルトと−３，８ボルトとをそれぞれライン７４と７
４′とにかけるか、又はライン７４と７４′ とを単に
一４ポル１−とするか若しくはこれに維持する。
第５図に、本発明を具体化する他の電子マトリックスシ
ステムの画素ローケーション９０を示す。
ステムの画素ローケーション９０を示す。
上記した具体例と同様に、この場合のマトリックスも複
数の実質的に平行なアドレスライン対例えば行選択ライ
ン９２と９２′及び複数の実質的に平行な出力若しくは
列ライン例えば列アドレスライン９４を具備している。
数の実質的に平行なアドレスライン対例えば行選択ライ
ン９２と９２′及び複数の実質的に平行な出力若しくは
列ライン例えば列アドレスライン９４を具備している。
画素９０は更に一対の分離デバイスを含んでおり、これ
は電界効果型トランジスター９６と９８のようなトラン
ジスターの形態をしている。トランジスター９６と９８
は、アドレスライン対９２と９２′ の間で共通接続点
１００のところで直列に結合されている。更に詳しくは
、トランジスター９６のドレイン１０２がライン９２に
結合し、ソース１０４が共通接続点１００に結合してい
る。トランジスター９８のドレイン１０６は共通接続点
１００に結合し、ソース１０８はライン９２′ に結合
している。トランジスター９６のゲート１１０はそのド
レイン１０２に結合し、トランジスター９８のゲート１
１２がそのドレイン１０Ｇに結合している。ホトダイオ
ード１１４のような感光性素子は、共通接続点１００と
列アドレスライン９４との闇に結合している。
は電界効果型トランジスター９６と９８のようなトラン
ジスターの形態をしている。トランジスター９６と９８
は、アドレスライン対９２と９２′ の間で共通接続点
１００のところで直列に結合されている。更に詳しくは
、トランジスター９６のドレイン１０２がライン９２に
結合し、ソース１０４が共通接続点１００に結合してい
る。トランジスター９８のドレイン１０６は共通接続点
１００に結合し、ソース１０８はライン９２′ に結合
している。トランジスター９６のゲート１１０はそのド
レイン１０２に結合し、トランジスター９８のゲート１
１２がそのドレイン１０Ｇに結合している。ホトダイオ
ード１１４のような感光性素子は、共通接続点１００と
列アドレスライン９４との闇に結合している。
電界効果型トランジスター９６と９８は好ましくは集積
型に形成され、好ましくは該デバイスの半導体としてア
モルファス半導体合金のような堆積半導体材料を含んで
いる。このようなトランジスターをどのようにして構成
するかについての詳細は、当業者に周知である。トラン
ジスター９６と９８は、それらのゲートを駆動させるの
に使用される回路に応じて、アブレーションモード電界
効果型トランジスター又はエンハンスメントモード電界
効果型Ｉ−ランシスターのいずれでもよい。
型に形成され、好ましくは該デバイスの半導体としてア
モルファス半導体合金のような堆積半導体材料を含んで
いる。このようなトランジスターをどのようにして構成
するかについての詳細は、当業者に周知である。トラン
ジスター９６と９８は、それらのゲートを駆動させるの
に使用される回路に応じて、アブレーションモード電界
効果型トランジスター又はエンハンスメントモード電界
効果型Ｉ−ランシスターのいずれでもよい。
例えばトランジスター９６と９８が薄膜ｎ−チャネルエ
ンハンスメントモード電界効果型１〜ランシスターであ
る場合、光発生素子１１４は、例えばライン９２に＋１
６ボルトをかけ且つライン９２′ に−２４ボルトをか
けることにより充電される。−４ボルトの所望の共通接
続点電圧に関して、大きさが等しく穫性が反対である電
圧を組み合わせることにより、トランジスター９６と９
８を順バイアスして「オン」状態とし、列アドレスライ
ン９４に正か又は負の電圧を印加して素子１１４の充電
を促進する。貯蔵荷電の保持を促進するために、アドレ
スライン対９２．９２’ に加えられる電圧を反対にし
、−２４ボルトの電圧をライン９２にかけ、＋１６ボル
１−の電圧をライン９２′ にかける。所望の共通接続
点電圧に関して、同様に大きさが等しく極性が反対であ
るこれらの電圧はトランジスター９６と９８をバイアス
して「オフ」状態とし、素子１１４の貯蔵荷電の保持を
促進する。或いは、ライン９２と９２′を単に「ピロ」
ボルトにするか若しくはこれに維持し、又は電界効果型
１−ランシスター９６と９８が「オン」し始めるゲート
しきい値電圧よりも低い電圧において−ｂよい。
ンハンスメントモード電界効果型１〜ランシスターであ
る場合、光発生素子１１４は、例えばライン９２に＋１
６ボルトをかけ且つライン９２′ に−２４ボルトをか
けることにより充電される。−４ボルトの所望の共通接
続点電圧に関して、大きさが等しく穫性が反対である電
圧を組み合わせることにより、トランジスター９６と９
８を順バイアスして「オン」状態とし、列アドレスライ
ン９４に正か又は負の電圧を印加して素子１１４の充電
を促進する。貯蔵荷電の保持を促進するために、アドレ
スライン対９２．９２’ に加えられる電圧を反対にし
、−２４ボルトの電圧をライン９２にかけ、＋１６ボル
１−の電圧をライン９２′ にかける。所望の共通接続
点電圧に関して、同様に大きさが等しく極性が反対であ
るこれらの電圧はトランジスター９６と９８をバイアス
して「オフ」状態とし、素子１１４の貯蔵荷電の保持を
促進する。或いは、ライン９２と９２′を単に「ピロ」
ボルトにするか若しくはこれに維持し、又は電界効果型
１−ランシスター９６と９８が「オン」し始めるゲート
しきい値電圧よりも低い電圧において−ｂよい。
１−ランシスター９６と９８は、適当な行励振回路に共
通して接続しているか又は個々に接続しているそれぞれ
のゲートを有し得、そこから出る低電力駆動信号によっ
て「オン」、「オフ」される。このような構成を採るこ
とによって、行選択ライン９２と９２′ は、それぞれ
好ましく所望の電圧レベル例えばそれぞれ−２４ボルト
と＋１６ボルトに継続的に維持され、画素用のバス給電
ラインどして機能づる。
通して接続しているか又は個々に接続しているそれぞれ
のゲートを有し得、そこから出る低電力駆動信号によっ
て「オン」、「オフ」される。このような構成を採るこ
とによって、行選択ライン９２と９２′ は、それぞれ
好ましく所望の電圧レベル例えばそれぞれ−２４ボルト
と＋１６ボルトに継続的に維持され、画素用のバス給電
ラインどして機能づる。
２つの遮断素子からなる分離手段を含む画素を参照して
本発明の詳細な説明してきたが、多数の遮断素子を利用
する方が右利な場合がある。多数の素子は冗長構成（ｒ
ｅｃｌｕｎｄａｎｃｙ ｓｃｈｅｍｅ ）の一部として
機能し、欠損素子から派生する損失を排除することかで
きる。更に次に記載するような利点も得られる。
本発明の詳細な説明してきたが、多数の遮断素子を利用
する方が右利な場合がある。多数の素子は冗長構成（ｒ
ｅｃｌｕｎｄａｎｃｙ ｓｃｈｅｍｅ ）の一部として
機能し、欠損素子から派生する損失を排除することかで
きる。更に次に記載するような利点も得られる。
第６図に、直列に接続された遮断素子（この場合ダイオ
ード１２２である）のストリングからなる分離手段を含
む感光性画素１２０（又は液晶表示画素）の回路図が示
されている。アドレスライン１２４と １２４′ との
間にダイオード１２２が直列に配置されており、共通接
続点１２８の両側にそれぞれ２つのダイオードが配置さ
れている。前出の具体例と同様に、画素１２０には光発
生素子、この場合光ダイオード１２６が設けられており
、これは接続点１２８及び列アドレスライン１３０と電
気的に接続して配置される。第６図の如き回路を使用す
ることによってもたらされる利点は、たとえ１９のダイ
オード例えばダイオード１２２ａに同回路に発生する短
絡状態のため欠陥が生じたとしても、画素は動作不能に
陥らないということである。というのは、対になってい
る他方のダイオードこの場合ダイオード１２２ｂが必要
な分離を提供接続けるからである。
ード１２２である）のストリングからなる分離手段を含
む感光性画素１２０（又は液晶表示画素）の回路図が示
されている。アドレスライン１２４と １２４′ との
間にダイオード１２２が直列に配置されており、共通接
続点１２８の両側にそれぞれ２つのダイオードが配置さ
れている。前出の具体例と同様に、画素１２０には光発
生素子、この場合光ダイオード１２６が設けられており
、これは接続点１２８及び列アドレスライン１３０と電
気的に接続して配置される。第６図の如き回路を使用す
ることによってもたらされる利点は、たとえ１９のダイ
オード例えばダイオード１２２ａに同回路に発生する短
絡状態のため欠陥が生じたとしても、画素は動作不能に
陥らないということである。というのは、対になってい
る他方のダイオードこの場合ダイオード１２２ｂが必要
な分離を提供接続けるからである。
ここには４つのダイオードを例示したが、更に多くの素
子又はより少ない素子を同様に利用することも可能であ
ることに留意されたい。好ましい構成としては、共通接
続点の回りに配列した素子のキャパシタンスが容Ｍ性キ
ック効果を緩和するように実質的に等しくなるようにす
ることである。例えば、ダイオード１２２ｄを省き且つ
ダイオード１２２Ｃのカソードをライン１２４′ に接
続すれば、ダイオード１２２ａ、 １２２ｂ及び１２２
Ｃの３つの遮断素子を使用することができる。しかし、
このような配列においては、これらの素子のうちの１９
即ちダイオード１２２Ｃのキャパシタンスの大きさを、
残りの２つの素子即ちダイＡ−ド１２２ａと１２２ｂの
合み１キヤパシタンスとバランスさけるようにすること
が好ましい。
子又はより少ない素子を同様に利用することも可能であ
ることに留意されたい。好ましい構成としては、共通接
続点の回りに配列した素子のキャパシタンスが容Ｍ性キ
ック効果を緩和するように実質的に等しくなるようにす
ることである。例えば、ダイオード１２２ｄを省き且つ
ダイオード１２２Ｃのカソードをライン１２４′ に接
続すれば、ダイオード１２２ａ、 １２２ｂ及び１２２
Ｃの３つの遮断素子を使用することができる。しかし、
このような配列においては、これらの素子のうちの１９
即ちダイオード１２２Ｃのキャパシタンスの大きさを、
残りの２つの素子即ちダイＡ−ド１２２ａと１２２ｂの
合み１キヤパシタンスとバランスさけるようにすること
が好ましい。
第６図の具体例は短絡故障にし拘らず連続的に動作し得
るようになっているものであるが、ス１−リングの回路
を生じるような欠陥があれば動作不能に陥る。第７図の
回路はこのような問題点を解決Ｊ゛るために開発された
ものである。同第７図に図示されているように、画素１
４０の分離手段は２つのダイオード（１２２）ストリン
グを有しており、これらは行選択アドレスライン１２４
と１２４′ の間に並列配置されている。各ストリング
には第６図の具体例のように４つのダイオードが配置さ
れている。ただし、上記において詳しく説明したＪ：う
に、各ス１〜リングに２つ以上の分離手段を設（づるよ
うな配置らまた有利に使用し得るということに留意され
たい。前出の具体例と同様、画素１４０は光ダイオード
１２６の光発生素子を有している。第７図から、ダイオ
ード１２６が分離ダイオードの両ストリングの１妄続点
１２８と １２８′ に電気的に接続していることが判
る。ダイオードストリングの並列配置のため、ダイオー
ドのいずれか１９に１９の回路が生じたとしても、これ
は当該ストリングの１う分のみを動作から除去するだ（
プであって、残余のス１−リングの並列部分により分離
を続行Ｊることができる。各ス１〜リングが４つのダイ
オードを右しているので、この回路はもちろん短絡故障
に対してし充分に耐え１！？る。第６図及び第７図の具
体例においては共に、前出の具体例で１本べたよう＜ｒ
アドレス構成又は読み取り構成が使用され１ｒ−１る。
るようになっているものであるが、ス１−リングの回路
を生じるような欠陥があれば動作不能に陥る。第７図の
回路はこのような問題点を解決Ｊ゛るために開発された
ものである。同第７図に図示されているように、画素１
４０の分離手段は２つのダイオード（１２２）ストリン
グを有しており、これらは行選択アドレスライン１２４
と１２４′ の間に並列配置されている。各ストリング
には第６図の具体例のように４つのダイオードが配置さ
れている。ただし、上記において詳しく説明したＪ：う
に、各ス１〜リングに２つ以上の分離手段を設（づるよ
うな配置らまた有利に使用し得るということに留意され
たい。前出の具体例と同様、画素１４０は光ダイオード
１２６の光発生素子を有している。第７図から、ダイオ
ード１２６が分離ダイオードの両ストリングの１妄続点
１２８と １２８′ に電気的に接続していることが判
る。ダイオードストリングの並列配置のため、ダイオー
ドのいずれか１９に１９の回路が生じたとしても、これ
は当該ストリングの１う分のみを動作から除去するだ（
プであって、残余のス１−リングの並列部分により分離
を続行Ｊることができる。各ス１〜リングが４つのダイ
オードを右しているので、この回路はもちろん短絡故障
に対してし充分に耐え１！？る。第６図及び第７図の具
体例においては共に、前出の具体例で１本べたよう＜ｒ
アドレス構成又は読み取り構成が使用され１ｒ−１る。
第６図の具体例は、個々の遮断素子にかかる逆バイアス
電圧を右利に低下させるという利点を右している。第１
図の画素２２において、ダイオード３４の電圧降下は光
ダイオード４０のそれの２倍となり得る。第６図の具体
例はダイオード３４の替わりに２つのダイオード１２２
を直列に具有しているので、共通接続点３８が荷電され
る電圧は安全に倍化され、これにより感光素子４０が動
作づ゛るダイナミックレンジを２倍にすることができる
。このことは第７図の具体例についても同じである。第
６図の具体例の仙の利点としては、直列の遮断ダイオー
ド１２２が、同じ４ノイズの１１１−ｍ断ダイオードの
同じ基底電流容量を右しているということである。
電圧を右利に低下させるという利点を右している。第１
図の画素２２において、ダイオード３４の電圧降下は光
ダイオード４０のそれの２倍となり得る。第６図の具体
例はダイオード３４の替わりに２つのダイオード１２２
を直列に具有しているので、共通接続点３８が荷電され
る電圧は安全に倍化され、これにより感光素子４０が動
作づ゛るダイナミックレンジを２倍にすることができる
。このことは第７図の具体例についても同じである。第
６図の具体例の仙の利点としては、直列の遮断ダイオー
ド１２２が、同じ４ノイズの１１１−ｍ断ダイオードの
同じ基底電流容量を右しているということである。
しかし、遮断ダイオードが同じナイズであると仮定する
と、半量だけのキャパシタンスとなる。したがって、光
発生素子が結合している共通接続点と行選択ラインとの
間に直列に接続されたダイオードを複数個使用すること
により、分離１手段のイ１効なキャパシタンスを右利に
減少させることができ、したがって容量性キック効果を
減少さＵることができる。
と、半量だけのキャパシタンスとなる。したがって、光
発生素子が結合している共通接続点と行選択ラインとの
間に直列に接続されたダイオードを複数個使用すること
により、分離１手段のイ１効なキャパシタンスを右利に
減少させることができ、したがって容量性キック効果を
減少さＵることができる。
第６図及び第７図の具体例においては、ダイオードのよ
うな遮断素子を直列に接続したストリングが使用されて
いるが、ダイオード１２２に替えてその他の適当な分離
素子例えばしきい値スイッチのようなものを使用するこ
とができる。本発明の各具体例の実施化については、堆
積非単結晶半導体及びその他の薄膜材料に関して一般的
に記述されいる。しかしながら、画素及びその駆動構成
は、また、従前の結晶若しくはハイブリッド集積デバイ
ス及び技術を利用する実施化のために直接に実施化され
るか、又は簡単に適用され得、改良結晶又はハイブリッ
ド感光マトリックス若しくは線形アレイを製造すること
ができる。
うな遮断素子を直列に接続したストリングが使用されて
いるが、ダイオード１２２に替えてその他の適当な分離
素子例えばしきい値スイッチのようなものを使用するこ
とができる。本発明の各具体例の実施化については、堆
積非単結晶半導体及びその他の薄膜材料に関して一般的
に記述されいる。しかしながら、画素及びその駆動構成
は、また、従前の結晶若しくはハイブリッド集積デバイ
ス及び技術を利用する実施化のために直接に実施化され
るか、又は簡単に適用され得、改良結晶又はハイブリッ
ド感光マトリックス若しくは線形アレイを製造すること
ができる。
本発明の要旨を変更することなく本発明の具体例をいか
ようにも変形し得ることは、当業者に容易にＩ！Ｉ！解
される。以上述べた詳細説明、具体例及び添附図面の内
容は本発明の特定具体例をあくまでも例示する−６のに
過ぎないのであって、本発明を何ら限定するものではな
い。本発明の要旨は特許請求の範囲の欄に記載したとお
りのものである。
ようにも変形し得ることは、当業者に容易にＩ！Ｉ！解
される。以上述べた詳細説明、具体例及び添附図面の内
容は本発明の特定具体例をあくまでも例示する−６のに
過ぎないのであって、本発明を何ら限定するものではな
い。本発明の要旨は特許請求の範囲の欄に記載したとお
りのものである。
（以下余白）
第１図は本発明画素を形成する電子マトリクスシステム
の概略回路図、第２図は第１図のマトリクスシステムの
好ましい作動方法を示す一連の信号波形、第３Ａ図はオ
ンにされたときの本発明の分離手段の高電流可能出力及
び動作を示ず電流対電圧曲線、第３Ｂ図は本発明の画素
の分離手段の高インピーダンス状態即ちオフ状態を示す
別の電流対電圧曲線、第３Ｃ図は本発明によって双方の
ダイオードが順バイアス又は逆バイアスされたときの２
つのダイオード分離手段のスイッチング特性を示す別の
電流対電圧曲線、第４図はしきい値スイッチを使用する
本発明の画素の概略回路図、第５図はトランジスタを使
用する本発明の別の画素の概略図、第６図は直列に配列
された４つの分離素子を使用ザる本発明の更に別の画素
の概略図、第７図は２つの並列分離素子ス］へリングを
有する本発明の画素の概略図である。 １０・・・・・・マトリクスシステム、１１・・・・・
・光感受性アレイ、 １８、２０・・・・・・列アドレスラシす、２２−・・
画素、３４、３０・・・・・・分離デバイス、３８・・
・・・・接続点、４０・・・・・・光発生素子、４Ｇ・
・・・・・キャパシタ、５０・・・・・・励振器、５２
・・・・・・増幅回路、５４、５５・・・・・・電流増
幅器、５６．５７・・・・・・出力端子。 代理人イ（゛刀ヒ 中 村 主ＦＩＧ、 ４ ＦＩＧ、 ５
の概略回路図、第２図は第１図のマトリクスシステムの
好ましい作動方法を示す一連の信号波形、第３Ａ図はオ
ンにされたときの本発明の分離手段の高電流可能出力及
び動作を示ず電流対電圧曲線、第３Ｂ図は本発明の画素
の分離手段の高インピーダンス状態即ちオフ状態を示す
別の電流対電圧曲線、第３Ｃ図は本発明によって双方の
ダイオードが順バイアス又は逆バイアスされたときの２
つのダイオード分離手段のスイッチング特性を示す別の
電流対電圧曲線、第４図はしきい値スイッチを使用する
本発明の画素の概略回路図、第５図はトランジスタを使
用する本発明の別の画素の概略図、第６図は直列に配列
された４つの分離素子を使用ザる本発明の更に別の画素
の概略図、第７図は２つの並列分離素子ス］へリングを
有する本発明の画素の概略図である。 １０・・・・・・マトリクスシステム、１１・・・・・
・光感受性アレイ、 １８、２０・・・・・・列アドレスラシす、２２−・・
画素、３４、３０・・・・・・分離デバイス、３８・・
・・・・接続点、４０・・・・・・光発生素子、４Ｇ・
・・・・・キャパシタ、５０・・・・・・励振器、５２
・・・・・・増幅回路、５４、５５・・・・・・電流増
幅器、５６．５７・・・・・・出力端子。 代理人イ（゛刀ヒ 中 村 主ＦＩＧ、 ４ ＦＩＧ、 ５
Claims (37)
- （１）電荷を迅速に記憶及び／又は有効に保持するため
の画素であって、前記画素が、所与の結合キャパシタン
スをもつ能動素子と、画素の少なくとも一部分を通る電
流を選択的に遮断する電気的に相互接続された分離手段
とを含んでおり、前記分離手段が、前記電流を選択的に
遮断すべく協働する少なくとも２つの電流遮断手段を含
み、前記電流遮断手段が互いに直列に電気接続されてお
り且つ両者間に前記能動素子が電気接続された接続点を
有しており、画素の感度又は読取速度が向上しているこ
とを特徴とする画素。 - （２）前記電流遮断手段の各々が、少なくとも１つの電
流遮断素子を含むことを特徴とする特許請求の範囲第１
項に記載の画素。 - （３）前記電流遮断手段の各々が、唯１つの電流遮断手
段を含むことを特徴とする特許請求の範囲第１項に記載
の画素。 - （４）画素は、各遮断素子のキャパシタンスが実質的に
等しい値であり容量性キック雑音を実質的に減少させる
ように動作設計されていることを特徴とする特許請求の
範囲第２項に記載の画素。 - （５）前記少なくとも２つの電流遮断素子が、夫々の電
流−電圧曲線に少なくとも１つの実質的に同様の動作点
を有することを特徴とする特許請求の範囲第２項に記載
の画素。 - （６）前記少なくとも２つの電流遮断素子が実質的に同
様の動的動作特性をもつことを特徴 とする特許請求の範囲第２項に記載の画素。 - （７）前記少なくとも２つの電流遮断素子が実質的に等
しいことを特徴とする特許請求の範囲第２項に記載の画
素。 - （８）前記少なくとも２つの電流遮断素子がトランジス
タであることを特徴とする特許請求の範囲第２項に記載
の画素。 - （９）前記少なくとも２つの電流遮断素子がダイオード
であることを特徴とする特許請求の範囲第２項に記載の
画素。 - （１０）前記ダイオードがショットキーバリヤーダイオ
ードであることを特徴とする特許請求の範囲第９項に記
載の画素。 - （１１）前記ダイオードが薄膜半導体材料から形成され
た互いに異なる伝導形のドープ層を含むことを特徴とす
る特許請求の範囲第９項に記載の画素。 - （１２）前記ダイオードが更に、ｐ−ｉ−ｎ形ダイオー
ドを形成すべく前記互いに異なる伝導形のドープ層間に
設けられた実質的に真性の半導体合金材料の層を含むこ
とを特徴とする特許請求の範囲第１１項に記載の画素。 - （１３）前記少なくとも２つの遮断素子の少なくとも１
つが、実質的にアモルファスシリコン合金材料、アモル
ファスゲルマニウム合金材料、アモルフアスシリコンゲ
ルマニウム合金材料から成るグループから選択された半
導体材料層を含むことを特徴とする特許請求の範囲第２
項に記載の画素。 - （１４）前記少なくとも２つの電流遮断素子の少なくと
も１つが、第１半導体材料層と、第２半導体材料層と、
第３半導体材料層とから成る二方向性しきい値デバイス
であることを特徴とする特許請求の範囲第１項に記載の
画素。 - （１５）複数層が結晶質デバイスの複数領域であること
を特徴とする特許請求の範囲第１４項に記載の画素。 - （１６）前記第１層及び第３層がドープ半導体材料を含
むことを特徴とする特許請求の範囲第１４項に記載の画
素。 - （１７）前記能動素子がホトトランジスタであることを
特徴とする特許請求の範囲第１項に記載の画素。 - （１８）前記能動素子がホトレジスタであることを特徴
とする特許請求の範囲第１項に記載の画素。 - （１９）前記能動素子がホトダイオードであることを特
徴とする特許請求の範囲第１項に記載の画素。 - （２０）前記ホトダイオードがショットキーバリヤーダ
イオードであることを特徴とする特許請求の範囲第１９
項に記載の画素。 - （２１）前記ホトダイオードが薄膜半導体合金材料から
形成された互いに異なる伝導形のドープ層を含むことを
特徴とする特許請求の範囲第１９項に記載の画素。 - （２２）前記ホトダイオードが更に、ｐ−ｉ−ｎ形ホト
ダイオードを形成すべく前記互いに異なる伝導形のドー
プ層間に設けられた実質的に真性の半導体合金材料層を
含むことを特徴とする特許請求の範囲第１項に記載の画
素。 - （２３）前記能動素子が、実質的にアモルファスシリコ
ン合金材料、アモルファスゲルマニウム合金材料、アモ
ルファスシリコンゲルマニウム合金材料から成るグルー
プから選択された少なくとも１つの半導体材料層を含む
ことを特徴とする特許請求の範囲第１項に記載の画素。 - （２４）前記能動素子が、光影響性素子であることを特
徴とする特許請求の範囲第１項に記載の画素。 - （２５）前記光影響性素子が、中間に光影響性材料を挾
持した一対の電極を含むことを特徴とする特許請求の範
囲第２４項に記載の画素。 - （２６）前記光影響性材料が電気発色材料であることを
特徴とする特許請求の範囲第２５項に記載の画素。 - （２７）前記光影響性材料が液晶材料であることを特徴
とする特許請求の範囲第２５項に記載の画素。 - （２８）前記分離手段が、互いに直列に電気接続された
少なくとも４つの電流遮断素子を含むことを特徴とする
特許請求の範囲第１項に記載の画素。 - （２９）前記分離手段が、互いに直列に電気接続された
２つ以上の電流遮断素子のストリングを少なくとも２つ
含んでおり、前記ストリングは互いに並列に電気接続さ
れていることを特徴とする特許請求の範囲第１項に記載
の画素。 - （３０）前記ストリングの各々が、互いに直列に電気接
続された少なくとも４つの遮断素子を含むことを特徴と
する特許請求の範囲第２９項に記載の画素。 - （３１）前記分離手段が、中間に接続点を挟んで互いに
直列に電気接続された少なくとも３つの電流遮断素子を
含んでおり、接続点の両側の遮断素子の結合キャパシタ
ンスが実質的に同様であることを特徴とする特許請求の
範囲第２項に記載の画素。 - （３２）画素の少なくとも一部分を流れる電流を選択的
に遮断するために共通接続点で相互電気接続された能動
素子と分離手段とを含む画素の作動方法であって、前記
分離手段が電流導通状態にある期間の少なくとも一部分
の間は該分離手段を流れる電流の一部分だけが前記能動
素子に流れるように前記分離手段と前記能動素子とに作
動電位が印加されるステップを含む画素の作動方法。 - （３３）前記分離手段を電流導通状態に設定し前記能動
素子と前記接続点との間に電流を導通させて画素から検
出可能信号を得るために、前記共通接続点での所望電圧
に関して互いに反対の極性をもつ異なる第一対の電圧を
印加することによつて前記分離手段に第一作動電位を印
加するステップを含むことを特徴とする特許請求の範囲
第３２項に記載の方法。 - （３４）更に、前記分離手段を電流遮断状態にするため
に、前記所望電圧に関して互いに反対の極性をもつ異な
る第二対の電圧を印加することによって前記分離手段に
第二作動電位を印加することを特徴とする特許請求の範
囲第３３項に記載の方法。 - （３５）前記第一対の電圧が前記所望電圧に関して実質
的に等しい振幅をもつことを特徴とする特許請求の範囲
第３３項に記載の方法。 - （３６）前記第二対の電圧が前記所望電圧に関して実質
的に等しい振幅をもつことを特徴とする特許請求の範囲
第３４項に記載の方法。 - （３７）前記分離手段が電流導通状態を維持する期間の
終了直前に、前記分離手段には検出可能電流が流れてお
り前記能動素子には検出可能電流が流れていないことを
特徴とする特許請求の範囲第３２項に記載の方法。
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|---|---|---|---|
| US06/821,023 US4731610A (en) | 1986-01-21 | 1986-01-21 | Balanced drive electronic matrix system and method of operating the same |
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ID=25232305
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