JPS62166464A - 多重化処理装置の競合制御方式 - Google Patents
多重化処理装置の競合制御方式Info
- Publication number
- JPS62166464A JPS62166464A JP943186A JP943186A JPS62166464A JP S62166464 A JPS62166464 A JP S62166464A JP 943186 A JP943186 A JP 943186A JP 943186 A JP943186 A JP 943186A JP S62166464 A JPS62166464 A JP S62166464A
- Authority
- JP
- Japan
- Prior art keywords
- test
- storage device
- set area
- processing
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は一般的にはデータ処理方式に関し、特に、複数
の処理装置が１個の記憶装置を共有してなる多重化処理
装置の競合制御方式に関する。
の処理装置が１個の記憶装置を共有してなる多重化処理
装置の競合制御方式に関する。
（従来技術）
従来、この種の多重化処理装置の競合制御方式としては
、複数の処理装置が共有する記憶装置内に、テストアン
ドセット領域を設け、それソレノ処理装置が前記テスト
アンドセット領域をテストし、空き表示がある場合には
自処理装置番号と使用中表示を前記テストアンドセット
領域にセットし、使用中表示、がある帯金には、前記テ
スト、アンドセット領域が空き表示となるまでテストを
繰り返し実行することにより、処理装置間の競合を防止
するテストアンドセット命令制御方式が良く知られてい
る。
、複数の処理装置が共有する記憶装置内に、テストアン
ドセット領域を設け、それソレノ処理装置が前記テスト
アンドセット領域をテストし、空き表示がある場合には
自処理装置番号と使用中表示を前記テストアンドセット
領域にセットし、使用中表示、がある帯金には、前記テ
スト、アンドセット領域が空き表示となるまでテストを
繰り返し実行することにより、処理装置間の競合を防止
するテストアンドセット命令制御方式が良く知られてい
る。
（発明が解決しようとする問題点）
上述した従来のテストアンドセット命令制御１方式では
、記憶装置内のテストアンドセット領域が使用中表示で
ある場合、空き表示となるまで処理装置はテストを繰り
返し実行する必要があることから、記憶装置への無駄な
読み出しアクセスが増加することにより、多重化処理装
置全体の処理能力の低下をきたすという欠点があった。
、記憶装置内のテストアンドセット領域が使用中表示で
ある場合、空き表示となるまで処理装置はテストを繰り
返し実行する必要があることから、記憶装置への無駄な
読み出しアクセスが増加することにより、多重化処理装
置全体の処理能力の低下をきたすという欠点があった。
（問題点を解決するための手段）
このような問題点を解決するために本発明は、複数の処
理装置間に、記憶装置内のテストアンドセット領域が使
用中から空き表示に変化することを通知する手段を有し
、処理装置が記憶装置内のテストアンドセット領域を読
み出し、テスト結果が使用中であった場合には、使用中
から空き表示に変化することを通知する手段による通知
があるまでは、前記処理装置による記憶装置内のテスト
アンドセット領域への読み出し、テスト動作が待ち合せ
されるようにしたものである。
理装置間に、記憶装置内のテストアンドセット領域が使
用中から空き表示に変化することを通知する手段を有し
、処理装置が記憶装置内のテストアンドセット領域を読
み出し、テスト結果が使用中であった場合には、使用中
から空き表示に変化することを通知する手段による通知
があるまでは、前記処理装置による記憶装置内のテスト
アンドセット領域への読み出し、テスト動作が待ち合せ
されるようにしたものである。
（実施例）
次に１本発明に係るデータ処理装置の一実施例を図面を
参照して説明する。
参照して説明する。
添附図面において、主記憶装置１は処理装置間バス２に
よって複数の処理装置３ａ 、３ｂ・・・３ｎと接続さ
れており、また複数の処理装置３ａ、３ｂ・・・３ｎは
テストアンドセットリリース線４ＶＣよって接続されて
いる。処理装置３ａを例にとれば、処理装置３ａは演算
ユニット３０と、演算ユニット３０と接続されたローカ
ル記憶ユニット３１ａト演算ユニツト３０からのバスア
クセス指令ａ Ｋより処理装置間バス２を経由して主記
憶装置１又は他の処理装置３ｂ〜３ｎをアクセスするた
めのバスアクセス制御回路３２と、バスアクセス制御回
路３２が主記憶装置１ヘテストアンドセツト動作を行い
、使用中であった場合にセットされかつテストアンドセ
ットリリース線４によってリセットされるテストアンド
セット待ち合せフリップフロップ３３とから構成される
でいる。
よって複数の処理装置３ａ 、３ｂ・・・３ｎと接続さ
れており、また複数の処理装置３ａ、３ｂ・・・３ｎは
テストアンドセットリリース線４ＶＣよって接続されて
いる。処理装置３ａを例にとれば、処理装置３ａは演算
ユニット３０と、演算ユニット３０と接続されたローカ
ル記憶ユニット３１ａト演算ユニツト３０からのバスア
クセス指令ａ Ｋより処理装置間バス２を経由して主記
憶装置１又は他の処理装置３ｂ〜３ｎをアクセスするた
めのバスアクセス制御回路３２と、バスアクセス制御回
路３２が主記憶装置１ヘテストアンドセツト動作を行い
、使用中であった場合にセットされかつテストアンドセ
ットリリース線４によってリセットされるテストアンド
セット待ち合せフリップフロップ３３とから構成される
でいる。
次に、この様に構成されたデータ処理装置の動作につい
て説明する。処理装置３ａ 、３ｂ・・・３ｎは、ロー
カル記憶ユニット３１内に格納された命令を演算ユニッ
ト３０が逐−取り出して命令に対応した動作を行うもの
であり、複数の処理装置３ａ 、３ｂ・・・３ｎに共通
なデータを主記憶装置１の中に格納している。このため
、主記憶装置１の内の共通データの読み出し、書き込み
に際しては複数の処理装置３ａ 、３ｂ・・・３ｎの間
の競合を防止するために主記憶装置１の内にテストアン
ドセット領域を設け、第１にそのテストアンドセット領
域を読み出し、他処理装置が使用中でないことをテスト
し、空きであれば自らの装置番号を登録し、同時に使用
中表示をセットする。その後に。
て説明する。処理装置３ａ 、３ｂ・・・３ｎは、ロー
カル記憶ユニット３１内に格納された命令を演算ユニッ
ト３０が逐−取り出して命令に対応した動作を行うもの
であり、複数の処理装置３ａ 、３ｂ・・・３ｎに共通
なデータを主記憶装置１の中に格納している。このため
、主記憶装置１の内の共通データの読み出し、書き込み
に際しては複数の処理装置３ａ 、３ｂ・・・３ｎの間
の競合を防止するために主記憶装置１の内にテストアン
ドセット領域を設け、第１にそのテストアンドセット領
域を読み出し、他処理装置が使用中でないことをテスト
し、空きであれば自らの装置番号を登録し、同時に使用
中表示をセットする。その後に。
主記憶装置１の内の共通データの読み出し、書き込みを
行い、該動作の完了後は、前記テストアンドセット領域
にセットした使用中表示をリセットするよう構成するこ
とで、複数の処理装置３ａ。
行い、該動作の完了後は、前記テストアンドセット領域
にセットした使用中表示をリセットするよう構成するこ
とで、複数の処理装置３ａ。
３ｂ・・・３ｎの間の競合を防止している。これら一連
の主記憶装置１へのアクセスは、演算ユニット３０がバ
スアクセス制御回路３２に対してバスアクセス指令ａｉ
出すことで開始される。バスアクセス指令ａを受けたバ
スアクセス制御回路３２では、処理装置間バス２の使用
権を獲得した後、主記憶装置１に対するアクセスを行い
、読み出し動作が指示された場合には、応答情報すを演
算ユニット３０に返送する。演算ユニット３０が主記憶
装置１ヘテストアンドセツト動作を行う場合には、ハス
アクセス指令ａ及びテストアンドセット指示Ｃをバスア
クセス制御回路３２に送出する。前記指示を受けたバス
アクセス制御回路３２では、前述したと同様の方法によ
り、主記憶装置１をアクセスし、応答情報すを演算ユニ
ット３０に返送するとともに、応答情報すにテストアン
ドセット領域の使用中表示があれば、テストアンドセッ
ト待合せフリップフロップ３３をセットする。テストア
ンドセット待合せフリップフロップ３３がセットサした
後に、演算ユニット３０からのテストアンドセット指示
Ｃを伴なうバスアクセス指令ａは、主記憶装置１をアク
セスすることなく使用中表示として応答情報すを返送す
る。テストアンドセット領域の使用中表示のリセットは
、演算ユニット３０がバスアクセス指令ａとともにテス
トアンドセットリセット指示ｄをバスアクセス制御回路
３２に送出することで、バスアクセス制御回路３２では
処理装置間バス２の使用権を獲得した後、主記憶装置１
に対するアクセスを行い、テストアンドセット領域を空
き表示とするとともにテストアンドセットリリース線４
にも信号を送出することで他の処理装置のテストアンド
セット待合せフリップフロップ３３をリセットする。テ
ストアンドセット待合せフリップフロップ３３がリセッ
トされると、これまでバスアクセス制御回路３２内で使
用中表示を折り返していた演算ユニット３０からのテス
トアンドセット指示Ｃを伴なうバスアクセス指令ａけ再
び処理装置間バス２を経由して。
の主記憶装置１へのアクセスは、演算ユニット３０がバ
スアクセス制御回路３２に対してバスアクセス指令ａｉ
出すことで開始される。バスアクセス指令ａを受けたバ
スアクセス制御回路３２では、処理装置間バス２の使用
権を獲得した後、主記憶装置１に対するアクセスを行い
、読み出し動作が指示された場合には、応答情報すを演
算ユニット３０に返送する。演算ユニット３０が主記憶
装置１ヘテストアンドセツト動作を行う場合には、ハス
アクセス指令ａ及びテストアンドセット指示Ｃをバスア
クセス制御回路３２に送出する。前記指示を受けたバス
アクセス制御回路３２では、前述したと同様の方法によ
り、主記憶装置１をアクセスし、応答情報すを演算ユニ
ット３０に返送するとともに、応答情報すにテストアン
ドセット領域の使用中表示があれば、テストアンドセッ
ト待合せフリップフロップ３３をセットする。テストア
ンドセット待合せフリップフロップ３３がセットサした
後に、演算ユニット３０からのテストアンドセット指示
Ｃを伴なうバスアクセス指令ａは、主記憶装置１をアク
セスすることなく使用中表示として応答情報すを返送す
る。テストアンドセット領域の使用中表示のリセットは
、演算ユニット３０がバスアクセス指令ａとともにテス
トアンドセットリセット指示ｄをバスアクセス制御回路
３２に送出することで、バスアクセス制御回路３２では
処理装置間バス２の使用権を獲得した後、主記憶装置１
に対するアクセスを行い、テストアンドセット領域を空
き表示とするとともにテストアンドセットリリース線４
にも信号を送出することで他の処理装置のテストアンド
セット待合せフリップフロップ３３をリセットする。テ
ストアンドセット待合せフリップフロップ３３がリセッ
トされると、これまでバスアクセス制御回路３２内で使
用中表示を折り返していた演算ユニット３０からのテス
トアンドセット指示Ｃを伴なうバスアクセス指令ａけ再
び処理装置間バス２を経由して。
主記憶装置１に対するテストアンドセット動作を行うこ
とができる。
とができる。
（発明の効果）
以上説明したように本発明は、複数の処理装置間に、記
憶装置内のテストアンドセット領域が使用中から空き表
示に変化することを通知する手段を有し、処理装置が前
記テストアンドセット領域をテストした結果が使用中表
示であった場合には、前記通知手段による通知があるま
で、前記処理装置による前記テストアンドセット領域へ
のテスト動作を待ち合せることにより、記憶装置への無
効な読み出しアクセスを除去し、多重化処理装置全体の
処理能力の向上を図ることのできる効果がある。
憶装置内のテストアンドセット領域が使用中から空き表
示に変化することを通知する手段を有し、処理装置が前
記テストアンドセット領域をテストした結果が使用中表
示であった場合には、前記通知手段による通知があるま
で、前記処理装置による前記テストアンドセット領域へ
のテスト動作を待ち合せることにより、記憶装置への無
効な読み出しアクセスを除去し、多重化処理装置全体の
処理能力の向上を図ることのできる効果がある。
図面は本発明に係わるデータ処理装置の１実施例を示す
ブロック図である。 １・・・主記憶装置、 ２・・・処理装置間バス、
３ａ 、 ３ｂ 、・・・３ｎ・・・処理装置、４・・
・テストアンドセットリリース線、３０・・・演算ユニ
ット、 ３１・・・ローカル記憶ユニット、 ３２・・・バスアクセス制御回路、 ３３・・・テストアンドセット待合せフリップフロップ
。
ブロック図である。 １・・・主記憶装置、 ２・・・処理装置間バス、
３ａ 、 ３ｂ 、・・・３ｎ・・・処理装置、４・・
・テストアンドセットリリース線、３０・・・演算ユニ
ット、 ３１・・・ローカル記憶ユニット、 ３２・・・バスアクセス制御回路、 ３３・・・テストアンドセット待合せフリップフロップ
。
Claims (1)
- ひとつの記憶装置を複数の処理装置が共有し、それぞれ
の処理装置から前記記憶装置内のテストアンドセット領
域の内容をテストし、空き表示がある場合にのみ自処理
装置の番号及び使用中表示を前記記憶装置内のテストア
ンドセット領域にセットすることにより、複数の処理装
置間の競合を防止する多重化処理装置の競合制御方式に
おいて、複数の処理装置間に、記憶装置内のテストアン
ドセット領域が使用中から空き表示に変化することを通
知する通知手段を設け、処理装置が前記記憶装置内のテ
ストアンドセット領域をテストした結果が使用中表示で
あつた場合には、前記通知手段による通知があるまで前
記処理装置による前記記憶装置内のテストアンドセット
領域のテスト動作を待ち合せることを特徴とする多重化
処理装置の競合制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP943186A JPS62166464A (ja) | 1986-01-20 | 1986-01-20 | 多重化処理装置の競合制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP943186A JPS62166464A (ja) | 1986-01-20 | 1986-01-20 | 多重化処理装置の競合制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62166464A true JPS62166464A (ja) | 1987-07-22 |
Family
ID=11720141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP943186A Pending JPS62166464A (ja) | 1986-01-20 | 1986-01-20 | 多重化処理装置の競合制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0351556A2 (en) * | 1988-06-17 | 1990-01-24 | Modular Computer Systems Inc. | Semaphore memory to reduce common bus contention |
| JPH02500226A (ja) * | 1987-05-01 | 1990-01-25 | ディジタル イクイプメント コーポレーション | マルチプロセッサコンピュータシステムにおいてシステムリソースへの充分なアクセスを確保するコマンダノード方法及び装置 |
-
1986
- 1986-01-20 JP JP943186A patent/JPS62166464A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02500226A (ja) * | 1987-05-01 | 1990-01-25 | ディジタル イクイプメント コーポレーション | マルチプロセッサコンピュータシステムにおいてシステムリソースへの充分なアクセスを確保するコマンダノード方法及び装置 |
| EP0351556A2 (en) * | 1988-06-17 | 1990-01-24 | Modular Computer Systems Inc. | Semaphore memory to reduce common bus contention |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0194462B1 (en) | System bus means for inter-processor communication | |
| EP0022829B1 (en) | Data processing system | |
| RU99107385A (ru) | Система и способ обеспечения когерентности памяти в многошинной компьютерной системе | |
| GB2148563A (en) | Multiprocessor system | |
| JPH05173985A (ja) | プログラマブルコントローラ | |
| JPS62166464A (ja) | 多重化処理装置の競合制御方式 | |
| JPS6046748B2 (ja) | コンピユ−タの割込処理方式 | |
| JPH05173986A (ja) | プログラマブルコントローラ | |
| JP2837413B2 (ja) | 複数端末ｃｐｕを有するｃｔ装置 | |
| JP2952896B2 (ja) | マルチタスク・マルチプロセッサシステムにおける共有メモリアクセス方式 | |
| CA1245772A (en) | Logical arrangement for controlling use of different system displays by main processor and co-processor | |
| JPS5941080A (ja) | 共有デ−タアクセス方式 | |
| JPH02257249A (ja) | 情報処理システム | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JP2547329B2 (ja) | ロツクデータ設定装置 | |
| JP2883091B2 (ja) | マルチプロセッサーシステム | |
| JPS6217250B2 (ja) | ||
| JPH02158846A (ja) | データ処理装置 | |
| JPH0610795B2 (ja) | 共有メモリの診断方式 | |
| JPS63307529A (ja) | 演算処理ユニット間の通信制御方式 | |
| JPS6326759A (ja) | マルチプロセツサシステム | |
| JPH01154272A (ja) | マルチプロセッサ装置 | |
| JPH0378064A (ja) | 周辺制御部の統合メモリ管理による入出力制御方式 | |
| JPH0622016B2 (ja) | 情報処理システム | |
| JPS63158660A (ja) | マルチプロセツサバス制御方式 |