JPS62165436A - Phase comparator - Google Patents
Phase comparatorInfo
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- JPS62165436A JPS62165436A JP61007573A JP757386A JPS62165436A JP S62165436 A JPS62165436 A JP S62165436A JP 61007573 A JP61007573 A JP 61007573A JP 757386 A JP757386 A JP 757386A JP S62165436 A JPS62165436 A JP S62165436A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相同期ループ（Ｐ Ｌ Ｌ）に関し、特に
位相同期ループの構成要素の一つである位相比較器に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a phase-locked loop (PLL), and particularly to a phase comparator that is one of the components of the phase-locked loop.
本発明は、入力信号と電圧制御発振器（ＶＣＯ）出力信
号との位相差を検出し、制御信号を出力する手段を備え
た位相同期ループにおける位相比較器において、
上記入力信号と上記ＶＣＯ出力信号との比較出力信号に
所定の遅延を与え、この遅延された上記比較出力信号と
、遅延させないもとの上記比較出力信号との比較を選択
的に行い上記制御信号を出力する手段を設けることによ
り、
位相同期ループのループ利得をスイッチの切換えなしに
変えられるようにしたものである。The present invention provides a phase comparator in a phase-locked loop that includes means for detecting a phase difference between an input signal and a voltage-controlled oscillator (VCO) output signal and outputting a control signal. By providing means for applying a predetermined delay to the comparison output signal of and selectively comparing the delayed comparison output signal with the original comparison output signal that is not delayed and outputting the control signal, This allows the loop gain of the phase-locked loop to be changed without changing a switch.
従来、光デイスク装置等の位相同期ループは、第６図に
示されるように、位相比較器１１、低域ろ波器１２およ
び電圧制御発振器（ＶＣＯ）１３で構成され、媒体の欠
陥等による入力信号２０１の位相ずれに対しては、位相
比較器１１からのアップ信号２１０またはダウン信号２
１１によって、低域ろ波器１２の特性を変え、系のルー
プ利得を変更し同期ずれを防止していた。Conventionally, a phase-locked loop of an optical disk device, etc., is composed of a phase comparator 11, a low-pass filter 12, and a voltage-controlled oscillator (VCO) 13, as shown in FIG. For phase shift of signal 201, up signal 210 or down signal 2 from phase comparator 11
11, the characteristics of the low-pass filter 12 are changed to change the loop gain of the system to prevent synchronization.
上述した従来の位相比較器を用いた位相同期ループは、
位相比較器１１によって、位相ずれを検出し、出力され
るアップ信号２１０またはダウン信号２１１によって、
低域ろ波器１２のろ波特性を制御するための電解効果ト
ランジスタまたはアナログスイッチを駆動し、低域ろ波
器１２を構成する抵抗またはコンデンサの値を変更して
、特性を変え同期ずれを防止している。従って、位相比
較器１１としては、複雑で高精度なものを必要とするう
えに、電解効果トランジスタまたはアナログスイッチの
スイッチングノイズが大きいと、そのスイッチングノイ
ズにより同期ずれが起こる欠点があった。The phase-locked loop using the conventional phase comparator described above is
A phase shift is detected by the phase comparator 11, and the up signal 210 or the down signal 211 is output.
Driving a field effect transistor or analog switch for controlling the filtering characteristics of the low-pass filter 12 and changing the values of the resistors or capacitors that make up the low-pass filter 12 changes the characteristics and eliminates synchronization. is prevented. Therefore, the phase comparator 11 needs to be complex and highly accurate, and if the switching noise of the field effect transistor or analog switch is large, the switching noise causes a synchronization error.
本発明の目的は、上記の欠点を除去することにより、簡
単に構成できかつそれを用いた位相同期ループのループ
ゲインを変更でき、スイッチングノイズの発生を防止で
きる位相比較器を提供することにある。An object of the present invention is to provide a phase comparator that can be easily configured, can change the loop gain of a phase-locked loop using the same, and can prevent the generation of switching noise by eliminating the above-mentioned drawbacks. .
本発明は、入力信号と電圧制御発振器出力信号との比相
差を検出し制御信号を出力する手段を備えた位相同期ル
ープにおける位相比較器において、上記制御信号を出力
する手段は、一方の入力に上記入力信号が接続され、他
方の入力に上記電圧制御発振器出力信号またはこの出力
信号を反転した信号が接続された第一の位相比較回路（
１，２）と、この第一の位相比較回路の出力信号に所定
の遅延を与える遅延回路（３，４）と、この遅延回路の
出力信号を選択信号により選択し反転する選択回路（５
，６）と、この選択回路の出力信号と上記第一の位相比
較回路の出力信号との位相を比較し位相差に比例した信
号を制御信号として出力する第二の位相比較回路（７，
８）とを備えたことを特徴とする。The present invention provides a phase comparator in a phase-locked loop that includes means for detecting a relative phase difference between an input signal and a voltage-controlled oscillator output signal and outputting a control signal, wherein the means for outputting the control signal is connected to one input. a first phase comparator circuit to which the above input signal is connected and the other input connected to the above voltage controlled oscillator output signal or a signal obtained by inverting this output signal;
1, 2), a delay circuit (3, 4) that provides a predetermined delay to the output signal of this first phase comparison circuit, and a selection circuit (5) that selects and inverts the output signal of this delay circuit using a selection signal.
, 6) and a second phase comparison circuit (7,
8).
本発明はく第一の比較回路からの入力信号と■ＣＯ出力
信号とまたはＶＣＯ反転出力信号との位相差に対応した
比較出力信号を、遅延回路により遅延させ、この遅延出
力信号を選択回路により選択し、この選択された遅延出
力信号と上記比較出力信号との位相差を、第二の比較回
路により検出し、制御信号として出力する。従って、こ
の制御信号は入力信号とＶＣＯ出力信号またはＶＣＯ反
転出力信号との位相差に対応してその位相とレベルが変
わり、位相同期ループの利得を任意に変更することが可
能となる。According to the present invention, the comparison output signal corresponding to the phase difference between the input signal from the first comparison circuit and the CO output signal or the VCO inverted output signal is delayed by a delay circuit, and this delayed output signal is sent to the selection circuit by a selection circuit. A second comparison circuit detects the phase difference between the selected delayed output signal and the comparison output signal, and outputs it as a control signal. Therefore, the phase and level of this control signal change in accordance with the phase difference between the input signal and the VCO output signal or the VCO inverted output signal, making it possible to arbitrarily change the gain of the phase-locked loop.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る。本実施例は、入力信号１０１とインバータ９による
■ＣＯ出力信号１０２の反転信号であるＶＣＯ出力反転
信号１０３との論理積をとり位相差に比例する比較出力
信号１０４を出力するアンド回路１と、比較出力信号１
０４を遅延し、遅延出力信号１０６を出力する遅延回路
３と、遅延出力信号１０６とセレクト信号１１２との否
定論理積をとりナンド出力信号１０８を出力する。ナン
ド回路５と、比較出力信号１０４とナンド出力信号１０
８との論理積をとり位相差に比例するアップ信号１１０
を出力するアンド回路７と、入力信号１０１とＶＣＯ出
力信号１０２の論理積をとり位相差に比例する比較出力
信号１０５を出力するアンド回路２と、比較出力信号１
０５を遅延し、遅延出力信号１０７を出力する遅延回路
４と、遅延出力信号１０７とセレクト信号１１２との否
定論理積をとリナンド出力信号１０９を出力するナンド
回路６と、比較出力信号１０５とナンド出力信号１０９
との論理積をとり位相差に比例するダウン信号１１１を
出力するアンド回路８とを含んでいる。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. This embodiment includes an AND circuit 1 which performs the logical product of an input signal 101 and a VCO output inverted signal 103 which is an inverted signal of the CO output signal 102 from the inverter 9, and outputs a comparison output signal 104 proportional to the phase difference; Comparison output signal 1
04 and outputs a delayed output signal 106, a NAND operation is performed between the delayed output signal 106 and the select signal 112, and a NAND output signal 108 is output. NAND circuit 5, comparison output signal 104 and NAND output signal 10
8 and an up signal 110 proportional to the phase difference.
an AND circuit 7 that outputs the input signal 101 and the VCO output signal 102, and an AND circuit 2 that outputs the comparison output signal 105 proportional to the phase difference, and the comparison output signal 1
05 and outputs a delayed output signal 107; a NAND circuit 6 that outputs the NAND of the delayed output signal 107 and the select signal 112 and a Rinand output signal 109; Output signal 109
and an AND circuit 8 which calculates the logical product of the two signals and outputs a down signal 111 proportional to the phase difference.
本発明の特徴は、第１図において、遅延回路３．４、ナ
ンド回路５．６およびアンド回路７．８を設けたことに
ある。A feature of the present invention is that, in FIG. 1, a delay circuit 3.4, a NAND circuit 5.6, and an AND circuit 7.8 are provided.
次に、本実施例の動作について第２図、第３図、第４図
および第５図を用いて説明する。第２図はセレクト信号
１１２がローレベルのときの動作タイミング図、第３図
はセレクト信号１１２がハイレベルのときの動作タイミ
ング図、第４図はセレクト信号１１２がローレベルのと
きの位相比較特性図、および第５図はセレクト信号１１
２がハイレベルのときの位相比較特性図を示す。Next, the operation of this embodiment will be explained using FIGS. 2, 3, 4, and 5. Fig. 2 is an operation timing diagram when the select signal 112 is at low level, Fig. 3 is an operation timing diagram when the select signal 112 is at high level, and Fig. 4 is a phase comparison characteristic when the select signal 112 is at low level. , and FIG. 5 show the select signal 11.
2 shows a phase comparison characteristic diagram when signal 2 is at a high level.
いま、第２図において入力信号１０１のハイレベルの幅
をＴ、ローレベルの幅をＴの整数倍（図では３Ｔ）とす
ると、同期状態でＶＣＯ出力信号１０２は、ハイレベル
の幅およびローレベルの幅は共にＴであるので、同期し
ていればアンド回路１は、入力信号１０１とＶＣ○出力
信号１０２をインバータ９で反転したＶＣＯ出力反転信
号１０３との論理積をとり、比較出力信号１０４を１／
２Ｔの幅のハイレベルで出力し、アンド回路２は、入力
信号１０１とＶＣＯ出力信号１０２との論理積をとり比
較出力信号１０５を１／２Ｔの幅のハイレベルで出力す
る。遅延回路３は比較出力信号１０４を１／２Ｔだけ遅
延し、遅延出力信号１０６を出力し、遅延回路４は比較
出力信号１０５を１／２Ｔだけ遅延し、遅延出力信号１
０７を出力する。ナンド回路５はセレクト信号１１２が
ローレベルなので、遅延出力信号１０６のレベルに関係
なくナンド出力信号１０８をハイレベルで出力し、ナン
ド回路６はセレクト信号１１２がローレベルなので、遅
延出力信号１０７のレベルに関係なくナンド出力信号１
０９をハイレベルで出力する。アンド回路７はナンド出
力信号１０８がハイレベルなので、比較出力信号１０４
をそのままアップ信号１１０として出力し、アンド回路
８はナンド出力信号１０９がハイレベルなので、比較出
力信号１０５をそのままダウン信号１１１として出力す
る。Now, in FIG. 2, if the high-level width of the input signal 101 is T and the low-level width is an integral multiple of T (3T in the figure), the VCO output signal 102 in the synchronized state has a high-level width and a low-level width. Since the widths of both are T, if they are synchronized, the AND circuit 1 performs the logical product of the input signal 101 and the VCO output inverted signal 103 obtained by inverting the VC○ output signal 102 by the inverter 9, and outputs the comparison output signal 104. 1/
The AND circuit 2 performs a logical product of the input signal 101 and the VCO output signal 102 and outputs a comparison output signal 105 at a high level with a width of 1/2T. Delay circuit 3 delays comparison output signal 104 by 1/2T and outputs delayed output signal 106, and delay circuit 4 delays comparison output signal 105 by 1/2T and outputs delayed output signal 1.
Outputs 07. Since the select signal 112 of the NAND circuit 5 is at a low level, the NAND output signal 108 is output at a high level regardless of the level of the delayed output signal 106, and the NAND circuit 6 outputs the NAND output signal 108 at a high level regardless of the level of the delayed output signal 106. Since the select signal 112 is at a low level, the NAND circuit 6 outputs the NAND output signal 108 at a high level NAND output signal 1 regardless of
09 is output at high level. Since the NAND output signal 108 of the AND circuit 7 is at a high level, the comparison output signal 104
Since the NAND output signal 109 is at a high level, the AND circuit 8 outputs the comparison output signal 105 as it is as a down signal 111.
次に、同図に示すように、同期状態で入力信号１０１が
位相ずれを１７２Ｔ起こすと、アンド回路１は入力信号
１０１とＶＣＯ出力反転信号１０３との論理積をとり、
Ｔの幅のハイレベル信号である比較出力信号１０４を出
力し、アンド回路２は入力信号１０１とＶＣＯ出力信号
１０２の論理積をとり、比較出力信号１０５をローレベ
ルのまま出力する。いまセレクト信号１１２はローレベ
ルなので、アップ信号１１０は比較出力信号１０４がそ
のまま出力し、ダウン信号１１１は比較出力信号１０５
がそのまま出力するため、アップ信号１１０のみＴのハ
イレベル幅を出力する。Next, as shown in the same figure, when the input signal 101 causes a phase shift of 172T in the synchronous state, the AND circuit 1 performs a logical product of the input signal 101 and the VCO output inverted signal 103,
A comparison output signal 104, which is a high level signal with a width of T, is output, and an AND circuit 2 performs a logical product of the input signal 101 and the VCO output signal 102, and outputs a comparison output signal 105, which remains at a low level. Since the select signal 112 is now at a low level, the up signal 110 is output as the comparison output signal 104, and the down signal 111 is output as the comparison output signal 105.
Since it is output as is, only the up signal 110 outputs a high level width of T.
このときの位相比較特性は、第４図に示されるように三
角波特性となり、同期しているときはアンプ信号１１０
とダウン信号１１１とも１／２Ｔ出力であり、位相誤差
出力は相対的に「０」となり、入力信号１０１の位相が
±π／２ずれると、アップ信号１１０またはダウン信号
１１１はＴとなり、反対側のダウン信号１１１またはア
ップ信号１１０はＯＴとなるので、位相誤差出力は相対
的に「１」または「−ＩＪとなる。The phase comparison characteristic at this time becomes a triangular wave characteristic as shown in FIG. 4, and when synchronized, the amplifier signal 110
Both the and down signal 111 are 1/2T output, and the phase error output is relatively "0". When the phase of the input signal 101 is shifted by ±π/2, the up signal 110 or the down signal 111 becomes T, and the opposite side Since the down signal 111 or up signal 110 becomes OT, the phase error output becomes relatively "1" or "-IJ".
次に、第３図において入力信号１０１のハイレベルの幅
をＴ、ローレベルの幅をＴの整数倍（図では３Ｔ）とし
て、同期状態でＶＣＯ出力信号１０２はハイレベルの幅
およびローレベルの幅は共にＴであるので、アンド回路
１、アンド回路２、遅延回路３および遅延回路４の動作
は第２図の場合と同様である。いま同期していれば、ナ
ンド回路５はセレクト信号１１２がハイレベルなので、
遅延出力信号１０６を反転してナンド出力信号１０８を
出力し、ナンド回路６はセレクト信号１１２がハイレベ
ルなので、遅延出力信号１０７を反転してナンド出力信
号１０９を出力する。アンド回路７が比較出力信号１０
４とナンド出力信号１０８との論理積をとると、比較出
力信号１０４は１／２Ｔのハイレベルの幅を持ち、ナン
ド出力信号１０８ば、１／２ Ｔ遅延されて反転してい
るために、比較出力信号１０４をそのままアップ信号１
１０として出力し、アンド回路８が比較出力信号１０５
とナンド出力信号１０８との論理積をとると、比較出力
信号１０５は１／２Ｔのハイレベルの幅を持ち、ナンド
出力信号１０９は１／２Ｔ遅延され反転しているために
、比較出力信号１０５をそのままダウン信号１１１ と
して出力する。Next, in FIG. 3, assuming that the high level width of the input signal 101 is T and the low level width is an integral multiple of T (3T in the figure), the VCO output signal 102 in the synchronized state has a high level width and a low level width. Since both widths are T, the operations of AND circuit 1, AND circuit 2, delay circuit 3, and delay circuit 4 are the same as in the case of FIG. If it is synchronized now, the select signal 112 of the NAND circuit 5 is high level, so
The delayed output signal 106 is inverted and a NAND output signal 108 is output. Since the select signal 112 is at a high level, the NAND circuit 6 inverts the delayed output signal 107 and outputs a NAND output signal 109. AND circuit 7 outputs comparison output signal 10
4 and the NAND output signal 108, the comparison output signal 104 has a high level width of 1/2T, and the NAND output signal 108 is delayed by 1/2T and is inverted. Up signal 1 of comparison output signal 104 as it is
10, and the AND circuit 8 outputs the comparison output signal 105.
By taking the logical product of and the NAND output signal 108, the comparison output signal 105 has a high level width of 1/2T, and since the NAND output signal 109 is delayed and inverted by 1/2T, the comparison output signal 105 is output as is as a down signal 111.
次に、同図に示すように、同期状態で人力信号１０１が
位相ずれを１／２Ｔ起こすと、ナンド回路５はセレクト
信号１１２がハイレベルなので、遅延出力信号１０６を
反転してナンド出力信号１０８を出力し、ナンド回路６
はセレクト信号１１２がハイレベルなので、遅延出力信
号１０７を反転してナンド出力信号１０９を出力する。Next, as shown in the figure, when the human input signal 101 causes a phase shift of 1/2T in the synchronized state, the NAND circuit 5 inverts the delayed output signal 106 and outputs the NAND output signal 108 since the select signal 112 is at a high level. Outputs NAND circuit 6
Since the select signal 112 is at a high level, the delayed output signal 107 is inverted and the NAND output signal 109 is output.
アンド回路７が比較出力信号１０４とナンド出力信号１
０８との論理積をとると、比較出力信号１０４はＴのハ
イレベルの幅を持ち、ナンド出力信号１０８は１／２Ｔ
遅延され反転しているために、比較出力信号１０４の最
初の１７２Ｔのハイレベルをアップ信号１１０として出
力し、アンド回路８が比較出力信号１０５とナンド出力
信号１０９との論理積をとると、比較出力信号１０５は
ローレベルなので、ダウン信号１１１としてローレベル
を出力する。AND circuit 7 outputs comparison output signal 104 and NAND output signal 1
08, the comparison output signal 104 has a high level width of T, and the NAND output signal 108 has a width of 1/2T.
Since it is delayed and inverted, the first 172T high level of the comparison output signal 104 is output as the up signal 110, and when the AND circuit 8 takes the AND of the comparison output signal 105 and the NAND output signal 109, the comparison Since the output signal 105 is at a low level, a low level is output as a down signal 111.
このときの位相比較特性は、第５図に示されるように三
角波特性となり、同期しているときはアップ信号１１０
とダウン信号１１１ともに１７２Ｔ出力であり、位相誤
差出力は相対的に「０」となり、入力信号１０１の位相
が±π／２ずれると、アップ信号１１０またはダウン信
号１１１は１／２Ｔにしかならず、反対側のダウン信号
１１１またはアンプ信号１１０はＯＴとなるので、位相
誤差出力は相対的に「１／２」またはｒ−１／２Ｊとな
る。The phase comparison characteristic at this time becomes a triangular wave characteristic as shown in FIG. 5, and when synchronized, the up signal 110
and down signal 111 are both 172T output, and the phase error output is relatively "0". If the phase of input signal 101 is shifted by ±π/2, up signal 110 or down signal 111 will only be 1/2T, and the opposite is true. Since the down signal 111 or the amplifier signal 110 on the side becomes OT, the phase error output becomes relatively "1/2" or r-1/2J.
なお、遅延回路３および遅延回路４の遅延時間は１７２
Ｔとしたが、これにこだわることなく必要な遅延時間に
設定できる。また、セレクト信号１１２は位相同期ルー
プ（ＰＬＬ）の引き込み時はローレベルで引き込み後は
ハイレベルにするというように使われる。Note that the delay time of delay circuit 3 and delay circuit 4 is 172
Although T is used, the delay time can be set as required without being particular about this. Further, the select signal 112 is used such that it is at a low level when the phase-locked loop (PLL) is engaged, and is set at a high level after the engagement.
以上、説明したように、本実施例によると、アップ信号
１１０あるいはダウン信号１１１を、入力信号１０１と
ＶＣＯ出力信号１０２との位相差に対応して、その位相
とレベルを変えることができ、従来のようにスイッチン
グ切換えにより低域ろ波器の特性を変えることなく、位
相同期回路のループ利得を変えることができる。As described above, according to this embodiment, the phase and level of the up signal 110 or down signal 111 can be changed in accordance with the phase difference between the input signal 101 and the VCO output signal 102, and By switching, the loop gain of the phase-locked circuit can be changed without changing the characteristics of the low-pass filter.
以上説明したように本発明は、人力信号とＶＣＯ出力信
号またはＶＣＯ反転出力信号との位相差を検出する第一
の位相比較回路の出力を遅延し、この遅延信号と上記第
一の位相比較回路の出力とを選択的に比較し、それらの
位相差に対応し制御信号を出力する手段を設けることに
より、入力信号とＶＣＯ出力信号との位相差に対応して
、制御信号の位相およびレベルを変え、位相同期ループ
のループ利得を任意に設定できる効果がある。As explained above, the present invention delays the output of a first phase comparator circuit that detects the phase difference between a human input signal and a VCO output signal or a VCO inverted output signal, and combines this delayed signal with the first phase comparator circuit. By providing a means for selectively comparing the output of the VCO and outputting a control signal corresponding to the phase difference between them, the phase and level of the control signal can be adjusted in accordance with the phase difference between the input signal and the VCO output signal. This has the effect of allowing the loop gain of the phase-locked loop to be set arbitrarily.
しかも本発明は単純な論理回路と遅延回路とで簡単に構
成される効果がある。Furthermore, the present invention has the advantage that it can be easily constructed using a simple logic circuit and a delay circuit.
従って、本発明の位相比較器を用いた位相同期ループで
は、従来のように制御信号で低域ろ波器のスイッチ切り
換えを行う必要はなくなり、スイッチングノイズが除去
され、安定に動作する位相同期ループを簡単に得ること
ができ、その効果は大である。Therefore, in the phase-locked loop using the phase comparator of the present invention, there is no need to switch the low-pass filter using a control signal as in the past, switching noise is removed, and the phase-locked loop operates stably. can be obtained easily and its effects are great.
第１図は本発明の一実施例の構成を示すブロック図。
第２図はセレクト信号１１２がローレベルのときの動作
タイミング図。
第３図はセレクト信号１１２がハイレベルのときの動作
タイミング図。
第４図はセレクト信号１１２がローレレベルのときの位
相比較特性図。
第５図はセレクト信号１１２がハイレベルのときの位相
比較特性図。
第６図は位相同期ループ（ＰＬＬ）の構成を示すブロッ
ク図。
１．２．７．８・・・アンド回路、３．４・・・遅延回
路、５．６・・・ナンド回路、９・・・インバータ、１
１・・・位相比較器、１２・・・低域ろ波器、１３・・
・電圧制御発振器、１０１．２０１・・・入力信号、１
０２．２０２・・・ＶＣ○出力信号、１０３・・・ＶＣ
Ｏ出力反転信号、１０４．１０５・・・比較出力信号、
１０６．１０７・・・遅延出力信号、１０８．１０９・
・・ナンド出力信号、１１０．２１０・・・ア・ノブ信
号、１１１．２１１・・・ダウン信号、１１２・・・セ
レクト信号、２０３・・・制御信号。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. FIG. 2 is an operation timing diagram when the select signal 112 is at a low level. FIG. 3 is an operation timing diagram when the select signal 112 is at a high level. FIG. 4 is a phase comparison characteristic diagram when the select signal 112 is at the low level. FIG. 5 is a phase comparison characteristic diagram when the select signal 112 is at a high level. FIG. 6 is a block diagram showing the configuration of a phase locked loop (PLL). 1.2.7.8...AND circuit, 3.4...Delay circuit, 5.6...NAND circuit, 9...Inverter, 1
1... Phase comparator, 12... Low pass filter, 13...
・Voltage controlled oscillator, 101.201...Input signal, 1
02.202...VC○ output signal, 103...VC
O output inverted signal, 104.105... comparison output signal,
106.107...delayed output signal, 108.109...
... NAND output signal, 110.210 ... A knob signal, 111.211 ... Down signal, 112 ... Select signal, 203 ... Control signal.
Claims (1)
検出し制御信号を出力する手段を備えた位相同期ループ
における位相比較器において、 上記制御信号を出力する手段は、 一方の入力に上記入力信号が接続され、他方の入力に上
記電圧制御発振器出力信号またはこの出力信号を反転し
た信号が接続された第一の位相比較回路（１、２）と、 この第一の位相比較回路の出力信号に所定の遅延を与え
る遅延回路（３、４）と、 この遅延回路の出力信号を選択信号により選択し反転す
る選択回路（５、６）と、 この選択回路の出力信号と上記第一の位相比較回路の出
力信号との位相を比較し位相差に比例した信号を制御信
号として出力する第二の位相比較回路（７、８）と を含むことを特徴とする位相比較器。(1) In a phase comparator in a phase-locked loop, which is equipped with means for detecting a ratio difference between an input signal and a voltage-controlled oscillator output signal and outputting a control signal, the means for outputting the control signal is connected to one input as described above. a first phase comparison circuit (1, 2) to which an input signal is connected and the other input to which the voltage controlled oscillator output signal or a signal obtained by inverting this output signal is connected; and an output of this first phase comparison circuit. a delay circuit (3, 4) that gives a predetermined delay to the signal; a selection circuit (5, 6) that selects and inverts the output signal of this delay circuit using a selection signal; A phase comparator comprising a second phase comparator circuit (7, 8) that compares the phase with the output signal of the phase comparator circuit and outputs a signal proportional to the phase difference as a control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007573A JPS62165436A (en) | 1986-01-17 | 1986-01-17 | Phase comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007573A JPS62165436A (en) | 1986-01-17 | 1986-01-17 | Phase comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165436A true JPS62165436A (en) | 1987-07-22 |
Family
ID=11669551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007573A Pending JPS62165436A (en) | 1986-01-17 | 1986-01-17 | Phase comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165436A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165226A (en) * | 1987-12-22 | 1989-06-29 | Nec Corp | Phase locked loop oscillator |
-
1986
- 1986-01-17 JP JP61007573A patent/JPS62165436A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165226A (en) * | 1987-12-22 | 1989-06-29 | Nec Corp | Phase locked loop oscillator |
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