JPS62165436A - Phase comparator - Google Patents
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- JPS62165436A JPS62165436A JP61007573A JP757386A JPS62165436A JP S62165436 A JPS62165436 A JP S62165436A JP 61007573 A JP61007573 A JP 61007573A JP 757386 A JP757386 A JP 757386A JP S62165436 A JPS62165436 A JP S62165436A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相同期ループ(P L L)に関し、特に
位相同期ループの構成要素の一つである位相比較器に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a phase-locked loop (PLL), and particularly to a phase comparator that is one of the components of the phase-locked loop.
本発明は、入力信号と電圧制御発振器(VCO)出力信
号との位相差を検出し、制御信号を出力する手段を備え
た位相同期ループにおける位相比較器において、
上記入力信号と上記VCO出力信号との比較出力信号に
所定の遅延を与え、この遅延された上記比較出力信号と
、遅延させないもとの上記比較出力信号との比較を選択
的に行い上記制御信号を出力する手段を設けることによ
り、
位相同期ループのループ利得をスイッチの切換えなしに
変えられるようにしたものである。The present invention provides a phase comparator in a phase-locked loop that includes means for detecting a phase difference between an input signal and a voltage-controlled oscillator (VCO) output signal and outputting a control signal. By providing means for applying a predetermined delay to the comparison output signal of and selectively comparing the delayed comparison output signal with the original comparison output signal that is not delayed and outputting the control signal, This allows the loop gain of the phase-locked loop to be changed without changing a switch.
従来、光デイスク装置等の位相同期ループは、第6図に
示されるように、位相比較器11、低域ろ波器12およ
び電圧制御発振器(VCO)13で構成され、媒体の欠
陥等による入力信号201の位相ずれに対しては、位相
比較器11からのアップ信号210またはダウン信号2
11によって、低域ろ波器12の特性を変え、系のルー
プ利得を変更し同期ずれを防止していた。Conventionally, a phase-locked loop of an optical disk device, etc., is composed of a phase comparator 11, a low-pass filter 12, and a voltage-controlled oscillator (VCO) 13, as shown in FIG. For phase shift of signal 201, up signal 210 or down signal 2 from phase comparator 11
11, the characteristics of the low-pass filter 12 are changed to change the loop gain of the system to prevent synchronization.
上述した従来の位相比較器を用いた位相同期ループは、
位相比較器11によって、位相ずれを検出し、出力され
るアップ信号210またはダウン信号211によって、
低域ろ波器12のろ波特性を制御するための電解効果ト
ランジスタまたはアナログスイッチを駆動し、低域ろ波
器12を構成する抵抗またはコンデンサの値を変更して
、特性を変え同期ずれを防止している。従って、位相比
較器11としては、複雑で高精度なものを必要とするう
えに、電解効果トランジスタまたはアナログスイッチの
スイッチングノイズが大きいと、そのスイッチングノイ
ズにより同期ずれが起こる欠点があった。The phase-locked loop using the conventional phase comparator described above is
A phase shift is detected by the phase comparator 11, and the up signal 210 or the down signal 211 is output.
Driving a field effect transistor or analog switch for controlling the filtering characteristics of the low-pass filter 12 and changing the values of the resistors or capacitors that make up the low-pass filter 12 changes the characteristics and eliminates synchronization. is prevented. Therefore, the phase comparator 11 needs to be complex and highly accurate, and if the switching noise of the field effect transistor or analog switch is large, the switching noise causes a synchronization error.
本発明の目的は、上記の欠点を除去することにより、簡
単に構成できかつそれを用いた位相同期ループのループ
ゲインを変更でき、スイッチングノイズの発生を防止で
きる位相比較器を提供することにある。An object of the present invention is to provide a phase comparator that can be easily configured, can change the loop gain of a phase-locked loop using the same, and can prevent the generation of switching noise by eliminating the above-mentioned drawbacks. .
本発明は、入力信号と電圧制御発振器出力信号との比相
差を検出し制御信号を出力する手段を備えた位相同期ル
ープにおける位相比較器において、上記制御信号を出力
する手段は、一方の入力に上記入力信号が接続され、他
方の入力に上記電圧制御発振器出力信号またはこの出力
信号を反転した信号が接続された第一の位相比較回路(
1,2)と、この第一の位相比較回路の出力信号に所定
の遅延を与える遅延回路(3,4)と、この遅延回路の
出力信号を選択信号により選択し反転する選択回路(5
,6)と、この選択回路の出力信号と上記第一の位相比
較回路の出力信号との位相を比較し位相差に比例した信
号を制御信号として出力する第二の位相比較回路(7,
8)とを備えたことを特徴とする。The present invention provides a phase comparator in a phase-locked loop that includes means for detecting a relative phase difference between an input signal and a voltage-controlled oscillator output signal and outputting a control signal, wherein the means for outputting the control signal is connected to one input. a first phase comparator circuit to which the above input signal is connected and the other input connected to the above voltage controlled oscillator output signal or a signal obtained by inverting this output signal;
1, 2), a delay circuit (3, 4) that provides a predetermined delay to the output signal of this first phase comparison circuit, and a selection circuit (5) that selects and inverts the output signal of this delay circuit using a selection signal.
, 6) and a second phase comparison circuit (7,
8).
本発明はく第一の比較回路からの入力信号と■CO出力
信号とまたはVCO反転出力信号との位相差に対応した
比較出力信号を、遅延回路により遅延させ、この遅延出
力信号を選択回路により選択し、この選択された遅延出
力信号と上記比較出力信号との位相差を、第二の比較回
路により検出し、制御信号として出力する。従って、こ
の制御信号は入力信号とVCO出力信号またはVCO反
転出力信号との位相差に対応してその位相とレベルが変
わり、位相同期ループの利得を任意に変更することが可
能となる。According to the present invention, the comparison output signal corresponding to the phase difference between the input signal from the first comparison circuit and the CO output signal or the VCO inverted output signal is delayed by a delay circuit, and this delayed output signal is sent to the selection circuit by a selection circuit. A second comparison circuit detects the phase difference between the selected delayed output signal and the comparison output signal, and outputs it as a control signal. Therefore, the phase and level of this control signal change in accordance with the phase difference between the input signal and the VCO output signal or the VCO inverted output signal, making it possible to arbitrarily change the gain of the phase-locked loop.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例の構成を示すブロック図であ
る。本実施例は、入力信号101とインバータ9による
■CO出力信号102の反転信号であるVCO出力反転
信号103との論理積をとり位相差に比例する比較出力
信号104を出力するアンド回路1と、比較出力信号1
04を遅延し、遅延出力信号106を出力する遅延回路
3と、遅延出力信号106とセレクト信号112との否
定論理積をとりナンド出力信号108を出力する。ナン
ド回路5と、比較出力信号104とナンド出力信号10
8との論理積をとり位相差に比例するアップ信号110
を出力するアンド回路7と、入力信号101とVCO出
力信号102の論理積をとり位相差に比例する比較出力
信号105を出力するアンド回路2と、比較出力信号1
05を遅延し、遅延出力信号107を出力する遅延回路
4と、遅延出力信号107とセレクト信号112との否
定論理積をとリナンド出力信号109を出力するナンド
回路6と、比較出力信号105とナンド出力信号109
との論理積をとり位相差に比例するダウン信号111を
出力するアンド回路8とを含んでいる。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. This embodiment includes an AND circuit 1 which performs the logical product of an input signal 101 and a VCO output inverted signal 103 which is an inverted signal of the CO output signal 102 from the inverter 9, and outputs a comparison output signal 104 proportional to the phase difference; Comparison output signal 1
04 and outputs a delayed output signal 106, a NAND operation is performed between the delayed output signal 106 and the select signal 112, and a NAND output signal 108 is output. NAND circuit 5, comparison output signal 104 and NAND output signal 10
8 and an up signal 110 proportional to the phase difference.
an AND circuit 7 that outputs the input signal 101 and the VCO output signal 102, and an AND circuit 2 that outputs the comparison output signal 105 proportional to the phase difference, and the comparison output signal 1
05 and outputs a delayed output signal 107; a NAND circuit 6 that outputs the NAND of the delayed output signal 107 and the select signal 112 and a Rinand output signal 109; Output signal 109
and an AND circuit 8 which calculates the logical product of the two signals and outputs a down signal 111 proportional to the phase difference.
本発明の特徴は、第1図において、遅延回路3.4、ナ
ンド回路5.6およびアンド回路7.8を設けたことに
ある。A feature of the present invention is that, in FIG. 1, a delay circuit 3.4, a NAND circuit 5.6, and an AND circuit 7.8 are provided.
次に、本実施例の動作について第2図、第3図、第4図
および第5図を用いて説明する。第2図はセレクト信号
112がローレベルのときの動作タイミング図、第3図
はセレクト信号112がハイレベルのときの動作タイミ
ング図、第4図はセレクト信号112がローレベルのと
きの位相比較特性図、および第5図はセレクト信号11
2がハイレベルのときの位相比較特性図を示す。Next, the operation of this embodiment will be explained using FIGS. 2, 3, 4, and 5. Fig. 2 is an operation timing diagram when the select signal 112 is at low level, Fig. 3 is an operation timing diagram when the select signal 112 is at high level, and Fig. 4 is a phase comparison characteristic when the select signal 112 is at low level. , and FIG. 5 show the select signal 11.
2 shows a phase comparison characteristic diagram when signal 2 is at a high level.
いま、第2図において入力信号101のハイレベルの幅
をT、ローレベルの幅をTの整数倍(図では3T)とす
ると、同期状態でVCO出力信号102は、ハイレベル
の幅およびローレベルの幅は共にTであるので、同期し
ていればアンド回路1は、入力信号101とVC○出力
信号102をインバータ9で反転したVCO出力反転信
号103との論理積をとり、比較出力信号104を1/
2Tの幅のハイレベルで出力し、アンド回路2は、入力
信号101とVCO出力信号102との論理積をとり比
較出力信号105を1/2Tの幅のハイレベルで出力す
る。遅延回路3は比較出力信号104を1/2Tだけ遅
延し、遅延出力信号106を出力し、遅延回路4は比較
出力信号105を1/2Tだけ遅延し、遅延出力信号1
07を出力する。ナンド回路5はセレクト信号112が
ローレベルなので、遅延出力信号106のレベルに関係
なくナンド出力信号108をハイレベルで出力し、ナン
ド回路6はセレクト信号112がローレベルなので、遅
延出力信号107のレベルに関係なくナンド出力信号1
09をハイレベルで出力する。アンド回路7はナンド出
力信号108がハイレベルなので、比較出力信号104
をそのままアップ信号110として出力し、アンド回路
8はナンド出力信号109がハイレベルなので、比較出
力信号105をそのままダウン信号111として出力す
る。Now, in FIG. 2, if the high-level width of the input signal 101 is T and the low-level width is an integral multiple of T (3T in the figure), the VCO output signal 102 in the synchronized state has a high-level width and a low-level width. Since the widths of both are T, if they are synchronized, the AND circuit 1 performs the logical product of the input signal 101 and the VCO output inverted signal 103 obtained by inverting the VC○ output signal 102 by the inverter 9, and outputs the comparison output signal 104. 1/
The AND circuit 2 performs a logical product of the input signal 101 and the VCO output signal 102 and outputs a comparison output signal 105 at a high level with a width of 1/2T. Delay circuit 3 delays comparison output signal 104 by 1/2T and outputs delayed output signal 106, and delay circuit 4 delays comparison output signal 105 by 1/2T and outputs delayed output signal 1.
Outputs 07. Since the select signal 112 of the NAND circuit 5 is at a low level, the NAND output signal 108 is output at a high level regardless of the level of the delayed output signal 106, and the NAND circuit 6 outputs the NAND output signal 108 at a high level regardless of the level of the delayed output signal 106. Since the select signal 112 is at a low level, the NAND circuit 6 outputs the NAND output signal 108 at a high level NAND output signal 1 regardless of
09 is output at high level. Since the NAND output signal 108 of the AND circuit 7 is at a high level, the comparison output signal 104
Since the NAND output signal 109 is at a high level, the AND circuit 8 outputs the comparison output signal 105 as it is as a down signal 111.
次に、同図に示すように、同期状態で入力信号101が
位相ずれを172T起こすと、アンド回路1は入力信号
101とVCO出力反転信号103との論理積をとり、
Tの幅のハイレベル信号である比較出力信号104を出
力し、アンド回路2は入力信号101とVCO出力信号
102の論理積をとり、比較出力信号105をローレベ
ルのまま出力する。いまセレクト信号112はローレベ
ルなので、アップ信号110は比較出力信号104がそ
のまま出力し、ダウン信号111は比較出力信号105
がそのまま出力するため、アップ信号110のみTのハ
イレベル幅を出力する。Next, as shown in the same figure, when the input signal 101 causes a phase shift of 172T in the synchronous state, the AND circuit 1 performs a logical product of the input signal 101 and the VCO output inverted signal 103,
A comparison output signal 104, which is a high level signal with a width of T, is output, and an AND circuit 2 performs a logical product of the input signal 101 and the VCO output signal 102, and outputs a comparison output signal 105, which remains at a low level. Since the select signal 112 is now at a low level, the up signal 110 is output as the comparison output signal 104, and the down signal 111 is output as the comparison output signal 105.
Since it is output as is, only the up signal 110 outputs a high level width of T.
このときの位相比較特性は、第4図に示されるように三
角波特性となり、同期しているときはアンプ信号110
とダウン信号111とも1/2T出力であり、位相誤差
出力は相対的に「0」となり、入力信号101の位相が
±π/2ずれると、アップ信号110またはダウン信号
111はTとなり、反対側のダウン信号111またはア
ップ信号110はOTとなるので、位相誤差出力は相対
的に「1」または「−IJとなる。The phase comparison characteristic at this time becomes a triangular wave characteristic as shown in FIG. 4, and when synchronized, the amplifier signal 110
Both the and down signal 111 are 1/2T output, and the phase error output is relatively "0". When the phase of the input signal 101 is shifted by ±π/2, the up signal 110 or the down signal 111 becomes T, and the opposite side Since the down signal 111 or up signal 110 becomes OT, the phase error output becomes relatively "1" or "-IJ".
次に、第3図において入力信号101のハイレベルの幅
をT、ローレベルの幅をTの整数倍(図では3T)とし
て、同期状態でVCO出力信号102はハイレベルの幅
およびローレベルの幅は共にTであるので、アンド回路
1、アンド回路2、遅延回路3および遅延回路4の動作
は第2図の場合と同様である。いま同期していれば、ナ
ンド回路5はセレクト信号112がハイレベルなので、
遅延出力信号106を反転してナンド出力信号108を
出力し、ナンド回路6はセレクト信号112がハイレベ
ルなので、遅延出力信号107を反転してナンド出力信
号109を出力する。アンド回路7が比較出力信号10
4とナンド出力信号108との論理積をとると、比較出
力信号104は1/2Tのハイレベルの幅を持ち、ナン
ド出力信号108ば、1/2 T遅延されて反転してい
るために、比較出力信号104をそのままアップ信号1
10として出力し、アンド回路8が比較出力信号105
とナンド出力信号108との論理積をとると、比較出力
信号105は1/2Tのハイレベルの幅を持ち、ナンド
出力信号109は1/2T遅延され反転しているために
、比較出力信号105をそのままダウン信号111 と
して出力する。Next, in FIG. 3, assuming that the high level width of the input signal 101 is T and the low level width is an integral multiple of T (3T in the figure), the VCO output signal 102 in the synchronized state has a high level width and a low level width. Since both widths are T, the operations of AND circuit 1, AND circuit 2, delay circuit 3, and delay circuit 4 are the same as in the case of FIG. If it is synchronized now, the select signal 112 of the NAND circuit 5 is high level, so
The delayed output signal 106 is inverted and a NAND output signal 108 is output. Since the select signal 112 is at a high level, the NAND circuit 6 inverts the delayed output signal 107 and outputs a NAND output signal 109. AND circuit 7 outputs comparison output signal 10
4 and the NAND output signal 108, the comparison output signal 104 has a high level width of 1/2T, and the NAND output signal 108 is delayed by 1/2T and is inverted. Up signal 1 of comparison output signal 104 as it is
10, and the AND circuit 8 outputs the comparison output signal 105.
By taking the logical product of and the NAND output signal 108, the comparison output signal 105 has a high level width of 1/2T, and since the NAND output signal 109 is delayed and inverted by 1/2T, the comparison output signal 105 is output as is as a down signal 111.
次に、同図に示すように、同期状態で人力信号101が
位相ずれを1/2T起こすと、ナンド回路5はセレクト
信号112がハイレベルなので、遅延出力信号106を
反転してナンド出力信号108を出力し、ナンド回路6
はセレクト信号112がハイレベルなので、遅延出力信
号107を反転してナンド出力信号109を出力する。Next, as shown in the figure, when the human input signal 101 causes a phase shift of 1/2T in the synchronized state, the NAND circuit 5 inverts the delayed output signal 106 and outputs the NAND output signal 108 since the select signal 112 is at a high level. Outputs NAND circuit 6
Since the select signal 112 is at a high level, the delayed output signal 107 is inverted and the NAND output signal 109 is output.
アンド回路7が比較出力信号104とナンド出力信号1
08との論理積をとると、比較出力信号104はTのハ
イレベルの幅を持ち、ナンド出力信号108は1/2T
遅延され反転しているために、比較出力信号104の最
初の172Tのハイレベルをアップ信号110として出
力し、アンド回路8が比較出力信号105とナンド出力
信号109との論理積をとると、比較出力信号105は
ローレベルなので、ダウン信号111としてローレベル
を出力する。AND circuit 7 outputs comparison output signal 104 and NAND output signal 1
08, the comparison output signal 104 has a high level width of T, and the NAND output signal 108 has a width of 1/2T.
Since it is delayed and inverted, the first 172T high level of the comparison output signal 104 is output as the up signal 110, and when the AND circuit 8 takes the AND of the comparison output signal 105 and the NAND output signal 109, the comparison Since the output signal 105 is at a low level, a low level is output as a down signal 111.
このときの位相比較特性は、第5図に示されるように三
角波特性となり、同期しているときはアップ信号110
とダウン信号111ともに172T出力であり、位相誤
差出力は相対的に「0」となり、入力信号101の位相
が±π/2ずれると、アップ信号110またはダウン信
号111は1/2Tにしかならず、反対側のダウン信号
111またはアンプ信号110はOTとなるので、位相
誤差出力は相対的に「1/2」またはr−1/2Jとな
る。The phase comparison characteristic at this time becomes a triangular wave characteristic as shown in FIG. 5, and when synchronized, the up signal 110
and down signal 111 are both 172T output, and the phase error output is relatively "0". If the phase of input signal 101 is shifted by ±π/2, up signal 110 or down signal 111 will only be 1/2T, and the opposite is true. Since the down signal 111 or the amplifier signal 110 on the side becomes OT, the phase error output becomes relatively "1/2" or r-1/2J.
なお、遅延回路3および遅延回路4の遅延時間は172
Tとしたが、これにこだわることなく必要な遅延時間に
設定できる。また、セレクト信号112は位相同期ルー
プ(PLL)の引き込み時はローレベルで引き込み後は
ハイレベルにするというように使われる。Note that the delay time of delay circuit 3 and delay circuit 4 is 172
Although T is used, the delay time can be set as required without being particular about this. Further, the select signal 112 is used such that it is at a low level when the phase-locked loop (PLL) is engaged, and is set at a high level after the engagement.
以上、説明したように、本実施例によると、アップ信号
110あるいはダウン信号111を、入力信号101と
VCO出力信号102との位相差に対応して、その位相
とレベルを変えることができ、従来のようにスイッチン
グ切換えにより低域ろ波器の特性を変えることなく、位
相同期回路のループ利得を変えることができる。As described above, according to this embodiment, the phase and level of the up signal 110 or down signal 111 can be changed in accordance with the phase difference between the input signal 101 and the VCO output signal 102, and By switching, the loop gain of the phase-locked circuit can be changed without changing the characteristics of the low-pass filter.
以上説明したように本発明は、人力信号とVCO出力信
号またはVCO反転出力信号との位相差を検出する第一
の位相比較回路の出力を遅延し、この遅延信号と上記第
一の位相比較回路の出力とを選択的に比較し、それらの
位相差に対応し制御信号を出力する手段を設けることに
より、入力信号とVCO出力信号との位相差に対応して
、制御信号の位相およびレベルを変え、位相同期ループ
のループ利得を任意に設定できる効果がある。As explained above, the present invention delays the output of a first phase comparator circuit that detects the phase difference between a human input signal and a VCO output signal or a VCO inverted output signal, and combines this delayed signal with the first phase comparator circuit. By providing a means for selectively comparing the output of the VCO and outputting a control signal corresponding to the phase difference between them, the phase and level of the control signal can be adjusted in accordance with the phase difference between the input signal and the VCO output signal. This has the effect of allowing the loop gain of the phase-locked loop to be set arbitrarily.
しかも本発明は単純な論理回路と遅延回路とで簡単に構
成される効果がある。Furthermore, the present invention has the advantage that it can be easily constructed using a simple logic circuit and a delay circuit.
従って、本発明の位相比較器を用いた位相同期ループで
は、従来のように制御信号で低域ろ波器のスイッチ切り
換えを行う必要はなくなり、スイッチングノイズが除去
され、安定に動作する位相同期ループを簡単に得ること
ができ、その効果は大である。Therefore, in the phase-locked loop using the phase comparator of the present invention, there is no need to switch the low-pass filter using a control signal as in the past, switching noise is removed, and the phase-locked loop operates stably. can be obtained easily and its effects are great.
第1図は本発明の一実施例の構成を示すブロック図。
第2図はセレクト信号112がローレベルのときの動作
タイミング図。
第3図はセレクト信号112がハイレベルのときの動作
タイミング図。
第4図はセレクト信号112がローレレベルのときの位
相比較特性図。
第5図はセレクト信号112がハイレベルのときの位相
比較特性図。
第6図は位相同期ループ(PLL)の構成を示すブロッ
ク図。
1.2.7.8・・・アンド回路、3.4・・・遅延回
路、5.6・・・ナンド回路、9・・・インバータ、1
1・・・位相比較器、12・・・低域ろ波器、13・・
・電圧制御発振器、101.201・・・入力信号、1
02.202・・・VC○出力信号、103・・・VC
O出力反転信号、104.105・・・比較出力信号、
106.107・・・遅延出力信号、108.109・
・・ナンド出力信号、110.210・・・ア・ノブ信
号、111.211・・・ダウン信号、112・・・セ
レクト信号、203・・・制御信号。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. FIG. 2 is an operation timing diagram when the select signal 112 is at a low level. FIG. 3 is an operation timing diagram when the select signal 112 is at a high level. FIG. 4 is a phase comparison characteristic diagram when the select signal 112 is at the low level. FIG. 5 is a phase comparison characteristic diagram when the select signal 112 is at a high level. FIG. 6 is a block diagram showing the configuration of a phase locked loop (PLL). 1.2.7.8...AND circuit, 3.4...Delay circuit, 5.6...NAND circuit, 9...Inverter, 1
1... Phase comparator, 12... Low pass filter, 13...
・Voltage controlled oscillator, 101.201...Input signal, 1
02.202...VC○ output signal, 103...VC
O output inverted signal, 104.105... comparison output signal,
106.107...delayed output signal, 108.109...
... NAND output signal, 110.210 ... A knob signal, 111.211 ... Down signal, 112 ... Select signal, 203 ... Control signal.
Claims (1)
検出し制御信号を出力する手段を備えた位相同期ループ
における位相比較器において、 上記制御信号を出力する手段は、 一方の入力に上記入力信号が接続され、他方の入力に上
記電圧制御発振器出力信号またはこの出力信号を反転し
た信号が接続された第一の位相比較回路(1、2)と、 この第一の位相比較回路の出力信号に所定の遅延を与え
る遅延回路(3、4)と、 この遅延回路の出力信号を選択信号により選択し反転す
る選択回路(5、6)と、 この選択回路の出力信号と上記第一の位相比較回路の出
力信号との位相を比較し位相差に比例した信号を制御信
号として出力する第二の位相比較回路(7、8)と を含むことを特徴とする位相比較器。(1) In a phase comparator in a phase-locked loop, which is equipped with means for detecting a ratio difference between an input signal and a voltage-controlled oscillator output signal and outputting a control signal, the means for outputting the control signal is connected to one input as described above. a first phase comparison circuit (1, 2) to which an input signal is connected and the other input to which the voltage controlled oscillator output signal or a signal obtained by inverting this output signal is connected; and an output of this first phase comparison circuit. a delay circuit (3, 4) that gives a predetermined delay to the signal; a selection circuit (5, 6) that selects and inverts the output signal of this delay circuit using a selection signal; A phase comparator comprising a second phase comparator circuit (7, 8) that compares the phase with the output signal of the phase comparator circuit and outputs a signal proportional to the phase difference as a control signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61007573A JPS62165436A (en) | 1986-01-17 | 1986-01-17 | Phase comparator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61007573A JPS62165436A (en) | 1986-01-17 | 1986-01-17 | Phase comparator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62165436A true JPS62165436A (en) | 1987-07-22 |
Family
ID=11669551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61007573A Pending JPS62165436A (en) | 1986-01-17 | 1986-01-17 | Phase comparator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62165436A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01165226A (en) * | 1987-12-22 | 1989-06-29 | Nec Corp | Phase locked loop oscillator |
-
1986
- 1986-01-17 JP JP61007573A patent/JPS62165436A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01165226A (en) * | 1987-12-22 | 1989-06-29 | Nec Corp | Phase locked loop oscillator |
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