JP3161137B2 - PLL circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＰＬＬ回路の入力信号
に対して一定の遅延時間を持たせたＰＬＬ回路の出力信
号及び出力クロックを、ＰＬＬ回路の後段のＡ／Ｄコン
バータ，Ｄ／Ａコンバータ等の回路に入力するようなＰ
ＬＬ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output signal and an output clock of a PLL circuit having a predetermined delay time with respect to an input signal of the PLL circuit, and an A / D converter and a D / A converter at a subsequent stage of the PLL circuit. P such as input to a circuit such as a converter
It relates to an LL circuit.
【０００２】[0002]
【従来の技術】近年、位相同期ループ（以下、ＰＬＬと
記す）回路は、周波数シンセサイザーや復調回路等、様
々な分野で利用されてきている。2. Description of the Related Art In recent years, a phase locked loop (hereinafter, referred to as a PLL) circuit has been used in various fields such as a frequency synthesizer and a demodulation circuit.
【０００３】以下に、従来の、遅延回路を用いたＰＬＬ
回路による、ＰＬＬ回路の入力信号と出力クロックの位
相関係を任意に変化させる回路について説明する。A conventional PLL using a delay circuit will be described below.
A circuit that arbitrarily changes the phase relationship between an input signal and an output clock of a PLL circuit by a circuit will be described.
【０００４】図５は、従来の、アナログ遅延器を用いた
ＰＬＬ回路のブロック図である。図５は、位相比較器４
と、低域通過フィルタ５と、電圧制御発振器６と、１／
Ｍ分周器７と、アナログ遅延器１０とで構成される。ま
た、図５において、入力信号１、ＰＬＬ回路の出力信号
２、出力クロック３である。FIG. 5 is a block diagram of a conventional PLL circuit using an analog delay unit. FIG. 5 shows the phase comparator 4
, Low-pass filter 5, voltage-controlled oscillator 6, 1 /
It comprises an M frequency divider 7 and an analog delay device 10. In FIG. 5, an input signal 1, an output signal 2 of the PLL circuit, and an output clock 3 are shown.
【０００５】以上のように構成された、遅延回路を持つ
ＰＬＬ回路について、以下にその動作を説明する。The operation of the PLL circuit having the delay circuit configured as described above will be described below.
【０００６】位相比較器４の平滑された直流信号を電圧
制御発振器６に入力する。電圧制御発振器６の出力クロ
ック３を１／Ｍ分周器７に入力し、ＰＬＬ回路の所望の
分周比に分周する。この分周された出力信号２を、アナ
ログ遅延器１０に入力する。このアナログ遅延器１０
で、ＰＬＬ回路の入力信号１と出力クロック３の遅延時
間をタップや制御回路等で設定する。そのアナログ遅延
器１０の出力信号を位相比較器４に入力して、入力信号
１との位相を比較する。これより、ＰＬＬ回路の入力信
号１とアナログ遅延器１０の出力信号の遅延時間は０と
なり、入力信号１と出力クロック３の遅延時間がアナロ
グ遅延器１０により設定される。[0006] The DC signal smoothed by the phase comparator 4 is input to a voltage controlled oscillator 6. The output clock 3 of the voltage controlled oscillator 6 is input to the 1 / M frequency divider 7 to divide the frequency into a desired frequency division ratio of the PLL circuit. The frequency-divided output signal 2 is input to the analog delay device 10. This analog delay device 10
Then, the delay time between the input signal 1 and the output clock 3 of the PLL circuit is set by a tap, a control circuit, or the like. The output signal of the analog delay unit 10 is input to the phase comparator 4 to compare the phase with the input signal 1. Thus, the delay time between the input signal 1 of the PLL circuit and the output signal of the analog delay unit 10 becomes 0, and the delay time between the input signal 1 and the output clock 3 is set by the analog delay unit 10.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述の
ような従来の構成では、ＰＬＬ回路の入力信号と出力ク
ロックの遅延時間を一定に保つことが困難であった。However, in the above-described conventional configuration, it is difficult to keep the delay time between the input signal and the output clock of the PLL circuit constant.
【０００８】図５において、ＰＬＬ回路の出力信号２を
アナログ遅延器１０に入力して、タップ等で出力クロッ
ク３を、ＰＬＬ回路の入力信号１に対して遅延させる。
この時、アナログ遅延器１０は、所望の遅延量を持つ素
子が必要であったが、１個の素子で遅延量を多く持つ
と、タップの数が増えたり、温度特性等で遅延時間のバ
ラツキが発生するため、安定に遅延時間を変えられない
という問題が発生する。In FIG. 5, an output signal 2 of a PLL circuit is input to an analog delay device 10, and an output clock 3 is delayed by a tap or the like with respect to an input signal 1 of the PLL circuit.
At this time, the analog delay device 10 requires an element having a desired delay amount. However, if one element has a large delay amount, the number of taps increases, and the delay time varies due to temperature characteristics and the like. , A problem occurs that the delay time cannot be changed stably.
【０００９】本発明は、上記従来の課題を解決するもの
で、遅延回路を用いて、ＰＬＬ回路の入力信号１と出力
クロック３の遅延時間を、容易に変化させることを目的
とする。An object of the present invention is to solve the above-mentioned conventional problems and to easily change the delay time of an input signal 1 and an output clock 3 of a PLL circuit by using a delay circuit.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、本発明のＰＬＬ回路は、請求項１では、位相比較器
と、その位相比較器の出力を入力とした低域通過フィル
タと、その低域通過フィルタの出力を入力とした電圧制
御発振器と、その電圧制御発振器の出力を入力とした１
／Ｍ分周器と、前記電圧制御発振器の出力及び反転出力
を入力としたセレクタと、そのセレクタの出力をクロッ
クとし、前記１／Ｍ分周器の出力を入力としたＤ−フリ
ップフロップ（以下、Ｄ−ＦＦと記す）ＦＦと、そのＤ
−ＦＦの出力を入力としたアナログ遅延器と、そのアナ
ログ遅延器の出力及びＰＬＬ回路の入力信号を前記位相
比較器に入力する構成を有する。In order to achieve the above object, according to a first aspect of the present invention, there is provided a PLL circuit comprising: a phase comparator; a low-pass filter having an output of the phase comparator as an input; A voltage-controlled oscillator having the output of the low-pass filter as an input, and a voltage-controlled oscillator having the output of the voltage-controlled oscillator as an input.
/ M frequency divider, a selector to which the output and inverted output of the voltage controlled oscillator are input, and a D-flip-flop (hereinafter, referred to as an input) which uses the output of the selector as a clock and the output of the 1 / M frequency divider as an input. , D-FF) and its D
An analog delay device to which the output of the FF is input, and a configuration in which the output of the analog delay device and the input signal of the PLL circuit are input to the phase comparator.
【００１１】一方、請求項２では、位相比較器と、その
位相比較器の出力を入力とした低域通過フィルタと、そ
の低域通過フィルタの出力を入力とした電圧制御発振器
と、その電圧制御発振器の出力を入力とした１／Ｎ分周
器と、その１／Ｎ分周器の出力を入力とした１／Ｍ分周
器と、前記電圧制御発振器の出力をクロックとし、前記
１／Ｍ分周器の出力を入力としたディジタル遅延器と、
そのディジタル遅延器の出力及びＰＬＬ回路の入力信号
を前記位相比較器に入力する構成を有する。On the other hand, a second aspect of the present invention provides a phase comparator, a low-pass filter having an output of the phase comparator as an input, a voltage-controlled oscillator having an output of the low-pass filter as an input, and a voltage-controlled oscillator having the output. A 1 / N divider inputting the output of the oscillator, a 1 / M divider inputting the output of the 1 / N divider, and the 1 / M divider using the output of the voltage controlled oscillator as a clock A digital delay device that receives the output of the frequency divider as an input,
The output of the digital delay unit and the input signal of the PLL circuit are input to the phase comparator.
【００１２】[0012]
【作用】本発明の構成により、従来、ＰＬＬ回路におい
て、ＰＬＬ回路の入力信号と、ＰＬＬ回路内での電圧制
御発振器の出力クロックを１／Ｍ分周した出力信号との
遅延時間を任意に変化させて、本ＰＬＬ回路の次のシス
テムに、その出力クロックをＰＬＬ回路の入力信号に対
して一定の遅延時間を持たせたまま供給することが困難
であったが、請求項１の発明では、アナログ遅延器の遅
延量を従来の半分にすることで実現でき、請求項２の発
明では、ディジタル遅延器を用いることで可能となっ
た。According to the structure of the present invention, in the conventional PLL circuit, the delay time between the input signal of the PLL circuit and the output signal obtained by dividing the output clock of the voltage controlled oscillator by 1 / M in the PLL circuit is arbitrarily changed. Thus, it is difficult to supply the output clock to the system next to the present PLL circuit with a certain delay time with respect to the input signal of the PLL circuit. This can be realized by reducing the amount of delay of the analog delay unit to half that of the conventional one, and in the invention of claim 2, it becomes possible by using a digital delay unit.
【００１３】[0013]
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。An embodiment of the present invention will be described below with reference to the drawings.
【００１４】図１は本発明の、請求項１に関するブロッ
ク図である。図１は、位相比較器４と、低域通過フィル
タ５と、電圧制御発振器６と、１／Ｍ分周器７と、前記
電圧制御発振器６の出力及び反転出力を入力としたセレ
クタ８と、そのセレクタ８の出力をクロックとし、前記
１／Ｍ分周器７の出力を入力としたＤ−ＦＦ９と、その
Ｄ−ＦＦ９の出力を入力としたアナログ遅延器１０とで
構成される。また、ＰＬＬ回路の入力信号１、電圧制御
発振器６の出力クロック３、その出力クロック３を１／
Ｍ分周したＰＬＬ回路の出力信号２である。このように
構成された、本発明の、請求項１におけるブロック図に
ついて、以下にその動作を説明する。FIG. 1 is a block diagram according to claim 1 of the present invention. FIG. 1 shows a phase comparator 4, a low-pass filter 5, a voltage controlled oscillator 6, a 1 / M frequency divider 7, a selector 8 to which an output and an inverted output of the voltage controlled oscillator 6 are input, It comprises a D-FF 9 having the output of the selector 8 as a clock and the output of the 1 / M frequency divider 7 as an input, and an analog delay device 10 having the output of the D-FF 9 as an input. The input signal 1 of the PLL circuit, the output clock 3 of the voltage controlled oscillator 6, and the output clock 3
This is the output signal 2 of the PLL circuit divided by M. The operation of the thus configured block diagram of the present invention will be described below.
【００１５】位相比較器４の出力を低域通過フィルタ５
に入力する。この低域通過フィルタ５の直流出力を電圧
制御発振器６に入力し、この電圧制御発振器６の出力ク
ロック３を、クロックとして次段のシステムに用いる。
また、この出力クロック３を１／Ｍ分周器７に入力し、
１／Ｍ分周した出力信号２を、次段のシステムにＰＬＬ
回路の出力信号として用いる。一方、この出力信号２を
アナログ遅延器１０に入力して、ＰＬＬ回路の入力信号
１に対し出力クロック３を任意の時間遅延させる。これ
を図２を用いて説明する。The output of the phase comparator 4 is supplied to a low-pass filter 5
To enter. The DC output of the low-pass filter 5 is input to the voltage-controlled oscillator 6, and the output clock 3 of the voltage-controlled oscillator 6 is used as a clock for the next system.
The output clock 3 is input to the 1 / M frequency divider 7 and
The output signal 2 divided by 1 / M is transferred to the next system by the PLL.
Used as an output signal of the circuit. On the other hand, the output signal 2 is input to the analog delay device 10 to delay the output clock 3 with respect to the input signal 1 of the PLL circuit by an arbitrary time. This will be described with reference to FIG.
【００１６】図１において、電圧制御発振器６の出力ク
ロック３が、１周期１００ｎｓｅｃとし、入力信号１に
対して出力クロック３を３０ｎｓｅｃ進相させるとす
る。このとき、セレクタ８の出力に、電圧制御発振器６
の出力クロック３と同相の信号を用いると、Ｄ−ＦＦ９
の出力波形は、図２中のアナログ遅延器入力ａのように
なり、その出力波形をアナログ遅延器出力ａに示す。こ
れより、アナログ遅延器１０は、３０ｎｓｅｃの遅延量
を持てば良いことがわかる。同様に、入力信号１に対し
て出力クロック３を８０ｎｓｅｃ進相させる場合、セレ
クタ８の出力に電圧制御発振器６の出力クロック３と逆
相の信号を用いると、Ｄ−ＦＦ９の出力波形は、図２中
のアナログ遅延器入力ｂのようになり、この信号は出力
クロック３に対して５０ｎｓｅｃ遅延し、この出力波形
をアナログ遅延器出力ｂに示す。これより、アナログ遅
延器１０は３０ｎｓｅｃの遅延量を持てば、ＰＬＬ回路
の入力信号１に対して、出力クロック３が８０ｎｓｅｃ
進相する。In FIG. 1, it is assumed that one cycle of the output clock 3 of the voltage controlled oscillator 6 is 100 nsec, and the output clock 3 is advanced by 30 nsec with respect to the input signal 1. At this time, the voltage-controlled oscillator 6
When the signal having the same phase as the output clock 3 is used, the D-FF 9
Is like the input a of the analog delay unit in FIG. 2, and the output waveform is shown as the output a of the analog delay unit. From this, it is understood that the analog delay device 10 only needs to have a delay amount of 30 nsec. Similarly, when the output clock 3 is advanced by 80 nsec with respect to the input signal 1, if the output of the selector 8 is a signal having the opposite phase to the output clock 3 of the voltage controlled oscillator 6, the output waveform of the D-FF 9 becomes 2, the signal is delayed by 50 nsec with respect to the output clock 3 and the output waveform is shown as the analog delay output b. Accordingly, if the analog delay unit 10 has a delay amount of 30 nsec, the output clock 3 is 80 nsec with respect to the input signal 1 of the PLL circuit.
Advance.
【００１７】以上のように、従来、ＰＬＬ回路の入力信
号と、電圧制御発振器の出力クロックとの遅延時間が、
最大、１クロック幅必要なとき、アナログ遅延器の遅延
量は１クロック幅必要であったが、１／２クロック幅の
遅延量を持てば良いことがわかる。As described above, conventionally, the delay time between the input signal of the PLL circuit and the output clock of the voltage controlled oscillator is
When a maximum of one clock width is required, the delay amount of the analog delay device requires one clock width, but it is understood that a delay amount of 1/2 clock width is sufficient.
【００１８】一方、図３は本発明の、請求項２に関する
ブロック図である。図３は、位相比較器４と、低域通過
フィルタ５と、電圧制御発振器６と、１／Ｎ分周器１１
と、１／Ｍ分周器７と、前記電圧制御発振器６の出力を
クロックとし、前記１／Ｍ分周器７の出力を入力とした
ディジタル遅延器１２とで構成される。また、ＰＬＬ回
路の入力信号１、１／Ｎ分周器１１の出力クロック３、
その出力クロック３を１／Ｍ分周したＰＬＬ回路の出力
信号２である。このように構成された、本発明の、請求
項２におけるブロック図について、以下にその動作を説
明する。FIG. 3 is a block diagram according to claim 2 of the present invention. FIG. 3 shows a phase comparator 4, a low-pass filter 5, a voltage-controlled oscillator 6, and a 1 / N frequency divider 11
, A 1 / M frequency divider 7, and a digital delay device 12 using the output of the voltage controlled oscillator 6 as a clock and receiving the output of the 1 / M frequency divider 7 as an input. Further, the input signal 1 of the PLL circuit, the output clock 3 of the 1 / N divider 11,
This is the output signal 2 of the PLL circuit obtained by dividing the output clock 3 by 1 / M. The operation of the thus configured block diagram of the present invention will be described below.
【００１９】位相比較器４の出力を低域通過フィルタ５
に入力し、この低域通過フィルタ５の直流出力を電圧制
御発振器６に入力する。この電圧制御発振器６の出力ク
ロックを、１／Ｎ分周器１１に入力し、その出力クロッ
ク３を、次段のシステムにクロックとして用いる。ま
た、この出力クロック３を１／Ｍ分周器７に入力し、そ
の出力信号２を次段のシステムに供給する。更に、電圧
制御発振器６の出力をディジタル遅延器１２にクロック
として入力し、ＰＬＬ回路の入力信号１に対して出力信
号２を任意の時間遅延させる。これを図４を用いて説明
する。The output of the phase comparator 4 is supplied to a low-pass filter 5
And the DC output of the low-pass filter 5 is input to the voltage-controlled oscillator 6. The output clock of the voltage controlled oscillator 6 is input to the 1 / N frequency divider 11, and the output clock 3 is used as a clock for the next system. The output clock 3 is input to the 1 / M frequency divider 7, and the output signal 2 is supplied to the next system. Further, the output of the voltage controlled oscillator 6 is input as a clock to the digital delay unit 12, and the output signal 2 is delayed by an arbitrary time with respect to the input signal 1 of the PLL circuit. This will be described with reference to FIG.
【００２０】例として、図３のブロック図で、電圧制御
発振器６の出力が１周期２０ｎｓｅｃとし、入力信号１
と出力信号２の進相時間を４０ｎｓｅｃとする。この
時、１／Ｎ分周器１１のＮ＝６とすると、１／Ｎ分周器
１１の出力クロック３は１周期１２０ｎｓｅｃとなり、
１／Ｍ分周器７の出力は、図４のようになる。この１／
Ｍ分周器７の出力信号２をディジタル遅延器１２に入力
し、電圧制御発振器６の出力をクロックとして用いる
と、ディジタル遅延器１２の出力は図４中のディジタル
遅延器出力ａ〜ｃように、出力クロック３に対して、２
０ｎｓｅｃ，４０ｎｓｅｃ，６０ｎｓｅｃ遅延する。こ
れよりＰＬＬ回路の入力信号１に対して、４０ｎｓｅｃ
出力クロック３を進相させ取り出すことが可能となる。As an example, in the block diagram of FIG. 3, the output of the voltage controlled oscillator 6 is 20 nsec per cycle, and the input signal 1
And the output signal 2 has a phase advance time of 40 nsec. At this time, if N = 6 of the 1 / N divider 11, the output clock 3 of the 1 / N divider 11 has one cycle of 120 nsec.
The output of the 1 / M frequency divider 7 is as shown in FIG. This 1 /
When the output signal 2 of the M frequency divider 7 is input to the digital delay unit 12 and the output of the voltage controlled oscillator 6 is used as a clock, the output of the digital delay unit 12 becomes like the digital delay unit outputs a to c in FIG. , For output clock 3, 2
Delay by 0 nsec, 40 nsec and 60 nsec. From this, 40 nsec with respect to the input signal 1 of the PLL circuit
The output clock 3 can be advanced and taken out.
【００２１】以上のように本実施例によれば、従来、ア
ナログ遅延器を用いてＰＬＬ回路の入力信号と、出力ク
ロックの遅延時間をアナログ的に変化させていたもの
が、ディジタル遅延器を用いることによって、安定に変
化させることが出来る。As described above, according to the present embodiment, a digital delay unit is used instead of an analog delay unit in which the input signal of the PLL circuit and the delay time of the output clock are changed in an analog manner. Thus, it can be changed stably.
【００２２】[0022]
【発明の効果】以上のように本発明は、ＰＬＬ回路の入
力信号に対し、ＰＬＬ回路の出力クロックを遅延させる
システムにおいて、従来、アナログ遅延器を用いて遅延
回路を構成していたものを、図１もしくは図３のような
回路構成により、アナログ遅延器の遅延量を１／２にす
るか、ディジタル遅延器を用いることにより、遅延時間
を安定に設定できることを可能とした。As described above, according to the present invention, in a system for delaying an output clock of a PLL circuit with respect to an input signal of the PLL circuit, a system in which a delay circuit is conventionally formed by using an analog delay device is described. The circuit configuration as shown in FIG. 1 or FIG. 3 makes it possible to set the delay time stably by halving the delay amount of the analog delay unit or by using a digital delay unit.
【００２３】また、図１の回路構成により、アナログ遅
延器の遅延量を従来の１／２に出来ることで、遅延時間
を切り替えるタップ等の素子が半減し、アナログ遅延器
の温度特性等における遅延時間のバラツキを低減するこ
とが可能となる。一方、図３の回路構成により、ディジ
タル的に遅延時間を調整できる。その調整幅は、電圧制
御発振器の出力を１／Ｎ分周器で分周するＮの大きさで
決まるため、Ｎを大きくするほど細かく遅延時間を調整
できる。Also, the circuit configuration of FIG. 1 can reduce the amount of delay of the analog delay device to half that of the conventional device, thereby halving the number of elements such as taps for switching the delay time, and reducing the delay in the temperature characteristics of the analog delay device. Time variation can be reduced. On the other hand, the delay time can be digitally adjusted by the circuit configuration of FIG. The adjustment width is determined by the value of N, which divides the output of the voltage controlled oscillator by the 1 / N divider, so that the larger the N, the finer the delay time can be adjusted.
【図１】本発明の一実施例におけるアナログ遅延器の遅
延量を従来の１／２にしたＰＬＬ回路のブロック図FIG. 1 is a block diagram of a PLL circuit in which the amount of delay of an analog delay unit in one embodiment of the present invention is reduced to half that of a conventional circuit
【図２】同ＰＬＬ回路の各信号の波を示す図FIG. 2 is a diagram showing a wave of each signal of the PLL circuit.
【図３】本発明の一実施例におけるディジタル遅延器を
用いたＰＬＬ回路のブロック図FIG. 3 is a block diagram of a PLL circuit using a digital delay unit in one embodiment of the present invention.
【図４】同ＰＬＬ回路の各信号の波形FIG. 4 is a waveform of each signal of the PLL circuit.
【図５】従来のアナログ遅延器を用いたＰＬＬ回路のブ
ロック図FIG. 5 is a block diagram of a PLL circuit using a conventional analog delay unit.
１ ＰＬＬ回路の入力信号 ２ ＰＬＬ回路の出力信号 ３ ＰＬＬ回路の出力クロック ６ 電圧制御発振器 ７ １／Ｍ分周器 １０ アナログ遅延器 １２ ディジタル遅延器 DESCRIPTION OF SYMBOLS 1 Input signal of PLL circuit 2 Output signal of PLL circuit 3 Output clock of PLL circuit 6 Voltage controlled oscillator 7 1 / M frequency divider 10 Analog delay unit 12 Digital delay unit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−55923（ＪＰ，Ａ) 特開 平２−210908（ＪＰ，Ａ) 実開 昭61−195644（ＪＰ，Ｕ) 実開 昭54−66759（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-3-55923 (JP, A) JP-A-2-210908 (JP, A) Fully open 1986-195644 (JP, U) Fully open 1979 66759 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) H03L 7 /06-7/199
Claims (1)
入力とした低域通過フィルタと、その低域通過フィルタ
の出力を入力とした電圧制御発振器と、その電圧制御発
振器の出力を入力とした１／Ｍ分周器と、前記電圧制御
発振器の出力及び反転出力を入力としたセレクタと、そ
のセレクタの出力をクロックとし、前記１／Ｍ分周器の
出力を入力としたＤ−フリップフロップと、そのＤ−フ
リップフロップの出力を入力としたアナログ遅延器と、
そのアナログ遅延器の出力及びＰＬＬ回路の入力信号を
前記位相比較器に入力するＰＬＬ回路。1. A phase comparator, a low-pass filter receiving an output of the phase comparator as an input, a voltage-controlled oscillator receiving an output of the low-pass filter as an input, and receiving an output of the voltage-controlled oscillator as an input A 1 / M frequency divider, a selector to which the output and the inverted output of the voltage controlled oscillator are input, and a D-flip having an output of the selector as a clock and an output of the 1 / M frequency divider as an input An analog delay device having an input of an output of the D-flip-flop as an input;
A PLL circuit that inputs the output of the analog delay device and the input signal of the PLL circuit to the phase comparator.
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| JPH06268513A (en) | 1994-09-22 |
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