JPS62154646A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62154646A JPS62154646A JP29387085A JP29387085A JPS62154646A JP S62154646 A JPS62154646 A JP S62154646A JP 29387085 A JP29387085 A JP 29387085A JP 29387085 A JP29387085 A JP 29387085A JP S62154646 A JPS62154646 A JP S62154646A
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- JP
- Japan
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- film
- passivation film
- semiconductor device
- aluminum
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- Granted
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- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特に半導体装置のパッ
シベーション膜の熱処理方法に関するものである。
シベーション膜の熱処理方法に関するものである。
従来の技術
ＬＳＩ素子の導電層としてＡＩ 合金が一般に用いられ
ている。また、パッシベーション膜としてはプラズマ窒
化珪素膜あるいはＰＳＧ膜とプラズマ窒化珪素膜の２層
構造がよく用いられる。
ている。また、パッシベーション膜としてはプラズマ窒
化珪素膜あるいはＰＳＧ膜とプラズマ窒化珪素膜の２層
構造がよく用いられる。
従来のパッシベーション膜の熱処理方法の一例としてＭ
Ｏ３型半導体装置の製造工程を第２図（ａ）〜（→を参
照して説明する。なお、第２図はＡｌ配線形成工程以後
の製造工程を示しており、簡明化のため、トランジスタ
領域は示していない。
Ｏ３型半導体装置の製造工程を第２図（ａ）〜（→を参
照して説明する。なお、第２図はＡｌ配線形成工程以後
の製造工程を示しており、簡明化のため、トランジスタ
領域は示していない。
第１図（尋に示すように、まず、シリコン基板１上に回
路素子（図には示されていない）を覆うようにＰＳＧ膜
２から成る層間絶縁膜を形成した後、Ａ７配線３を形成
する。この後、Ａｌ配線３とシリコン基板上に形成され
た拡散層（図には示されていない）が良好にコンタクト
できるよう、例えば４２０’Ｃの温度で熱処理する。次
に第２図（ｂ）に示すようにパッシベーション膜として
例えば、膜厚０．６μｍのＰＳＧ膜４、更にこの上にプ
ラズマＣＶＤ法により膜厚０．５μｍの窒化ケイ素膜６
を順次堆積する。この後、図には示さないが、ワイャー
ボンド用のパッド部分を開孔し、後第２図（（１）に示
すようにこの時のエツチングダメージの軽減およびプラ
ズマ窒化ケイ素膜６中の水素Ｈｉ放出するため、例えば
４５０″Ｃのアニールを施す。
路素子（図には示されていない）を覆うようにＰＳＧ膜
２から成る層間絶縁膜を形成した後、Ａ７配線３を形成
する。この後、Ａｌ配線３とシリコン基板上に形成され
た拡散層（図には示されていない）が良好にコンタクト
できるよう、例えば４２０’Ｃの温度で熱処理する。次
に第２図（ｂ）に示すようにパッシベーション膜として
例えば、膜厚０．６μｍのＰＳＧ膜４、更にこの上にプ
ラズマＣＶＤ法により膜厚０．５μｍの窒化ケイ素膜６
を順次堆積する。この後、図には示さないが、ワイャー
ボンド用のパッド部分を開孔し、後第２図（（１）に示
すようにこの時のエツチングダメージの軽減およびプラ
ズマ窒化ケイ素膜６中の水素Ｈｉ放出するため、例えば
４５０″Ｃのアニールを施す。
この時、Ａｌ配線３中にボイド６およびパッシベーショ
ン膜４，６にピンホール７が発生する。ボイド６および
ピンホール７が発生する主な要因は、Ａｌ配線３用のＡ
ｌ ｋスパッタする際にＡｌ膜中に取り込まれた水分や
Ａｒガスが４６０″Ｃのアニールに急膨張するためであ
ると考えられる。Ａｌ配線形成後、シンターの熱処理が
施されているが、４２０°Ｃと低温であるため水分やＡ
ｒ ガスがＡｌ配線から充分抜は切らないためである
。
ン膜４，６にピンホール７が発生する。ボイド６および
ピンホール７が発生する主な要因は、Ａｌ配線３用のＡ
ｌ ｋスパッタする際にＡｌ膜中に取り込まれた水分や
Ａｒガスが４６０″Ｃのアニールに急膨張するためであ
ると考えられる。Ａｌ配線形成後、シンターの熱処理が
施されているが、４２０°Ｃと低温であるため水分やＡ
ｒ ガスがＡｌ配線から充分抜は切らないためである
。
発明が解決しようとする問題点
Ｍ配線にボイドが発生すると、その部分のＭ配線の断面
積が小さくなるため、エレクトロマイグレーシラン等の
問題を生じやすく、また、パッシベーション膜のピンホ
ールはＡｌ 腐蝕等の信頼性上の問題を引き起すことは
明らかである。
積が小さくなるため、エレクトロマイグレーシラン等の
問題を生じやすく、また、パッシベーション膜のピンホ
ールはＡｌ 腐蝕等の信頼性上の問題を引き起すことは
明らかである。
問題点を解決するための手段
前記の問題点を解決するため本発明の半導体装置の製造
方法は、半導体基板上に直接又は絶縁層を介して導電層
を形成する工程と、前記導電層に熱処理を施す工程と、
前記導電層上にパッシベーション膜を形成する工程と、
前記熱処理の温度より低温で前記パッシベーション膜を
アニールすることを特徴とする。
方法は、半導体基板上に直接又は絶縁層を介して導電層
を形成する工程と、前記導電層に熱処理を施す工程と、
前記導電層上にパッシベーション膜を形成する工程と、
前記熱処理の温度より低温で前記パッシベーション膜を
アニールすることを特徴とする。
作 用
本発明によれば、パッシベーション膜のアニ−ル処理温
度がＭ熱処理温度よりも吐いため、Ａｌ’熱処理時のよ
り高温下でも放出されなかった水分やＡｒ ガス等はそ
れ以下の温度のアニール処理時にはＭ配線から放出され
ない。すなわち、Ａｌ配線中のボイドや、パッシベーシ
ョン膜のピンホールが発生することなく、信頼性上の問
題が解決される。
度がＭ熱処理温度よりも吐いため、Ａｌ’熱処理時のよ
り高温下でも放出されなかった水分やＡｒ ガス等はそ
れ以下の温度のアニール処理時にはＭ配線から放出され
ない。すなわち、Ａｌ配線中のボイドや、パッシベーシ
ョン膜のピンホールが発生することなく、信頼性上の問
題が解決される。
実施例
以下、ＭＯ８型半導体装置の製造に本発明を適用した一
実施例を第１図（ａ）〜（→の製造工程を示す断面図を
用いて説明する。なお、簡明化のため、図にはＡ／配線
とパッシベーション膜のみを示し、トランジスタ領域は
示していない。
実施例を第１図（ａ）〜（→の製造工程を示す断面図を
用いて説明する。なお、簡明化のため、図にはＡ／配線
とパッシベーション膜のみを示し、トランジスタ領域は
示していない。
第１図（尋に示すように、まず、シリコン基板１上に所
定のＬＯＣＯ３酸化膜、ゲート酸化膜、ポリシリコンゲ
ート、ソース、ドレイン拡散層等の形成処理を行なった
後、これらを覆うＰＳＧ膜２から成る眉間絶縁膜を形成
し、次いで、Ｍ配線３を形成する。この後、Ｎ２７／Ｈ
２混合ガス雰囲気下で４２０°Ｃ２３０分のＡｌ シン
ターを施す。次に、第１図（ｂ）に示すように膜厚０．
６μｍのＰＳＧ膜４、更にこの上に膜厚０．６μｍのプ
ラズマ窒化珪素膜５を順次堆積してパッシベーション膜
を形成する。
定のＬＯＣＯ３酸化膜、ゲート酸化膜、ポリシリコンゲ
ート、ソース、ドレイン拡散層等の形成処理を行なった
後、これらを覆うＰＳＧ膜２から成る眉間絶縁膜を形成
し、次いで、Ｍ配線３を形成する。この後、Ｎ２７／Ｈ
２混合ガス雰囲気下で４２０°Ｃ２３０分のＡｌ シン
ターを施す。次に、第１図（ｂ）に示すように膜厚０．
６μｍのＰＳＧ膜４、更にこの上に膜厚０．６μｍのプ
ラズマ窒化珪素膜５を順次堆積してパッシベーション膜
を形成する。
この後、図には示さないが、ワイヤーボンド用のパッド
部分を開孔した後第１図（ｄｉに示すようにプラズマ窒
化珪素膜５のアニール処理をＮ ２／Ｈ２混合ガス雰囲
気下で３ａｏ’ｃの温度で実施してＭＯ８型半導体装置
が完成する。
部分を開孔した後第１図（ｄｉに示すようにプラズマ窒
化珪素膜５のアニール処理をＮ ２／Ｈ２混合ガス雰囲
気下で３ａｏ’ｃの温度で実施してＭＯ８型半導体装置
が完成する。
本実施例では、Ａｌ熱処理温度よりも、最後のバッ゛シ
ベーション膜のアニール温度の方が低温で 。
ベーション膜のアニール温度の方が低温で 。
あるため、最後のアニール時にＡｌ配線からのガス放出
がなく、Ａｌ 配線中のボイドやパッシベーション膜の
ピンホールは全く生じなかった。また、パッド部分を開
孔する時のエツチングダメージの軽減およびプラズマ窒
化珪素膜中の水素の低減に関して、３８０°Ｃのアニー
ル処理でも実用上問題のないことを確認した。
がなく、Ａｌ 配線中のボイドやパッシベーション膜の
ピンホールは全く生じなかった。また、パッド部分を開
孔する時のエツチングダメージの軽減およびプラズマ窒
化珪素膜中の水素の低減に関して、３８０°Ｃのアニー
ル処理でも実用上問題のないことを確認した。
なお、本実施例ではＡｌ熱処理温度が４２０″Ｃ２最後
のパッシベーション膜のアニール温度が３８０°Ｃであ
ったが、その他の実験で最後のアニール温度がＭシンタ
一温度より２０〜１００’Ｃ，’低温であれば同様の効
果のあることを確認した。
のパッシベーション膜のアニール温度が３８０°Ｃであ
ったが、その他の実験で最後のアニール温度がＭシンタ
一温度より２０〜１００’Ｃ，’低温であれば同様の効
果のあることを確認した。
また、パッシベーション膜がプラズマ窒化珪素膜のみか
ら成る場合も同様の結果であった。
ら成る場合も同様の結果であった。
発明の詳細
な説明したように、本発明によれば、Ａｌ配線中にボイ
ドが発生せず、また、パッシベーション膜のピンホール
が生じないため信頼性面で優れた半導体装置を得ること
ができる。
ドが発生せず、また、パッシベーション膜のピンホール
が生じないため信頼性面で優れた半導体装置を得ること
ができる。
第１図（ａ）〜（Ｃ）は本発明の一実施例の製造工程を
示す断面図、第２図（尋〜（Ｃ）は従来例の製造工程を
示す断面図である。 １・・・・・・シリコン基板、２，４・・・・・・ＰＳ
Ｇ膜、３・・・・・・Ａｌ配線、６・・・・・・プラズ
マ窒化珪素膜、６・・・・・・ボイド、７・・・・・・
ピンホール。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｒ−
−−シリコン基」及
示す断面図、第２図（尋〜（Ｃ）は従来例の製造工程を
示す断面図である。 １・・・・・・シリコン基板、２，４・・・・・・ＰＳ
Ｇ膜、３・・・・・・Ａｌ配線、６・・・・・・プラズ
マ窒化珪素膜、６・・・・・・ボイド、７・・・・・・
ピンホール。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｒ−
−−シリコン基」及
Claims (2)
- （１）半導体基板上に直接又は絶縁層を介して導電層を
形成する工程と、前記導電層に熱処理を施す工程と、前
記導電層上にパッシベーション膜を形成する工程と、前
記熱処理の温度より低温で前記パツシベーション膜をア
ニールすることを特徴とする半導体装置の製造方法。 - （２）パッシベーション膜のアニール温度と導電層の熱
処理温度との温度差が２０℃から１００℃迄の範囲に含
まれる特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293870A JPH0740587B2 (ja) | 1985-12-26 | 1985-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293870A JPH0740587B2 (ja) | 1985-12-26 | 1985-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154646A true JPS62154646A (ja) | 1987-07-09 |
| JPH0740587B2 JPH0740587B2 (ja) | 1995-05-01 |
Family
ID=17800217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293870A Expired - Lifetime JPH0740587B2 (ja) | 1985-12-26 | 1985-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740587B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206120A (ja) * | 1989-02-06 | 1990-08-15 | Nec Corp | アルミニウム系配線 |
| JPH06333922A (ja) * | 1993-05-19 | 1994-12-02 | Nippondenso Co Ltd | 装置保護膜および装置保護膜の製造方法 |
| KR100320891B1 (ko) * | 1998-06-26 | 2002-02-06 | 가네꼬 히사시 | 수소 패시베이션의 효과적 수행이 가능한 반도체 디바이스의 제조 방법 |
| US6635575B1 (en) * | 1999-08-17 | 2003-10-21 | Applied Materials, Inc. | Methods and apparatus to enhance properties of Si-O-C low K films |
| JP2006148046A (ja) * | 2004-11-24 | 2006-06-08 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148482A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Semiconductor device |
| JPS58218127A (ja) * | 1982-06-11 | 1983-12-19 | Hitachi Chem Co Ltd | 半導体装置の保護被膜材料用組成物 |
| JPS59107521A (ja) * | 1983-12-05 | 1984-06-21 | Nitto Electric Ind Co Ltd | 半導体素子の保護膜形成方法 |
| JPS59168643A (ja) * | 1983-03-15 | 1984-09-22 | Fuji Electric Corp Res & Dev Ltd | 酸化膜の緻密化処理法 |
-
1985
- 1985-12-26 JP JP60293870A patent/JPH0740587B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148482A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Semiconductor device |
| JPS58218127A (ja) * | 1982-06-11 | 1983-12-19 | Hitachi Chem Co Ltd | 半導体装置の保護被膜材料用組成物 |
| JPS59168643A (ja) * | 1983-03-15 | 1984-09-22 | Fuji Electric Corp Res & Dev Ltd | 酸化膜の緻密化処理法 |
| JPS59107521A (ja) * | 1983-12-05 | 1984-06-21 | Nitto Electric Ind Co Ltd | 半導体素子の保護膜形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206120A (ja) * | 1989-02-06 | 1990-08-15 | Nec Corp | アルミニウム系配線 |
| JPH06333922A (ja) * | 1993-05-19 | 1994-12-02 | Nippondenso Co Ltd | 装置保護膜および装置保護膜の製造方法 |
| KR100320891B1 (ko) * | 1998-06-26 | 2002-02-06 | 가네꼬 히사시 | 수소 패시베이션의 효과적 수행이 가능한 반도체 디바이스의 제조 방법 |
| US6635575B1 (en) * | 1999-08-17 | 2003-10-21 | Applied Materials, Inc. | Methods and apparatus to enhance properties of Si-O-C low K films |
| JP2006148046A (ja) * | 2004-11-24 | 2006-06-08 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740587B2 (ja) | 1995-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |