JPS62150913A - 出力トランジスタ保護回路 - Google Patents
出力トランジスタ保護回路Info
- Publication number
- JPS62150913A JPS62150913A JP60294934A JP29493485A JPS62150913A JP S62150913 A JPS62150913 A JP S62150913A JP 60294934 A JP60294934 A JP 60294934A JP 29493485 A JP29493485 A JP 29493485A JP S62150913 A JPS62150913 A JP S62150913A
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- Japan
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- transistor
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- base
- npn
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誘導負荷を駆動する出力回路の出力トランジス
タを保護する出力トランジスタ保護回路に関するもので
ある。
タを保護する出力トランジスタ保護回路に関するもので
ある。
従来の出力トランジスタ保護回路の一例を第２図に示し
説明する。
説明する。
図において、１０Ｇは電源電位、２００は接地電位（基
準電位）、３００は“「、“Ｌ′′の信号が印加される
入力端子、４００は出力信号が得られる出力端子である
。そして、１はコレクタが出力端子４００に、エミッタ
が抵抗５を介して接地電位２００ Ｋそれぞれ接続され
るＮＰＮ）ランジスタ、２はカソード側が出力端子４０
０に、アノード側が抵抗３，４を直列に介して上記ＮＰ
Ｎ ）ランジスタ１のエミッタにそれぞれ接続されるツ
ェナーダイオード、６はＮＰＮ ）ランジスタ１のベー
スと接地電位２０００間に接続されたＮＰＮ ）ランジ
スタ、７および８は入力端子３００と上記ＮＰＮ）ラン
ジスタ１のベースの間に直列接続されるインバータ素子
、９は電源端子１００と出力端子４００の間に接続され
る負荷である。
準電位）、３００は“「、“Ｌ′′の信号が印加される
入力端子、４００は出力信号が得られる出力端子である
。そして、１はコレクタが出力端子４００に、エミッタ
が抵抗５を介して接地電位２００ Ｋそれぞれ接続され
るＮＰＮ）ランジスタ、２はカソード側が出力端子４０
０に、アノード側が抵抗３，４を直列に介して上記ＮＰ
Ｎ ）ランジスタ１のエミッタにそれぞれ接続されるツ
ェナーダイオード、６はＮＰＮ ）ランジスタ１のベー
スと接地電位２０００間に接続されたＮＰＮ ）ランジ
スタ、７および８は入力端子３００と上記ＮＰＮ）ラン
ジスタ１のベースの間に直列接続されるインバータ素子
、９は電源端子１００と出力端子４００の間に接続され
る負荷である。
つぎにこの第２図に示す回路の動作について説明する。
まず、入力端子３００に印加される入力信号がＬ”のと
き、インバータ８，７を介してＮＰＮ ）ランラスタ１
０ベースが“Ｌ”レベルとなり遮断する。
き、インバータ８，７を介してＮＰＮ ）ランラスタ１
０ベースが“Ｌ”レベルとなり遮断する。
すると、出力端子４００は“Ｈ”レベルとなり、負荷９
に電流が流れなくなる。つぎに、入力端子３００に印加
される入力信号が“Ｈ”のときには、ＮＰＮ ）ランジ
スタ１はそのベースが“Ｈ”レベルになシ、導通状態と
なる。すると、負荷９に電流が流れる。
に電流が流れなくなる。つぎに、入力端子３００に印加
される入力信号が“Ｈ”のときには、ＮＰＮ ）ランジ
スタ１はそのベースが“Ｈ”レベルになシ、導通状態と
なる。すると、負荷９に電流が流れる。
主な動作は以上であるが、その他の動作として出力電流
が異常に大きくなると、抵抗５の電圧が上昇し、ＮＰＮ
）ランジスタロが動作し、その結果として出力電流を
減少させる過電流保護および出力電流が流れている状態
で出力電圧が大きくなシ、出力用のＮＰＮ ）ランジス
タロにかかる電圧が大きくなった場合にはツェナーダイ
オード２から抵抗３を通って電流が流れ、ＮＰＮ ）ラ
ンジスタロを動作させる過電圧保護機能をもっている。
が異常に大きくなると、抵抗５の電圧が上昇し、ＮＰＮ
）ランジスタロが動作し、その結果として出力電流を
減少させる過電流保護および出力電流が流れている状態
で出力電圧が大きくなシ、出力用のＮＰＮ ）ランジス
タロにかかる電圧が大きくなった場合にはツェナーダイ
オード２から抵抗３を通って電流が流れ、ＮＰＮ ）ラ
ンジスタロを動作させる過電圧保護機能をもっている。
以上の動作を出力特性として第３図に示す。この第３図
は縦軸に出力電流■。、横軸に出方電圧ｖ０をとって表
わした出力電圧対出方電流特性を示す説明図である。そ
して、ａはＮＰＮ）ランジスタ１の安全動作領域（ＡＳ
Ｏ）を示したものであシ、ｂはこの回路の過電流およ
び過電圧保護特性、Ｃは抵抗負荷時の負荷曲線を示した
ものである。
は縦軸に出力電流■。、横軸に出方電圧ｖ０をとって表
わした出力電圧対出方電流特性を示す説明図である。そ
して、ａはＮＰＮ）ランジスタ１の安全動作領域（ＡＳ
Ｏ）を示したものであシ、ｂはこの回路の過電流およ
び過電圧保護特性、Ｃは抵抗負荷時の負荷曲線を示した
ものである。
この第３図に示す特性のように、安全動作領域（ＡＳＯ
） （特性ａ参照）よシも保護特性（特性す参照）を
小さくすることによって出力トランジスタを保護するこ
とができる。
） （特性ａ参照）よシも保護特性（特性す参照）を
小さくすることによって出力トランジスタを保護するこ
とができる。
しかし、直流モータが負荷の場合のように、起動時（出
力“Ｈ”→“Ｌ”）に瞬時大電流を流す必要がある場合
がある。
力“Ｈ”→“Ｌ”）に瞬時大電流を流す必要がある場合
がある。
このような際、上記のような従来の出力トランジスタ保
護回路では、その保護回路が動作し出力電圧を低下させ
るため起動ができなくなる場合があるという問題点があ
った。
護回路では、その保護回路が動作し出力電圧を低下させ
るため起動ができなくなる場合があるという問題点があ
った。
本発明はかかる問題点を解決するためになされたもので
、モータ負荷の場合に、その起動特大電流が流せるとと
もに、出力短絡などの異常時に出力用ＮＰＮ ）ランジ
スタを保護することができる出力トランジスタ保護回路
を得ることを目的とする。
、モータ負荷の場合に、その起動特大電流が流せるとと
もに、出力短絡などの異常時に出力用ＮＰＮ ）ランジ
スタを保護することができる出力トランジスタ保護回路
を得ることを目的とする。
本発明による出力トランジスタ保護回路は、コレクタが
出力端子に接続されエミッタが第１抵抗を介して基準電
位に接続される第１のトランジスタと、カソード側が上
記出力端子に接続されアノード側が直列に接続された第
２．第３抵抗を介して上記第１のトランジスタのエミッ
タに接続されたツェナーダイオードと、上記第１のトラ
ンジスタのベースと上記基準電位の間に接続された第２
のトランジスタと、この第２のトランジスタのベースと
上記基準電位の間に接続された第３のトランジスタと、
入力端子と上記第１のトランジスタのベースの間に直列
接続された第１および第２のインバータ素子と、この第
１および第２のインバ一夕素子の接続点と上記第３のト
ランジスタのベースとの接続点と上記基準電位の間に接
続された遅延素子を備えてなるようにしたものである。
出力端子に接続されエミッタが第１抵抗を介して基準電
位に接続される第１のトランジスタと、カソード側が上
記出力端子に接続されアノード側が直列に接続された第
２．第３抵抗を介して上記第１のトランジスタのエミッ
タに接続されたツェナーダイオードと、上記第１のトラ
ンジスタのベースと上記基準電位の間に接続された第２
のトランジスタと、この第２のトランジスタのベースと
上記基準電位の間に接続された第３のトランジスタと、
入力端子と上記第１のトランジスタのベースの間に直列
接続された第１および第２のインバータ素子と、この第
１および第２のインバ一夕素子の接続点と上記第３のト
ランジスタのベースとの接続点と上記基準電位の間に接
続された遅延素子を備えてなるようにしたものである。
本発明においては、第３のトランジスタを第１のトラン
ジスタと逆動作させることにより、第１のトランジスタ
が遮断状態のとき第３のトランジスタを導通させ、第２
のトランジスタを遮断させる。これによシ保護回路を遮
断させる。また、第３のトランジスタの入力に遅延素子
を入れ、第１のトランジスタが遮断状態から導通状態に
移行するとき、モータの起動電流を必要な時間だけ遅ら
せて第３のトランジスタを導通状態から遮断状態にさせ
、保護回路の動作を遅延させる。
ジスタと逆動作させることにより、第１のトランジスタ
が遮断状態のとき第３のトランジスタを導通させ、第２
のトランジスタを遮断させる。これによシ保護回路を遮
断させる。また、第３のトランジスタの入力に遅延素子
を入れ、第１のトランジスタが遮断状態から導通状態に
移行するとき、モータの起動電流を必要な時間だけ遅ら
せて第３のトランジスタを導通状態から遮断状態にさせ
、保護回路の動作を遅延させる。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による出力トランジスタ保護回路の一実
施例を示す回路図である。
施例を示す回路図である。
この第１図において第２図と同一符号のものは相当部分
を示し、１０はＮＰＮ ）ランジスタロのペースと接地
電位の間に接続されたＮＰＮ ）ランジスタで、そのコ
レクタはＮＰＮ）ランジスタロのペースに接続され、エ
ミッタは接地電位２００に接続され、ベースはインバー
タ素子８の出力端に接続されている。１１はとのＮＰＮ
）ランジスタ１０のベースと接地電位２００の間に接続
された容量である。
を示し、１０はＮＰＮ ）ランジスタロのペースと接地
電位の間に接続されたＮＰＮ ）ランジスタで、そのコ
レクタはＮＰＮ）ランジスタロのペースに接続され、エ
ミッタは接地電位２００に接続され、ベースはインバー
タ素子８の出力端に接続されている。１１はとのＮＰＮ
）ランジスタ１０のベースと接地電位２００の間に接続
された容量である。
そして、上記ＮＰＮ ）ランラスタ１００ベースに接続
された容量１１は遅延素子を構成し、この容量１１の充
電時にＮＰＮ ）ランジスタ１０が導通状態（ＯＮ）か
ら遮断状態（ＯＦＦ）に移行するのが遅れるように構成
されている。なお、この第１図において、９は誘導負荷
である。
された容量１１は遅延素子を構成し、この容量１１の充
電時にＮＰＮ ）ランジスタ１０が導通状態（ＯＮ）か
ら遮断状態（ＯＦＦ）に移行するのが遅れるように構成
されている。なお、この第１図において、９は誘導負荷
である。
つぎにこの第１図に示す実施例の動作を説明する。
まず、基本動作については第２図に示す従来回路と同じ
である。そして、この保護回路の動作は、入力端子３０
０に印加される入力信号が“Ｌ”のとき、インバータ素
子８の出力は“Ｈ”でメジ、このため跡トランジスタ１
０は導通状態で、ＮＰＮ ）ランジスタロを遮断させ、
保護動作を禁止している。
である。そして、この保護回路の動作は、入力端子３０
０に印加される入力信号が“Ｌ”のとき、インバータ素
子８の出力は“Ｈ”でメジ、このため跡トランジスタ１
０は導通状態で、ＮＰＮ ）ランジスタロを遮断させ、
保護動作を禁止している。
このとき、出力用の蘭トランジスタ１は遮断じておシ保
護の必要はない。
護の必要はない。
つぎに、入力端子３００に印加される入力信号が“Ｌ”
から“Ｒ″になったときには、まず、出力用のＮＰＮ
）ランジスタ１は遮断状態から導通状態に移行する。
から“Ｒ″になったときには、まず、出力用のＮＰＮ
）ランジスタ１は遮断状態から導通状態に移行する。
一方、インバータ素子８の出力は“Ｈ”から“Ｌ”にな
るが、容量１１に充電するため、ＮＰＮ ）ランジスタ
１０が導通状態から遮断状態となるのが遅れる。そして
、負荷がモータの場合には、出力が“■”から“Ｌ”レ
ベルに変わるとき大電流が流れるが、保護回路の動作が
容量１１の充電時間だけ遅れるため保護回路が働くこと
はなく、モータは起動する。
るが、容量１１に充電するため、ＮＰＮ ）ランジスタ
１０が導通状態から遮断状態となるのが遅れる。そして
、負荷がモータの場合には、出力が“■”から“Ｌ”レ
ベルに変わるとき大電流が流れるが、保護回路の動作が
容量１１の充電時間だけ遅れるため保護回路が働くこと
はなく、モータは起動する。
そして、ＮＰＮ ）ランジスタ１０が遮断状態（ＯＦＦ
）になった後は、従来の場合と同じで、過電流に対して
は、抵抗５で電流検出し、ＮＰＮ）ランジスタロを動作
させ、跡トランジスタ１のペース電流を減少させること
により、出力電流を減少させ、この出力用のＮＰＮ）ラ
ンジスタ１を保護する。また、過電圧に対しては、ツェ
ナーダイオード２によシ肩トランジスタ６にベース電流
を供給し、肩トランジスタ１のコレクタ電流を減少させ
、過電力による破壊から保護する。
）になった後は、従来の場合と同じで、過電流に対して
は、抵抗５で電流検出し、ＮＰＮ）ランジスタロを動作
させ、跡トランジスタ１のペース電流を減少させること
により、出力電流を減少させ、この出力用のＮＰＮ）ラ
ンジスタ１を保護する。また、過電圧に対しては、ツェ
ナーダイオード２によシ肩トランジスタ６にベース電流
を供給し、肩トランジスタ１のコレクタ電流を減少させ
、過電力による破壊から保護する。
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、ＮＰＮ ）ランジスタと容量
を付加するだけの簡単な回路構成によって、チップの占
有面積を最小限で、モータ負荷の場合に、起動特大電流
が流せるとともに、出力短絡などの異常時に出力用ＮＰ
Ｎ ）ランジスタを保護することができるので、実用上
の効果は極めて大である。
な手段を用いることなく、ＮＰＮ ）ランジスタと容量
を付加するだけの簡単な回路構成によって、チップの占
有面積を最小限で、モータ負荷の場合に、起動特大電流
が流せるとともに、出力短絡などの異常時に出力用ＮＰ
Ｎ ）ランジスタを保護することができるので、実用上
の効果は極めて大である。
第１図は本発明による出力トランジスタ保護回路の一実
施例を示す回路図、第２図は従来の出力トランジスタ保
護回路の一例を示す回路図、第３図は出力電圧に対する
出力電流の特性を示す説明図である。 １・・・・肩トランジスタ、２・・・・ツェナーダイオ
ード、３〜５・・・・抵抗、６・・・・ＮＰＮ）ランジ
スタ、７，８・・・・インバータ素子、９・・・・誘導
負荷、１０・・・・ＮＰＮ）ランジスタ、１１・・・・
容量、１００・・・・電源電位、２００・・・・接地電
位、３００・・・・入力端子、４００・・・・出力端子
。
施例を示す回路図、第２図は従来の出力トランジスタ保
護回路の一例を示す回路図、第３図は出力電圧に対する
出力電流の特性を示す説明図である。 １・・・・肩トランジスタ、２・・・・ツェナーダイオ
ード、３〜５・・・・抵抗、６・・・・ＮＰＮ）ランジ
スタ、７，８・・・・インバータ素子、９・・・・誘導
負荷、１０・・・・ＮＰＮ）ランジスタ、１１・・・・
容量、１００・・・・電源電位、２００・・・・接地電
位、３００・・・・入力端子、４００・・・・出力端子
。
Claims (1)
- コレクタが出力端子に接続されエミッタが第１抵抗を介
して基準電位に接続された第１のトランジスタと、カソ
ード側が前記出力端子に接続されアノード側が直列に接
続された第２および第３抵抗を介して前記第１のトラン
ジスタのエミッタに接続されたツェナーダイオードと、
前記第１のトランジスタのベースと前記基準電位の間に
接続された第２のトランジスタと、この第２のトランジ
スタのベースと前記基準電位の間に接続された第３のト
ランジスタと、入力端子と前記第１のトランジスタのベ
ースの間に直列接続された第１および第２のインバータ
素子と、この第１および第２のインバータ素子の接続点
と前記第３のトランジスタのベースとの接続点と前記基
準電位の間に接続された遅延素子とを備えてなることを
特徴とする出力トランジスタ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294934A JPS62150913A (ja) | 1985-12-24 | 1985-12-24 | 出力トランジスタ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294934A JPS62150913A (ja) | 1985-12-24 | 1985-12-24 | 出力トランジスタ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150913A true JPS62150913A (ja) | 1987-07-04 |
Family
ID=17814164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294934A Pending JPS62150913A (ja) | 1985-12-24 | 1985-12-24 | 出力トランジスタ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150913A (ja) |
-
1985
- 1985-12-24 JP JP60294934A patent/JPS62150913A/ja active Pending
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