JPH0630543B2 - 出力回路の異常検出報知回路 - Google Patents
出力回路の異常検出報知回路Info
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- JPH0630543B2 JPH0630543B2 JP62004191A JP419187A JPH0630543B2 JP H0630543 B2 JPH0630543 B2 JP H0630543B2 JP 62004191 A JP62004191 A JP 62004191A JP 419187 A JP419187 A JP 419187A JP H0630543 B2 JPH0630543 B2 JP H0630543B2
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- Emergency Protection Circuit Devices (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、出力トランジスタにより駆動される負荷の
開放及び短絡による異常状態を検出して、これを外部に
報知するとともに出力トランジスタを保護する出力回路
の異常検出報知回路。
開放及び短絡による異常状態を検出して、これを外部に
報知するとともに出力トランジスタを保護する出力回路
の異常検出報知回路。
（従来の技術） 電子回路等の出力段には、出力段に接続される負荷を駆
動するために、高電流駆動能力を有する各種の出力回路
が多用されている。
動するために、高電流駆動能力を有する各種の出力回路
が多用されている。
このような出力回路において、負荷が短絡した場合に
は、出力回路の出力段を構成する出力トランジスタに許
容電流以上の過大電流が流れ、この過大電流により出力
トランジスタの破壊を招いていた。そこで、負荷短絡時
の出力トランジスタの破壊を防止するために、負荷短絡
時に出力トランジスタを流れる過大電流に対して、出力
トランジスタを保護する機能を有した保護回路が出力回
路に設けられているものがある。
は、出力回路の出力段を構成する出力トランジスタに許
容電流以上の過大電流が流れ、この過大電流により出力
トランジスタの破壊を招いていた。そこで、負荷短絡時
の出力トランジスタの破壊を防止するために、負荷短絡
時に出力トランジスタを流れる過大電流に対して、出力
トランジスタを保護する機能を有した保護回路が出力回
路に設けられているものがある。
（発明が解決しようとする問題点） 以上説明したように、出力回路には前述したような保護
回路が設けられているものがある。しかしながら、この
ような保護回路は、負荷が短絡した時にのみ過大電流に
対して出力トランジスタを保護するものであった。した
がって、負荷が開放状態あるいは開放状態に近い状態
（例えば負荷を接続する配線路が切れかかっている状
態）に対して何ら対処することができず、このような出
力回路を備えた電気機器等のシステム全体としての出力
回路の異常（負荷の短絡状態及び開放状態）を容易かつ
速やかに認識して、正常状態に回復させることが困難で
あった。
回路が設けられているものがある。しかしながら、この
ような保護回路は、負荷が短絡した時にのみ過大電流に
対して出力トランジスタを保護するものであった。した
がって、負荷が開放状態あるいは開放状態に近い状態
（例えば負荷を接続する配線路が切れかかっている状
態）に対して何ら対処することができず、このような出
力回路を備えた電気機器等のシステム全体としての出力
回路の異常（負荷の短絡状態及び開放状態）を容易かつ
速やかに認識して、正常状態に回復させることが困難で
あった。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、出力バイポーラトランジ
スタにより駆動される負荷の異常状態を確実かつ容易に
検出して、負荷の異常に対して出力バイポーラトランジ
スタを保護できる出力回路の異常検出報知回路を提供す
ることにある。
り、その目的とするところは、出力バイポーラトランジ
スタにより駆動される負荷の異常状態を確実かつ容易に
検出して、負荷の異常に対して出力バイポーラトランジ
スタを保護できる出力回路の異常検出報知回路を提供す
ることにある。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、出力端子に接
続された負荷を駆動する出力バイポーラトランジスタを
備えた出力駆動手段と、負荷の開放又は短絡による出力
バイポーラトランジスタのベース端子とエミッタ端子と
の間の電圧変化を検出することにより、負荷の開放又は
短絡による負荷の異常状態を検出して検出信号を出力す
る検出手段と、検出手段から出力される検出信号の所定
時間以上の入力に対して検出信号を遅延して出力する遅
延手段と、遅延手段から出力される検出信号によって負
荷の異常状態を外部に報知する報知手段と、遅延手段か
ら出力される検出信号にしたがって負荷の異常状態時に
出力バイポーラトランジスタを非導通状態にさせる駆動
制御手段とから構成される。
続された負荷を駆動する出力バイポーラトランジスタを
備えた出力駆動手段と、負荷の開放又は短絡による出力
バイポーラトランジスタのベース端子とエミッタ端子と
の間の電圧変化を検出することにより、負荷の開放又は
短絡による負荷の異常状態を検出して検出信号を出力す
る検出手段と、検出手段から出力される検出信号の所定
時間以上の入力に対して検出信号を遅延して出力する遅
延手段と、遅延手段から出力される検出信号によって負
荷の異常状態を外部に報知する報知手段と、遅延手段か
ら出力される検出信号にしたがって負荷の異常状態時に
出力バイポーラトランジスタを非導通状態にさせる駆動
制御手段とから構成される。
（作用） 上記構成において、この発明は、出力バイポーラトラン
ジスタのベース・エミッタ間電圧の変化に基づいて負荷
の開放又は短絡による負荷の異常状態を検出し、これを
外部に報知するとともに、出力バイポーラトランジスタ
を非導通状態にさせて、負荷の異常に対して出力バイポ
ーラトランジスタを保護するようにしている。
ジスタのベース・エミッタ間電圧の変化に基づいて負荷
の開放又は短絡による負荷の異常状態を検出し、これを
外部に報知するとともに、出力バイポーラトランジスタ
を非導通状態にさせて、負荷の異常に対して出力バイポ
ーラトランジスタを保護するようにしている。
（実施例） 以下、図面を用いてこの発明の一実施例を説明する。
第１図はこの発明の第１の実施例に係る出力回路の異常
検出報知回路の構成図である。同図に示す出力回路の異
常検出報知回路は、出力端子ＯＵＴとグランドとの間に
接続された負荷ＲＬを、電圧源Ｖccと出力端子ＯＵＴと
の間に接続されたＮＰＮ型の出力トランジスタＴｒによ
って駆動する出力回路において、負荷ＲＬの異常（開
放，短絡）状態を検出して、この異常状態に対して出力
トランジスタＴｒを保護するとともに、この異常状態を
外部に報知するようにしたものである。
検出報知回路の構成図である。同図に示す出力回路の異
常検出報知回路は、出力端子ＯＵＴとグランドとの間に
接続された負荷ＲＬを、電圧源Ｖccと出力端子ＯＵＴと
の間に接続されたＮＰＮ型の出力トランジスタＴｒによ
って駆動する出力回路において、負荷ＲＬの異常（開
放，短絡）状態を検出して、この異常状態に対して出力
トランジスタＴｒを保護するとともに、この異常状態を
外部に報知するようにしたものである。
第１図において、異常検出報知回路は、短絡検出回路
１，開放検出回路３，遅延スタート回路５，遅延回路
７，ラッチ回路９，報知回路１１，出力Ｔｒドライブ回
路１３を有している。
１，開放検出回路３，遅延スタート回路５，遅延回路
７，ラッチ回路９，報知回路１１，出力Ｔｒドライブ回
路１３を有している。
短絡検出回路１は、出力端子ＯＵＴと出力トランジスタ
Ｔｒのベース端子との間に接続されており、出力端子Ｏ
ＵＴとグランドとの間に接続されている負荷ＲＬの短絡
状態を検出する。この検出は、負荷ＲＬの短絡時におけ
る出力トランジスタＴｒのベース・エミッタ間の電位の
変化を検出することにより行なわれ、負荷ＲＬが短絡し
た場合に短絡信号を遅延スタート回路５に供給する。
Ｔｒのベース端子との間に接続されており、出力端子Ｏ
ＵＴとグランドとの間に接続されている負荷ＲＬの短絡
状態を検出する。この検出は、負荷ＲＬの短絡時におけ
る出力トランジスタＴｒのベース・エミッタ間の電位の
変化を検出することにより行なわれ、負荷ＲＬが短絡し
た場合に短絡信号を遅延スタート回路５に供給する。
開放検出回路３は、短絡検出回路１と同様に出力端子Ｏ
ＵＴと出力トランジスタＴｒとの間に接続されており、
負荷ＲＬの開放状態を検出する。この検出は、短絡検出
回路１と同様に、負荷ＲＬの開放時における出力トラン
ジスタＴｒのベース・エミッタ間の電位の変化を検出す
ることにより行なわれ、負荷ＲＬが開放した場合に開放
信号を遅延スタート回路５に供給する。
ＵＴと出力トランジスタＴｒとの間に接続されており、
負荷ＲＬの開放状態を検出する。この検出は、短絡検出
回路１と同様に、負荷ＲＬの開放時における出力トラン
ジスタＴｒのベース・エミッタ間の電位の変化を検出す
ることにより行なわれ、負荷ＲＬが開放した場合に開放
信号を遅延スタート回路５に供給する。
遅延スタート回路５は、遅延回路７に接続されており、
短絡検出回路１の短絡信号あるいは開放検出回路３の開
放信号を受けて、遅延回路７をスタート動作させるもの
である。
短絡検出回路１の短絡信号あるいは開放検出回路３の開
放信号を受けて、遅延回路７をスタート動作させるもの
である。
遅延回路７は、遅延スタート回路５によって動作が開始
され、短絡信号あるいは開放信号が出力されてから所定
の遅延時間経過後に短絡信号あるいは開放信号をラッチ
回路９に供給する。この遅延回路７は、短絡検出回路
１，開放検出回路３及び遅延スタート回路５の外来ノイ
ズ等による誤動作によって、ラッチ回路９が誤動作しな
いようにするために設けられたものであり、短絡信号あ
るいは開放信号が所定の時間出力され続けた後にこの短
絡信号あるいは開放信号をラッチ回路９に出力する。ま
た、遅延回路７の遅延時間は、負荷ＲＬの短絡時の過電
流による出力トランジスタＴｒの破壊を防止するため
に、出力トランジスタＴｒのＡＳＯ（安定動作領域）の
時間内に出力トランジスタＴｒを非導通状態にさせるよ
うに設定されている。
され、短絡信号あるいは開放信号が出力されてから所定
の遅延時間経過後に短絡信号あるいは開放信号をラッチ
回路９に供給する。この遅延回路７は、短絡検出回路
１，開放検出回路３及び遅延スタート回路５の外来ノイ
ズ等による誤動作によって、ラッチ回路９が誤動作しな
いようにするために設けられたものであり、短絡信号あ
るいは開放信号が所定の時間出力され続けた後にこの短
絡信号あるいは開放信号をラッチ回路９に出力する。ま
た、遅延回路７の遅延時間は、負荷ＲＬの短絡時の過電
流による出力トランジスタＴｒの破壊を防止するため
に、出力トランジスタＴｒのＡＳＯ（安定動作領域）の
時間内に出力トランジスタＴｒを非導通状態にさせるよ
うに設定されている。
ラッチ回路９は、負荷ＲＬが正常状態にあってはリセッ
ト状態にあり、その出力端子となるモニター端子を例え
ばハイレベル状態にさせている。また、ラッチ回路９
は、短絡信号あるいは開放信号が遅延回路７から供給さ
れると、これをラッチすることによりセットされて、モ
ニター端子をロウレベル状態にする。
ト状態にあり、その出力端子となるモニター端子を例え
ばハイレベル状態にさせている。また、ラッチ回路９
は、短絡信号あるいは開放信号が遅延回路７から供給さ
れると、これをラッチすることによりセットされて、モ
ニター端子をロウレベル状態にする。
報知回路１１は、モニター端子に接続されており、負荷
ＲＬの異常状態を例えば音声あるいは光等により外部に
報知させるものである。
ＲＬの異常状態を例えば音声あるいは光等により外部に
報知させるものである。
出力Ｔｒドライブ回路１３は、ラッチ回路９の出力を受
けて出力トランジスタＴｒを駆動制御するものである。
すなわち、負荷が異常状態となりラッチ回路９がセット
されると、出力Ｔｒドライブ回路１３は出力トランジス
タＴｒへのベース電流の供給を停止して、出力トランジ
スタＴｒを非導通状態にさせる。
けて出力トランジスタＴｒを駆動制御するものである。
すなわち、負荷が異常状態となりラッチ回路９がセット
されると、出力Ｔｒドライブ回路１３は出力トランジス
タＴｒへのベース電流の供給を停止して、出力トランジ
スタＴｒを非導通状態にさせる。
第２図は第１図の具体的な回路構成を示す回路図であ
る。
る。
同図において、ラッチ回路９はＮＰＮ型のトランジスタ
Ｑ２，Ｑ３及び抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６から構成さ
れており、負荷ＲＬの正常状態時には、トランジスタＱ
２が導通状態、トランジスタＱ３が非導通状態にある。
これにより、トランジスタＱ２のコレクタ端子に抵抗Ｒ
１を介してベース端子が接続されたＮＰＮ型のトランジ
スタＱ１は非導通状態にあり、モニター端子はハイレベ
ル状態にある。一方、負荷ＲＬの異常状態時には、トラ
ンジスタＱ２が非導通状態、トランジスタＱ３が導通状
態となり、これにより、トランジスタＱ１は導通状態と
なってモニター端子はロウレベル状態となる。
Ｑ２，Ｑ３及び抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６から構成さ
れており、負荷ＲＬの正常状態時には、トランジスタＱ
２が導通状態、トランジスタＱ３が非導通状態にある。
これにより、トランジスタＱ２のコレクタ端子に抵抗Ｒ
１を介してベース端子が接続されたＮＰＮ型のトランジ
スタＱ１は非導通状態にあり、モニター端子はハイレベ
ル状態にある。一方、負荷ＲＬの異常状態時には、トラ
ンジスタＱ２が非導通状態、トランジスタＱ３が導通状
態となり、これにより、トランジスタＱ１は導通状態と
なってモニター端子はロウレベル状態となる。
遅延回路７は、ＮＰＮ型のトランジスタＱ３，Ｑ４，Ｑ
５、ＰＮＰ型のトランジスタＱ５，Ｑ６、抵抗Ｒ７，Ｒ
８，Ｒ９及び容量Ｃとから構成されており、トランジス
タＱ４のベース端子に接続された容量Ｃへの充電時間を
遅延回路７の遅延時間としている。遅延スタート回路５
が動作を開始すると、トランジスタＱ５，Ｑ６は導通状
態となり、容量ＣはトランジスタＱ５のコレクタ電流Ｉ
ｃ５で充電される。トランジスタＱ５のコレクタ電流Ｉ
ｃ５は、 ＶＢＥ６＝Ｉｃ６×Ｒ８＋ＶＢＥ５ の関係式から、 Ｉｃ５＝Ｉｃ６×ｅ×ｐ×（ｑ×Ｉｃ６×Ｒ８／ＫＴ） で表わされる。ここで、ＶＢＥ５，ＶＢＥ６はトランジ
スタＱ５，Ｑ６のベース・エミッタ間電圧、Ｉｃ６はト
ランジスタＱ６のコレクタ電流とする。
５、ＰＮＰ型のトランジスタＱ５，Ｑ６、抵抗Ｒ７，Ｒ
８，Ｒ９及び容量Ｃとから構成されており、トランジス
タＱ４のベース端子に接続された容量Ｃへの充電時間を
遅延回路７の遅延時間としている。遅延スタート回路５
が動作を開始すると、トランジスタＱ５，Ｑ６は導通状
態となり、容量ＣはトランジスタＱ５のコレクタ電流Ｉ
ｃ５で充電される。トランジスタＱ５のコレクタ電流Ｉ
ｃ５は、 ＶＢＥ６＝Ｉｃ６×Ｒ８＋ＶＢＥ５ の関係式から、 Ｉｃ５＝Ｉｃ６×ｅ×ｐ×（ｑ×Ｉｃ６×Ｒ８／ＫＴ） で表わされる。ここで、ＶＢＥ５，ＶＢＥ６はトランジ
スタＱ５，Ｑ６のベース・エミッタ間電圧、Ｉｃ６はト
ランジスタＱ６のコレクタ電流とする。
短絡検出回路１、開放検出回路３及び遅延スタート回路
５は、ＰＮＰ型のトランジスタＱ７，Ｑ８，Ｑ９，Ｑ
１０，Ｑ１１，Ｑ１２、ＮＰＮ型のトランジスタ
Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ１７及び抵抗Ｒ
１０，Ｒ１１，Ｒ１２，Ｒ１５，Ｒ１６で構成されてい
る。トランジスタＱ１５，Ｑ１６，Ｑ１７はそのベース
端子が定電圧源Ｖｓに接続されており、それぞれのコレ
クタ電流Ｉｃ１５，Ｉｃ１６，Ｉｃ１７は定電圧源Ｖｓ
の供給電圧をＶｓとすると、以下に示すように表わされ
る。
５は、ＰＮＰ型のトランジスタＱ７，Ｑ８，Ｑ９，Ｑ
１０，Ｑ１１，Ｑ１２、ＮＰＮ型のトランジスタ
Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ１７及び抵抗Ｒ
１０，Ｒ１１，Ｒ１２，Ｒ１５，Ｒ１６で構成されてい
る。トランジスタＱ１５，Ｑ１６，Ｑ１７はそのベース
端子が定電圧源Ｖｓに接続されており、それぞれのコレ
クタ電流Ｉｃ１５，Ｉｃ１６，Ｉｃ１７は定電圧源Ｖｓ
の供給電圧をＶｓとすると、以下に示すように表わされ
る。
Ｉｃ１５＝（Ｖｓ−ＶＢＥ１５）／Ｒ１０ Ｉｃ１６＝（Ｖｓ−ＶＢＥ１６）／Ｒ１１ Ｉｃ１７＝（Ｖｓ−ＶＢＥ１７）／Ｒ１２ ここで、ＶＢＥ１５，ＶＢＥ１６，ＶＢＥ１７はトラン
ジスタＱ１５，Ｑ１６，Ｑ１７のベース・エミッタ間電
圧とする。
ジスタＱ１５，Ｑ１６，Ｑ１７のベース・エミッタ間電
圧とする。
また、トランジスタＱ１１，Ｑ１２は、コレクタ端子が
トランジスタＱ１７のコレクタ端子に接続されたトラン
ジスタＱ１０とカレントミラー回路を構成しているの
で、Ｉｃ１７とトランジスタＱ１１，Ｑ１２のコレクタ
電圧Ｉｃ１１，Ｉｃ１２とは等しくなっている。一方、
トランジスタＱ１３，Ｑ１４は、それぞれのベース端子
が出力トランジスタＱ２３のベース端子に接続されてお
り、出力トランジスタＱ２３を流れる電流を検出してお
り、それぞれのコレクタ電流Ｉｃ１３，Ｉｃ１４は、以
下に示すように表わされる。
トランジスタＱ１７のコレクタ端子に接続されたトラン
ジスタＱ１０とカレントミラー回路を構成しているの
で、Ｉｃ１７とトランジスタＱ１１，Ｑ１２のコレクタ
電圧Ｉｃ１１，Ｉｃ１２とは等しくなっている。一方、
トランジスタＱ１３，Ｑ１４は、それぞれのベース端子
が出力トランジスタＱ２３のベース端子に接続されてお
り、出力トランジスタＱ２３を流れる電流を検出してお
り、それぞれのコレクタ電流Ｉｃ１３，Ｉｃ１４は、以
下に示すように表わされる。
Ｉｃ１３＝（ＶＢＥ２３−ＶＢＥ１３）／Ｒ１５ Ｉｃ１４＝（ＶＢＥ２３−ＶＢＥ１４）／Ｒ１６ ここで、ＶＢＥ２３，ＶＢＥ１３，ＶＢＥ１４はトラン
ジスタＱ２３，Ｑ１３，Ｑ１４のベース・エミッタ間電
位とする。
ジスタＱ２３，Ｑ１３，Ｑ１４のベース・エミッタ間電
位とする。
そして、Ｉｃ１３，Ｉｃ１４，Ｉｃ１７をＩｃ２３に対
して、トランジスタＱ１３，Ｑ１４，Ｑ２３のトランジ
スタサイズ及び抵抗Ｒ１５，Ｒ１６により、第３図に示
すように設定する。すなわち、負荷ＲＬが開放状態及び
開放に近い状態（モード＜１＞）では、Ｉｃ１７＞Ｉｃ
１３＞Ｉｃ１４、正常状態（モード＜２＞）では、Ｉｃ
１３＞Ｉｃ１７、Ｉｃ１４＞Ｉｃ１７となるようにそれ
ぞれコレクタ電流を設定しておく。
して、トランジスタＱ１３，Ｑ１４，Ｑ２３のトランジ
スタサイズ及び抵抗Ｒ１５，Ｒ１６により、第３図に示
すように設定する。すなわち、負荷ＲＬが開放状態及び
開放に近い状態（モード＜１＞）では、Ｉｃ１７＞Ｉｃ
１３＞Ｉｃ１４、正常状態（モード＜２＞）では、Ｉｃ
１３＞Ｉｃ１７、Ｉｃ１４＞Ｉｃ１７となるようにそれ
ぞれコレクタ電流を設定しておく。
出力Ｔｒドライブ回路１３は、トランジスタＱ１８，Ｑ
１９，Ｑ２０，Ｑ２１，Ｑ２２及び抵抗Ｒ１３，Ｒ１４
で構成されており、ラッチ回路９を構成するトランジス
タＱ２のコレクタ電位により、トランジスタＱ２のコレ
クタ端子に抵抗Ｒ２を介してベース端子が接続されてい
るトランジスタＱ１９を導通制御して、出力トランジス
タＱ２３を導通制御している。出力トランジスタＱ２３
のコレクタ電流Ｉｃ２３は、負荷ＲＬの正常状態時にあ
っては、次式で示すように表わされる。
１９，Ｑ２０，Ｑ２１，Ｑ２２及び抵抗Ｒ１３，Ｒ１４
で構成されており、ラッチ回路９を構成するトランジス
タＱ２のコレクタ電位により、トランジスタＱ２のコレ
クタ端子に抵抗Ｒ２を介してベース端子が接続されてい
るトランジスタＱ１９を導通制御して、出力トランジス
タＱ２３を導通制御している。出力トランジスタＱ２３
のコレクタ電流Ｉｃ２３は、負荷ＲＬの正常状態時にあ
っては、次式で示すように表わされる。
Ｉｃ２３＝｛Ｖcc−（ＶＢＥ２３＋ＶＣＥＳ２２１）｝
／ＲＬ ここで、ＶＢＥ２３はトランジスタＱ２３のベース・エ
ミッタ間電圧、ＶＣＥＳ２２はトランジスタＱ２２のコ
レクタ・エミッタ間飽和電圧とする。
／ＲＬ ここで、ＶＢＥ２３はトランジスタＱ２３のベース・エ
ミッタ間電圧、ＶＣＥＳ２２はトランジスタＱ２２のコ
レクタ・エミッタ間飽和電圧とする。
次に、このような構成における作用を、第３図を参照し
て説明する。
て説明する。
まずはじめに、負荷ＲＬが出力端子ＯＵＴに接続されて
いる正常状態について説明する。このような状態にあっ
ては、Ｉｃ２３は第３図においてモード＜２＞の領域と
なり、Ｉｃ１７＜Ｉｃ１３，Ｉｃ１７＞Ｉｃ１４とな
る。
いる正常状態について説明する。このような状態にあっ
ては、Ｉｃ２３は第３図においてモード＜２＞の領域と
なり、Ｉｃ１７＜Ｉｃ１３，Ｉｃ１７＞Ｉｃ１４とな
る。
このような場合には、トランジスタＱ７は非導通状態、
トランジスタＱ９は導通状態となり、これにより、トラ
ンジスタＱ８は非導通状態となる。したがって、容量Ｃ
には電流が供給されないために容易Ｃは充電されず、ト
ランジスタＱ４は非導通状態となり、遅延回路７は動作
しないことになる。このため、トランジスタＱ３は非導
通状態，トランジスタＱ２は導通状態となり、トランジ
スタＱ２のコレクタ電位はロウレベルとなる。したがっ
て、トランジスタＱ１は非導通状態となり、モニター出
力はハイレベルとなる。さらに、トランジスタＱ１９が
非導通状態となることにより、トランジスタＱ２０は導
通状態となり、出力トランジスタＱ２３は導通状態とな
り、負荷ＲＬが駆動される。
トランジスタＱ９は導通状態となり、これにより、トラ
ンジスタＱ８は非導通状態となる。したがって、容量Ｃ
には電流が供給されないために容易Ｃは充電されず、ト
ランジスタＱ４は非導通状態となり、遅延回路７は動作
しないことになる。このため、トランジスタＱ３は非導
通状態，トランジスタＱ２は導通状態となり、トランジ
スタＱ２のコレクタ電位はロウレベルとなる。したがっ
て、トランジスタＱ１は非導通状態となり、モニター出
力はハイレベルとなる。さらに、トランジスタＱ１９が
非導通状態となることにより、トランジスタＱ２０は導
通状態となり、出力トランジスタＱ２３は導通状態とな
り、負荷ＲＬが駆動される。
次に、このような状態にあって、負荷ＲＬが開放状態あ
るいは開放状態に近い状態になると、Ｉｃ２３は第３図
においてモード＜１＞の領域となり、Ｉｃ１７＞Ｉｃ
１３，Ｉｃ１７＞Ｉｃ１４となる。このような状態にな
ると、トランジスタＱ７，Ｑ９のベース端子に電流が供
給されトランジスタＱ７，Ｑ９は非導通状態となり、Ｉ
ｃ１６はトランジスタＱ８のベース電流となる。これに
より、トランジスタＱ８は導通状態となり、遅延スター
ト回路５が動作してトランジスタＱ８のコレクタ端子か
らトランジスタＱ５を介して容量Ｃに電流が供給され、
容量Ｃが充電されはじめる。
るいは開放状態に近い状態になると、Ｉｃ２３は第３図
においてモード＜１＞の領域となり、Ｉｃ１７＞Ｉｃ
１３，Ｉｃ１７＞Ｉｃ１４となる。このような状態にな
ると、トランジスタＱ７，Ｑ９のベース端子に電流が供
給されトランジスタＱ７，Ｑ９は非導通状態となり、Ｉ
ｃ１６はトランジスタＱ８のベース電流となる。これに
より、トランジスタＱ８は導通状態となり、遅延スター
ト回路５が動作してトランジスタＱ８のコレクタ端子か
らトランジスタＱ５を介して容量Ｃに電流が供給され、
容量Ｃが充電されはじめる。
そして、容量Ｃが充電されてトランジスタＱ４のベース
電位が上昇すると、トランジスタＱ４が導通状態になる
とともに、トランジスタＱ３が導通状態となる。これに
より、トランジスタＱ２は非導通状態となり、ラッチ回
路９はセットされる。したがって、トランジスタＱ１の
ベース端子に電流が供給されトランジスタＱ１は導通状
態となり、モニター出力はハイレベルからロウレベルに
反転される。モニター端子に接続された報知回路（第２
図にあっては図示せず）１１は、これを受けて負荷ＲＬ
の異常（開放状態）を外部に報知する。
電位が上昇すると、トランジスタＱ４が導通状態になる
とともに、トランジスタＱ３が導通状態となる。これに
より、トランジスタＱ２は非導通状態となり、ラッチ回
路９はセットされる。したがって、トランジスタＱ１の
ベース端子に電流が供給されトランジスタＱ１は導通状
態となり、モニター出力はハイレベルからロウレベルに
反転される。モニター端子に接続された報知回路（第２
図にあっては図示せず）１１は、これを受けて負荷ＲＬ
の異常（開放状態）を外部に報知する。
さらに、ラッチ回路９がセットされると、トランジスタ
Ｑ１９は導通状態となり、トランジスタＱ２０は非導通
状態となる。このため、出力トランジスタＱ２３のベー
ス端子には電流は供給されず、出力トランジスタＱ２３
は非導通状態となる。
Ｑ１９は導通状態となり、トランジスタＱ２０は非導通
状態となる。このため、出力トランジスタＱ２３のベー
ス端子には電流は供給されず、出力トランジスタＱ２３
は非導通状態となる。
次に負荷ＲＬが正常状態から短絡状態になった場合につ
いて説明する。このような場合には、Ｉｃ２３は第３図
においてモード＜３＞の領域となり、Ｉｃ１７＜Ｉｃ
１３，Ｉｃ１７＜Ｉｃ１４となる。このような状態にな
ると、トランジスタＱ７が導通状態になりトランジスタ
Ｑ７からトランジスタＱ５を介して容量Ｃに電流が供給
されて、遅延スタート回路５が動作する。したがって、
負荷ＲＬが開放状態になった時と同様にラッチ回路９が
セットされて、モニター出力はハイレベルからロウレベ
ルとなり、報知回路１１により負荷の異常（短絡状態）
が外部に報知される。さらに、出力トランジスタＱ２３
は非導通状態となり、負荷ＲＬ短絡時の過電流から出力
トランジスタＱ２３が保護される。
いて説明する。このような場合には、Ｉｃ２３は第３図
においてモード＜３＞の領域となり、Ｉｃ１７＜Ｉｃ
１３，Ｉｃ１７＜Ｉｃ１４となる。このような状態にな
ると、トランジスタＱ７が導通状態になりトランジスタ
Ｑ７からトランジスタＱ５を介して容量Ｃに電流が供給
されて、遅延スタート回路５が動作する。したがって、
負荷ＲＬが開放状態になった時と同様にラッチ回路９が
セットされて、モニター出力はハイレベルからロウレベ
ルとなり、報知回路１１により負荷の異常（短絡状態）
が外部に報知される。さらに、出力トランジスタＱ２３
は非導通状態となり、負荷ＲＬ短絡時の過電流から出力
トランジスタＱ２３が保護される。
第３図はこの発明の第２の実施例に係る出力回路の異常
検出報知回路の構成図である。この実施例の特徴とする
ところは、異常検出報知回路を、出力トランジスタＴｒ
が出力端子ＯＵＴとグランドとの間に接続され、負荷Ｒ
Ｌが電圧源Ｖccと出力端子ＯＵＴとの間に接続されたシ
ンクドライブ形式の出力回路に適用したものであり、構
成は第１図に示したものと同様である。したがって、第
３図に示したものは第１図に示したものと同様の効果を
得ることができる。
検出報知回路の構成図である。この実施例の特徴とする
ところは、異常検出報知回路を、出力トランジスタＴｒ
が出力端子ＯＵＴとグランドとの間に接続され、負荷Ｒ
Ｌが電圧源Ｖccと出力端子ＯＵＴとの間に接続されたシ
ンクドライブ形式の出力回路に適用したものであり、構
成は第１図に示したものと同様である。したがって、第
３図に示したものは第１図に示したものと同様の効果を
得ることができる。
以上説明したように、このような構成にあっては、負荷
が開放及び短絡状態になると、これを外部に報知せきる
とともに、出力トランジスタＱ２３を保護し過電流に対
して出力トランジスタＱ２３の破壊を防止することがで
きる。
が開放及び短絡状態になると、これを外部に報知せきる
とともに、出力トランジスタＱ２３を保護し過電流に対
して出力トランジスタＱ２３の破壊を防止することがで
きる。
また、遅延回路７により負荷の異常状態が所定時間以上
続いた後にラッチ回路９をセットするようにしているの
で、外来ノイズ等によりラッチ回路９がセットされて回
路が誤動作することを防止することができる。
続いた後にラッチ回路９をセットするようにしているの
で、外来ノイズ等によりラッチ回路９がセットされて回
路が誤動作することを防止することができる。
さらに、トランジスタＱ２３のコレクタ電流Ｉｃ２３に
対して、それぞれのトランジスタＱ１３，Ｑ１４，Ｑ
１７のコレクタ電流Ｉｃ１３，Ｉｃ１４，Ｉｃ１７を第
３図に示すように設定して、負荷の開放状態の判別をモ
ード＜１＞の領域で行なうようにしたので、負荷が開放
状態に近い状態にあってもこれを判別して報知すること
ができる。
対して、それぞれのトランジスタＱ１３，Ｑ１４，Ｑ
１７のコレクタ電流Ｉｃ１３，Ｉｃ１４，Ｉｃ１７を第
３図に示すように設定して、負荷の開放状態の判別をモ
ード＜１＞の領域で行なうようにしたので、負荷が開放
状態に近い状態にあってもこれを判別して報知すること
ができる。
なお、出力回路の形式及び出力トランジスタの種類は、
例えばＰＮＰ型のトランジスタをトーテムポール型に接
続して構成した出力回路であってもよいことは勿論であ
る。したがって、この発明は上記実施例に限定されるも
のではなく、適宜の設計的変更を行なうことにより、他
の態様でも実施し得るものである。
例えばＰＮＰ型のトランジスタをトーテムポール型に接
続して構成した出力回路であってもよいことは勿論であ
る。したがって、この発明は上記実施例に限定されるも
のではなく、適宜の設計的変更を行なうことにより、他
の態様でも実施し得るものである。
［発明の効果］ 以上説明したように、この発明によれば、出力バイポー
ラトランジスタのベース・エミッタ間電圧の変化に基づ
いて負荷の開放又は短絡による負荷の異常状態を検出
し、出力バイポーラトランジスタを非導通状態にさせる
ようにしたので、出力バイポーラトランジスタにより駆
動される負荷の異常状態を確実かつ容易に検出し、過電
流による出力バイポーラトランジスタの破壊を防止し
て、負荷の異常に対して出力バイポーラトランジスタを
保護することができる。
ラトランジスタのベース・エミッタ間電圧の変化に基づ
いて負荷の開放又は短絡による負荷の異常状態を検出
し、出力バイポーラトランジスタを非導通状態にさせる
ようにしたので、出力バイポーラトランジスタにより駆
動される負荷の異常状態を確実かつ容易に検出し、過電
流による出力バイポーラトランジスタの破壊を防止し
て、負荷の異常に対して出力バイポーラトランジスタを
保護することができる。
第１図はこの発明の第１の実施例に係る出力回路の異常
検出報知回路の構成図、第２図は第１図の具体的な一回
路構成を示す回路図、第３図は第２図の動作説明図、第
４図はこの発明の第２の実施例に係る出力回路の異常検
出報知回路の構成図である。 （図の主要な部分を表わす符号の説明） １…短絡検出回路 ３…開放検出回路 ５…遅延スタート回路 ７…遅延回路 １１…報知回路 １３…出力Ｔｒドライブ回路 Ｔｒ…出力トランジスタ ＲＬ…負荷
検出報知回路の構成図、第２図は第１図の具体的な一回
路構成を示す回路図、第３図は第２図の動作説明図、第
４図はこの発明の第２の実施例に係る出力回路の異常検
出報知回路の構成図である。 （図の主要な部分を表わす符号の説明） １…短絡検出回路 ３…開放検出回路 ５…遅延スタート回路 ７…遅延回路 １１…報知回路 １３…出力Ｔｒドライブ回路 Ｔｒ…出力トランジスタ ＲＬ…負荷
Claims (1)
- 【請求項１】出力端子に接続された負荷を駆動する出力
バイポーラトランジスタを備えた出力駆動手段と、 負荷の開放又は短絡による出力バイポーラトランジスタ
のベース端子とエミッタ端子との間の電圧変化を検出す
ることにより、負荷の開放又は短絡による負荷の異常状
態を検出して検出信号を出力する検出手段と、 検出手段から出力される検出信号の所定時間以上の入力
に対して検出信号を遅延して出力する遅延手段と、 遅延手段から出力される検出信号によって負荷の異常状
態を外部に報知する報知手段と、 遅延手段から出力される検出信号にしたがって負荷の異
常状態時に出力バイポーラトランジスタを非導通状態に
させる駆動制御手段と を有することを特徴とする出力回路の異常検出報知回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004191A JPH0630543B2 (ja) | 1987-01-13 | 1987-01-13 | 出力回路の異常検出報知回路 |
| US07/143,015 US4831483A (en) | 1987-01-13 | 1988-01-12 | Abnormality detection alarm circuit for output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004191A JPH0630543B2 (ja) | 1987-01-13 | 1987-01-13 | 出力回路の異常検出報知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63174519A JPS63174519A (ja) | 1988-07-19 |
| JPH0630543B2 true JPH0630543B2 (ja) | 1994-04-20 |
Family
ID=11577805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62004191A Expired - Fee Related JPH0630543B2 (ja) | 1987-01-13 | 1987-01-13 | 出力回路の異常検出報知回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4831483A (ja) |
| JP (1) | JPH0630543B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229579A (en) * | 1987-05-13 | 1993-07-20 | Nartron Corporation | Motor vehicle heated seat control |
| DE4034569A1 (de) * | 1990-10-31 | 1992-05-07 | Vdo Schindling | Als baustein ausgebildete schaltungsanordnung mit mindestens einem halbleiterschalter zum schalten einer last |
| DE4034571A1 (de) * | 1990-10-31 | 1992-05-07 | Vdo Schindling | Als baustein ausgebildete schaltungsanordnung mit mindestens einem halbleiterschalter zum schalten einer last |
| EP0743529B1 (en) * | 1995-05-16 | 2004-07-28 | STMicroelectronics S.r.l. | Method and corresponding circuit for detecting an open load |
| US5896260A (en) * | 1996-02-05 | 1999-04-20 | Css Power, Inc. | Electronic safety break and method |
| DE19754927C2 (de) * | 1997-12-10 | 2002-12-05 | Infineon Technologies Ag | Schaltungsanordnung zur Leerlauferfassung |
| US6166893A (en) * | 1998-12-21 | 2000-12-26 | Semiconductor Components Industries, Llc | Semiconductor load driver circuit and method therefor |
| JP3611100B2 (ja) * | 2000-02-29 | 2005-01-19 | シャープ株式会社 | 安定化電源回路および安定化電源用デバイス |
| DE202004008137U1 (de) * | 2004-05-22 | 2005-09-29 | Ellenberger & Poensgen Gmbh | Elektronisches Relais |
| ITMI20050899A1 (it) * | 2005-05-17 | 2006-11-18 | Bticino Spa | Dispositivo di protezione di un impia to elettrico |
| JP4731257B2 (ja) * | 2005-09-15 | 2011-07-20 | 株式会社リコー | 異常接続検出回路及び異常接続検出回路を備えた駆動装置 |
| US9772365B2 (en) * | 2015-01-23 | 2017-09-26 | Sii Semiconductor Corporation | Detection circuit |
| JP2016139390A (ja) * | 2015-01-23 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 検出回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518118A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Transistor power amplifier circuit |
| DE2966268D1 (en) * | 1978-10-21 | 1983-11-10 | Ward Goldstone Ltd | A switching circuit |
| US4225897A (en) * | 1979-01-29 | 1980-09-30 | Rca Corporation | Overcurrent protection circuit for power transistor |
| JPS57124909A (en) * | 1981-01-27 | 1982-08-04 | Toshiba Corp | Output transistor protection circuit |
| SE448333B (sv) * | 1982-02-18 | 1987-02-09 | Ericsson Telefon Ab L M | Elektronisk sekring ingaende i ett distributionssystem for likstrom |
| US4564879A (en) * | 1982-09-20 | 1986-01-14 | International Standard Electric Corporation | Electronic power overload protection circuit |
| JPS61124227A (ja) * | 1984-11-19 | 1986-06-12 | 日産自動車株式会社 | 負荷状態判別装置 |
-
1987
- 1987-01-13 JP JP62004191A patent/JPH0630543B2/ja not_active Expired - Fee Related
-
1988
- 1988-01-12 US US07/143,015 patent/US4831483A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4831483A (en) | 1989-05-16 |
| JPS63174519A (ja) | 1988-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |