JPS62150390A - Liquid crystal display unit - Google Patents
Liquid crystal display unitInfo
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- JPS62150390A JPS62150390A JP29433485A JP29433485A JPS62150390A JP S62150390 A JPS62150390 A JP S62150390A JP 29433485 A JP29433485 A JP 29433485A JP 29433485 A JP29433485 A JP 29433485A JP S62150390 A JPS62150390 A JP S62150390A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に使用され液晶パネル表示器を用
いた液晶表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a liquid crystal display device that is used in an information processing device and uses a liquid crystal panel display.
情報処理装置本体く以下本体と呼ぶ）に接続する表示装
置としては陰極線管（以下ＣＲＴと呼ぶ）を利用したカ
ラーディスプレイあるいはモノクロディスプレイ装置が
ある。カラーのＣＲＴディスプレイ装置は本体とのイン
タフェース信号として水平同期信号、垂直同期信号及び
赤、緑、青の画素信号あるいはコンポジットビデオ信号
のみを必要とし、上述した各信号を出力したＣＲＴディ
スプレ・イコネクタに接続するだけで本体の構成あるい
は仕様に影響されないという点で非常に有用であるか、
表示画面サイズに比べて筐体が大きくて重いということ
や消費電力ら大きいということなどにより、液晶パネル
ディスプレイを用いた液晶表示装置が使用されつつある
。The display device connected to the information processing apparatus main body (hereinafter referred to as the main body) may be a color display or a monochrome display device using a cathode ray tube (hereinafter referred to as CRT). A color CRT display device requires only a horizontal synchronization signal, a vertical synchronization signal, and red, green, and blue pixel signals or a composite video signal as interface signals with the main body, and the CRT display connector that outputs each of the above signals It is very useful in that it is not affected by the configuration or specifications of the main unit just by connecting it.
Liquid crystal display devices using a liquid crystal panel display are increasingly being used because the housing is large and heavy compared to the display screen size and the power consumption is large.
液晶パネルディスプレイは画素となる液晶の特性及び画
素を表示データに応じて明滅させる水平方向、垂直方向
信号線の駆動回路の特性により、垂直方向信号線駆動回
路に対して複数画素単位に表示データを与える方式や、
水平方向信号線駆動回路を複数本同時に駆動させ対応す
る表示データを垂直方向信号線駆動回路に与える方式な
ど何種類かあるが、いずれもＣＲＴ表示器とはまったく
仕様が異なる。In LCD panel displays, display data is transmitted in units of multiple pixels to the vertical signal line drive circuit due to the characteristics of the liquid crystal that becomes the pixel and the characteristics of the drive circuit for the horizontal and vertical signal lines that make the pixels flicker according to the display data. The method of giving,
There are several types of methods, such as driving a plurality of horizontal signal line drive circuits simultaneously and supplying corresponding display data to the vertical signal line drive circuit, but all of them have completely different specifications from those of a CRT display.
従来、この種の液晶表示装置は、第４図に示す様に、Ｃ
ＲＴ表示器とはまったく仕様が異なる液晶パネル表示器
８を専用の液晶コンｌ−ロールＩＣ１１（以下ＬＳＩと
呼ぶ）あるいはこれに相当する回路によって制御してい
る。表示すべきデータいは専用ＬＳＩｌ１．からローカ
ルバス１４を通して記憶回路であるリフレッシュメモリ
６に書込まれる。そして専用ＬＳＩＩＩは液晶パネル表
示器８のタイミングと同期しながら表示データをリフレ
ッシュメモリ６から読出し、水平方向、垂直方向信号線
駆動回路制御信号と共に液晶パネル表示器８へ出力し、
表示画面を作る。Conventionally, this type of liquid crystal display device has a C
The liquid crystal panel display 8, which has completely different specifications from the RT display, is controlled by a dedicated liquid crystal control IC 11 (hereinafter referred to as LSI) or an equivalent circuit. The data to be displayed is the dedicated LSI11. The data is written to the refresh memory 6, which is a storage circuit, through the local bus 14. Then, the dedicated LSIII reads the display data from the refresh memory 6 in synchronization with the timing of the liquid crystal panel display 8, and outputs it to the liquid crystal panel display 8 together with the horizontal and vertical direction signal line drive circuit control signals.
Create a display screen.
通常、液晶パネルはＣＲ’ｌ’に比べて非常に表示スピ
ードが遅いため、画素の明滅を行なう液晶を表示データ
に応じてオン／オフさせるために加える電圧をある時間
一定に保つ必要がある。この電圧を一定に保つ時間がＣ
ＲＴに比べて非常に大きく数倍〜十数倍である。Normally, the display speed of a liquid crystal panel is much slower than that of CR'l', so it is necessary to keep the applied voltage constant for a certain period of time in order to turn on/off the liquid crystal, which causes pixels to flicker, according to display data. The time to keep this voltage constant is C
It is extremely large compared to RT, several times to more than ten times.
この液晶パネルの表示スピードを上げる方法としては、
第５図（ａ）、（ｂ）に示すように、表示データを直列
に１画素づつ与える方式の代りに、数画素同時に垂直方
向駆動回路に与える方式（第５図（ａ））や、垂直方向
は１画素であるが水平方向駆動回路を同時に数本駆動す
る方式（第５図（ｂ））、あるいはこれらを組合せた方
式が一般的な液晶パネルの駆動方式となっている。尚、
液晶パネルとはパネル単体ではなく垂直・水平方向駆動
回路（駆動ＩＣ）を含み、表示データをロードする度に
垂直方向駆動回路が順次スキャンしく第１．第２・・・
第ｍ駆動）、また垂直方向駆動回数（ｍ）に１回シフト
クロックを入力することにより水平方向駆動回路が順次
スキャンするものとしている。As a way to increase the display speed of this LCD panel,
As shown in Figures 5(a) and 5(b), instead of the method of supplying display data one pixel at a time in series, there is a method of supplying display data to several pixels simultaneously to the vertical drive circuit (Fig. 5(a)), Although the direction is one pixel, a method of driving several horizontal direction drive circuits at the same time (FIG. 5(b)), or a method of combining these is a general method of driving a liquid crystal panel. still,
A liquid crystal panel is not a single panel, but includes vertical and horizontal drive circuits (drive ICs), and each time display data is loaded, the vertical drive circuit sequentially scans the first... Second...
(mth drive), and the horizontal drive circuit sequentially scans by inputting a shift clock once every vertical drive number (m).
上述した従来の液晶表示装置は、画素となる液晶の特性
及び水平方向、垂直方向信号線駆動回路の特性により液
晶パネル表示器の駆動方式は何種類かあるが、いずれも
ＣＲ’ｒ’表示器とはまったく異なる為、ＣＰＵのアド
レスバス、データバスに直接接続された液晶コントロー
ル専用ＬＳＩにより液晶パネル表示器を制御し表示画面
を作っている。このため液晶表示装置は情報処理装置本
体の構成あるいは仕様に影響されてしまい、ＣＲＴディ
スプレイ装置使用時のソフトウェアと完全に互仕様及び
ソフトフェアを変えることなく、ＣＲＴ表示器の信号線
に接続できる液晶表示装置を提供することにある。In the conventional liquid crystal display device described above, there are several types of driving methods for the liquid crystal panel display depending on the characteristics of the liquid crystal that becomes the pixel and the characteristics of the horizontal and vertical signal line driving circuits, but all of them are CR'r' display. Since this is completely different from the above, the display screen is created by controlling the liquid crystal panel display using an LSI dedicated to liquid crystal control, which is directly connected to the address bus and data bus of the CPU. For this reason, the liquid crystal display device is affected by the configuration or specifications of the information processing device itself, and the liquid crystal display device can be connected to the signal line of the CRT display device without changing the specifications and software when using the CRT display device. The purpose of this invention is to provide a display device.
本発明の液晶表示装置は、情報処理装置の陰極線管表示
器制御部から直列に出力される表示データを所定ビット
ごとに複数の並列ビットに変換して出力する表示データ
書込み回路と、この書込み回路からの並列ビット出力を
表示画面の画素容量に応じて順次記憶する表示データ記
憶回路と、この記憶回路から並列ビットごとにその表示
データを読出して出力する表示データ読出し回路と、前
記表示データに応じて垂直方向信号線の駆動回路と水平
方向信号線の駆動回路と水平方向信号線及び垂直方向信
号線の制御により前記表示データに応じて明滅する画素
とからなる液晶パネル表示器と、これら各回路にクロッ
クパルス、リードライ１〜の切換え信号、読出しタイミ
ング、表示データロード信号を含む信号を供給するタイ
ミング発生回路とを備えて構成される。The liquid crystal display device of the present invention includes a display data writing circuit that converts display data serially output from a cathode ray tube display control section of an information processing device into a plurality of parallel bits for each predetermined bit and outputs the same, and this writing circuit. a display data storage circuit that sequentially stores the parallel bit output from the storage circuit according to the pixel capacity of the display screen; a display data readout circuit that reads and outputs the display data for each parallel bit from the storage circuit; a liquid crystal panel display comprising a driving circuit for vertical signal lines, a driving circuit for horizontal signal lines, and pixels that blink according to the display data by controlling the horizontal signal lines and the vertical signal lines, and each of these circuits. and a timing generation circuit for supplying signals including clock pulses, read/write 1 to switching signals, read timing, and display data load signals to the display device.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は、本発明の一実施例を陰むシステムのブロック
図である。FIG. 1 is a block diagram of a system underlying one embodiment of the present invention.
図において、情報処理装置本体１と本実施例のｌ？Ｎ晶
表不表示装置インタフェース信号を接続し、２ａは垂直
同期信号、２ｂは水平同期信号、２ｃは表示消去信号、
２ｄは直列な表示データを示している。また４は各信号
２ａ、２１〕、２ｃ及び基本２０ツク発生回路９より各
種タイミング信号を作成するタイミング発生回路、５は
直列な表示データをタイミング発生回路４からのタイミ
ング信号４ａによって本体１と同期しながらパラレルデ
ータに変換し、一度レジスタにラッチし、リフレッシュ
メモリ６への書込みデータ５ａを作成する表示データ書
込み回路である。このリフレ・ソシュメモリ６はタイミ
ング発生回路４から書込み及び読出しアドレス、アドレ
スストローブ、ライトイネーブル等のリフレッシュメモ
リタイミング信号１１１〕によって表示データ５ａの書
込み及び液晶パネルへの表示データとなる６ａを出力す
る記憶回路である。７はタイミング発生回路４からのタ
イミング信号４ＣによってＭ晶パネル表示器８と同期し
ながらリフレッシュメモリ６から表示デークロａを読出
し、一度レジスタにラッチし液晶パネル茂示器８へ表示
データ７ａとして出力する表示データ読出し回路である
。液晶パネル表示器８は表示データ７ａをタイミング発
生回路４からのタイミング信号４ｄの一つである表示デ
ータロード信号により垂直方向信号線駆動回路に与え、
更にタイミング信号４ｄの一つである水平方向信号線駆
動タイミング信号とによりその表示データに応じた画像
を作成する。In the figure, an information processing device main body 1 and l? of this embodiment are shown. N crystal display non-display device interface signals are connected, 2a is a vertical synchronization signal, 2b is a horizontal synchronization signal, 2c is a display erase signal,
2d indicates serial display data. Further, 4 is a timing generation circuit that generates various timing signals from the signals 2a, 21], 2c and the basic 20-trick generation circuit 9, and 5 is a timing generation circuit that synchronizes serial display data with the main body 1 by the timing signal 4a from the timing generation circuit 4. This is a display data writing circuit that simultaneously converts the data into parallel data, latches it in a register, and creates write data 5a to the refresh memory 6. This refresh memory 6 is a memory circuit that writes display data 5a and outputs 6a as display data to the liquid crystal panel in response to refresh memory timing signals 111 such as write and read addresses, address strobes, and write enable from the timing generation circuit 4. It is. 7 reads the display data a from the refresh memory 6 in synchronization with the M crystal panel display 8 using the timing signal 4C from the timing generation circuit 4, latches it in a register once, and outputs it to the liquid crystal panel display 8 as display data 7a. This is a display data readout circuit. The liquid crystal panel display 8 supplies the display data 7a to the vertical signal line drive circuit by a display data load signal, which is one of the timing signals 4d from the timing generation circuit 4.
Furthermore, an image according to the display data is created using a horizontal direction signal line drive timing signal, which is one of the timing signals 4d.
第２図は本体１と液晶表示装置とのインタフェース信号
のタイムチャートであり、垂直同期信号２ａ、水平同期
信号２ｂ表示消去信号２ｃおよびシリアルな表示データ
２ｄのタイミングを示している。表示データ２ ｄ １
７）＊’Ｊｒ線部は表示画面以外のエリアの情報であり
、Ｌ、〜Ｌ、１！ は水平方向のライン数である。FIG. 2 is a time chart of interface signals between the main body 1 and the liquid crystal display device, and shows the timing of the vertical synchronization signal 2a, the horizontal synchronization signal 2b, the display erase signal 2c, and the serial display data 2d. Display data 2 d 1
7) *'Jr line part is information on areas other than the display screen, L, ~L, 1! is the number of horizontal lines.
第３図は本実施例の液晶表示装置のタイムチャーｊ〜で
ある。まず、画面の垂直方向駆動ライン数をｉ、水平方
向駆動ライン数をｅ、垂直方向駆動回数をｍ、水平方向
駆動は１ラインごと、そして１回の駆動での表示画素数
を４とすると総画素数＝ｉｘｅ＝４ｘｍｘｇとなる液晶
パネルとする。FIG. 3 is a time chart of the liquid crystal display device of this embodiment. First, if the number of vertical drive lines of the screen is i, the number of horizontal drive lines is e, the number of vertical drives is m, the horizontal drive is for each line, and the number of display pixels in one drive is 4, then the total It is assumed that the liquid crystal panel has the number of pixels=ixe=4xmxg.
直列な表示データ２ｄの第１画素ｄｉは垂直同期信号２
ａと表示消去信号２ｃとにより検出する。The first pixel di of the serial display data 2d receives the vertical synchronization signal 2.
a and the display erase signal 2c.
そしてシリアルな表示データ２ｄを数画素ごとにパラレ
ルデータに変換する。本実施例では４画素ごとに行なっ
ている。画素ｄ１〜ｄ４を例にとると、タイミング発生
回路４からのタイミング信号４ａの−っである２ｄと同
期したパラレル変換クロック４ ａ １により画素１ｄ
ｌは３クロツク、画素２ｄ２は２クロ・ツク、画素３ｄ
３は１クロツクシフ１〜する。この操作により画素ｄ１
〜ｄ４は同じタイミングとなり４ビットのパラレルデー
タとすることかできる。そして、このパラレルデータを
タイミング信号４ａの一つである書込みデータラッチク
ロック／４ ａ ２により一度４ビットのレジスタにラ
ッチする。この４ピツＩ〜レジスタの出力がリフレッシ
ュメモリ６への書込みデータ５ａとなり、リフレッシュ
メモリ６のタイミング信号４ｂの１つであるサイクル信
号４ｂｌのライト時にリフレッシュメモリ６に書込まれ
る。４ｂ２はタイミング信号４ｂの一つであるアドレス
ストローブ信号、４ｂ３はリフレッシュメモリ６のアド
レスのタイミングである。Then, the serial display data 2d is converted into parallel data every few pixels. In this embodiment, this is performed every four pixels. Taking pixels d1 to d4 as an example, pixel 1d is generated by parallel conversion clock 4a1 synchronized with 2d, which is - of timing signal 4a from timing generation circuit 4.
l is 3 clocks, pixel 2d2 is 2 clocks, pixel 3d
3 is 1 clock shift from 1 to 1. With this operation, pixel d1
~d4 have the same timing and can be 4-bit parallel data. Then, this parallel data is once latched into a 4-bit register by the write data latch clock /4a2, which is one of the timing signals 4a. The output of this 4-bit register becomes the write data 5a to the refresh memory 6, and is written to the refresh memory 6 when the cycle signal 4bl, which is one of the timing signals 4b of the refresh memory 6, is written. 4b2 is an address strobe signal which is one of the timing signals 4b, and 4b3 is the address timing of the refresh memory 6.
書込みデータ５ａをリフレッシュメモリ６に書込む時に
は必ずライＩ・アドレスＷＡｎが出力され、アドレスス
トローブ信号４ｂ２も出力される（この例では立下りＬ
でアクティブとなる）。但し、表示データ２ｄの斜線部
つまり書込みデータ５ａの斜線部は表示エリア以外のデ
ータであるため、リフレッシュメモリ６には書込まない
ようにアドレスストローブ信号４ｂ２は出力されない。When writing the write data 5a to the refresh memory 6, the write I address WAn is always output, and the address strobe signal 4b2 is also output (in this example, the falling L
becomes active). However, since the hatched portion of the display data 2d, that is, the hatched portion of the write data 5a, is data outside the display area, the address strobe signal 4b2 is not output so as not to be written to the refresh memory 6.
これにより、リフレッシュメモリ６には表示エリアのデ
ータのみ書込まれたことになる。尚、ライトアドレスＷ
Ａｎは書込みデータ５ａをリフレッシュメモリ６に書込
んだ時のみ加算され、総画素ｉ×ｅを書込んだ時のライ
トアドレスはＷＡ ｎ −（ｉ÷４）×２となり、垂直
同期信号２ａ及び表示消去信号２Ｃによりライトアドレ
スＷＡＩにイニシャライズされる。As a result, only the data in the display area is written into the refresh memory 6. Furthermore, the light address W
An is added only when the write data 5a is written to the refresh memory 6, and the write address when writing the total pixels i x e is WA n - (i÷4) x 2, and the vertical synchronization signal 2a and display It is initialized to write address WAI by erase signal 2C.
期信号２ａの表示データ）の画素情報を全てリフレッシ
ュメモリ６に蓄えることができる。All pixel information (display data of the period signal 2a) can be stored in the refresh memory 6.
次に総画素情報が蓄えられたリフレッシュメモリ６から
液晶パネルに表示データを読出し画像を表示する方法に
ついて説明する。Next, a method of reading display data from the refresh memory 6 in which total pixel information is stored to the liquid crystal panel and displaying an image will be explained.
リフレッシュメモリ６のサイクル信号４ｂｌのリード時
にリードアドレスＲＡ ｒｎ及びアドレスストローブ４
ｂ２によりリフレッシュメモリ６から読出データ６ａを
出力する。この時読出しデータ６ａのビット幅は液晶パ
ネルの１垂直方向駆動時の表示画素数４と同一とする。When reading cycle signal 4bl of refresh memory 6, read address RA rn and address strobe 4
Read data 6a is output from refresh memory 6 by b2. At this time, the bit width of the read data 6a is assumed to be the same as the number of display pixels, 4, when the liquid crystal panel is driven in one vertical direction.
１水平方向の画素ｄ１〜ｄｉを読出ずためのアドレスＲ
Ａｍは（ｉ÷４）となり、総画素（ｉＸｊ？）を読出す
ためには（ｉ÷４）×ｅとなる。このリードアドレスＲ
Ａｍはサイクル信号４ｂｌのリードサイクルごとに加算
する必要はなく液晶パネルの表示スピードに合せて表示
データを読出す毎に加算し、ＲＡｍ＝（ｉ÷４）×ｌに
なったらふたたびリードアレスＲＡＩから加算すればよ
い。すなわち垂直同期信号２ａ、表示消去信号２ｃには
関係せず、リードアドレスＲＡＩからＲＡｍ＝（ｉ÷４
）×２までを液晶パネルのスピードに合せて加算すれば
よい。Address R for not reading pixels d1 to di in one horizontal direction
Am is (i÷4), and in order to read out the total pixels (iXj?), it is (i÷4)×e. This read address R
It is not necessary to add Am every time the read cycle of the cycle signal 4bl is performed, but it is added every time display data is read according to the display speed of the liquid crystal panel, and when RAM=(i÷4)×l, it is added again from the read address RAI. Just add it. That is, regardless of the vertical synchronization signal 2a and display erase signal 2c, read address RAI to RAM=(i÷4
)×2 can be added according to the speed of the liquid crystal panel.
本実施例では４ビットの表示データをパラレル変換クロ
ック４ａｌの８サイクル時間程度液晶パネルに与える例
で、この為リードアドレスＲＡｍの加算は２回のリード
サイクルで１つ加算される。In this embodiment, 4-bit display data is applied to the liquid crystal panel for about 8 cycles of the parallel conversion clock 4al, and therefore the read address RAM is added by one in every two read cycles.
そして、リードサイクルごとに出力される読出しデータ
６ａを読出しデータラッチクロック４ｃで４ビットのレ
ジスタにラッチする。この４ビットのレジスタの出力が
液晶表示データ７ａとなり、タイミング発生回路４から
のタイミング信号の一つである表示データロード信号４
ｄｌとともに液晶パネルに与えられる。Then, the read data 6a outputted in each read cycle is latched into a 4-bit register by the read data latch clock 4c. The output of this 4-bit register becomes the liquid crystal display data 7a, and the display data load signal 4 is one of the timing signals from the timing generation circuit 4.
It is given to the liquid crystal panel along with dl.
液晶パネルは表示データロード信号４ｄｌにより４ピッ
ｌ−の表示データ７ａをロードしてパネル上に表示させ
、次の表示データロード信号で垂直駆動回路を４ピッｌ
−シフトし、その時の表示データ７ａをロードして表示
する。そして１水平方向の画素ｄ１〜ｄｉまでを表示す
ると、タイミング発生回路４からのタイミング信号の一
つである水平方向シフトクロック（本実施例では特に示
さない）により水平方向駆動回路を１つシフトする。The liquid crystal panel loads 4-pill display data 7a with the display data load signal 4dl and displays it on the panel, and the next display data load signal causes the vertical drive circuit to load 4-pill display data 7a.
- Shift, load and display the display data 7a at that time. When pixels d1 to di in one horizontal direction are displayed, the horizontal drive circuit is shifted by one using a horizontal shift clock (not particularly shown in this embodiment), which is one of the timing signals from the timing generation circuit 4. .
以上の様な操作を繰返すことにより、ＣＲＴ上に表示す
べきシリアル表示データ２ｄを液晶パネル上に表示する
ことが可能となり、ＣＲＴと同じ画像を作ることができ
る。By repeating the above operations, it becomes possible to display the serial display data 2d to be displayed on the CRT on the liquid crystal panel, and it is possible to create the same image as on the CRT.
以上説明したように本発明はＣＲＴ表示器の同期信号で
ある垂直同期信号、水平同期信号、及び必要ならば表示
消去信号より各種タイミング信号を作成し、シリアルな
表示データを一度記憶回路に書込み、液晶パネル表示器
のタイミングに合わせて記憶回路から読出し、液晶パネ
ル表示器に表示させることにより、情報処理装置本体の
構成やソフトウェアを変えることなく情報処理装置本体
のＣＲＴ表示器コネクタに液晶表示装置を接続できる効
果がある。As explained above, the present invention creates various timing signals from a vertical synchronization signal, a horizontal synchronization signal, which are synchronization signals of a CRT display, and a display erase signal if necessary, and once writes serial display data into a storage circuit. By reading data from the memory circuit in accordance with the timing of the liquid crystal panel display and displaying it on the liquid crystal panel display, the liquid crystal display device can be connected to the CRT display connector of the information processing device without changing the configuration or software of the information processing device. It has the effect of connecting.
第１図は本発明の液晶表示装置を含むシステムブロック
図、第２図は第１図の情報処理装置本体と表示装置との
インタフェース信号のタイムチャー１・、第３図は本実
施例の液晶表示装置のタイムチャー１− 、第４図は従
来の液晶表示装置を含むシステムのブロック図、第５図
（ａ）、（ｂ）は従来の液晶表示装置の駆動方式を説明
する表示面の図である。
１・・・情報処理装置本体、４・・・夕・イミング発生
回路、５・・・表示データ書込み回路、６・・・リフレ
ッシュメモリ、７・・・表示データ読出し回路、８・・
・液晶パネル表示器、９・・・基本クロック発生回路、
１０・・・中央処理装置（ＣＰＵ）、１１・・・液晶コ
ントロール専用ＬＳＩ、１２・・・アドレスバス９．１
３・・・データバス、１４・・・ローカルバス、２ａ・
・・垂直同期信号、２ｂ・・・水平同期信号、２ｃ・・
・表示消去信号、２ｄ・・・直列表示データ、５ａ・・
・書込みデータ、６ａ・・・読出しデータ、７ａ・・・
液晶表示データ、４ａ１・・・パラレル変換クロック、
４ａ２・・・書込みデータラッチクロック、４ｂｌ・・
・リフレッシュメモリサイクル信号、４ｂ２・・・リフ
レッシュメモリアドレスストローブ信号、４ｂ３・・・
リフレッシュメモリアドレス、４ｃ・・・読出データラ
ッチクロック、４ｄｌ・・・表示データロアト信号、ｄ
ｉ・・・単位画素情報、ＷＡｎ・・・リフレッシュメモ
リライトアドレス、Ｒ，Ａ ｍ・・・リフレッシュメモ
リリードアドレス、Ｌｅ・・・水平方向ライン。
第１図FIG. 1 is a system block diagram including the liquid crystal display device of the present invention, FIG. 2 is a time chart 1 of an interface signal between the information processing device main body of FIG. 1 and the display device, and FIG. 3 is a diagram of the liquid crystal display of this embodiment. Time chart 1 of the display device, FIG. 4 is a block diagram of a system including a conventional liquid crystal display device, and FIGS. 5(a) and (b) are diagrams of the display surface explaining the driving method of the conventional liquid crystal display device. It is. DESCRIPTION OF SYMBOLS 1... Information processing device main body, 4... Evening/timing generation circuit, 5... Display data writing circuit, 6... Refresh memory, 7... Display data reading circuit, 8...
・Liquid crystal panel display, 9...basic clock generation circuit,
10... Central processing unit (CPU), 11... LSI dedicated to liquid crystal control, 12... Address bus 9.1
3...Data bus, 14...Local bus, 2a.
...Vertical synchronization signal, 2b...Horizontal synchronization signal, 2c...
・Display erase signal, 2d...Serial display data, 5a...
・Write data, 6a...Read data, 7a...
LCD display data, 4a1...parallel conversion clock,
4a2...Write data latch clock, 4bl...
・Refresh memory cycle signal, 4b2...Refresh memory address strobe signal, 4b3...
Refresh memory address, 4c...Read data latch clock, 4dl...Display data load signal, d
i...Unit pixel information, WAn...Refresh memory write address, R, Am...Refresh memory read address, Le...Horizontal direction line. Figure 1
Claims (1)
れる表示データを所定ビットごとに複数の並列ビットに
変換して出力する表示データ書込み回路と、この書込み
回路からの並列ビット出力を表示画面の画素容量に応じ
て順次記憶する表示データ記憶回路と、この記憶回路か
ら並列ビットごとにその表示データを読出して出力する
表示データ読出し回路と、前記表示データに応じて垂直
方向信号線の駆動回路と水平方向信号線の駆動回路と水
平方向信号線及び垂直方向信号線の制御により前記表示
データに応じて明滅する画素とからなる液晶パネル表示
器と、これら各回路にクロックパルス、リードライトの
切換え信号、読出しタイミング、表示データロード信号
を含む信号を供給するタイミング発生回路とを備えたこ
とを特徴とする液晶表示装置。A display data writing circuit converts the display data serially output from the cathode ray tube display control section of the information processing device into a plurality of parallel bits for each predetermined bit and outputs the same, and the parallel bit output from this writing circuit is written to the display screen. a display data storage circuit that sequentially stores data according to the pixel capacitance of the storage circuit; a display data readout circuit that reads and outputs the display data for each parallel bit from the storage circuit; and a drive circuit for vertical signal lines according to the display data. A liquid crystal panel display consisting of a drive circuit for horizontal signal lines, pixels that flicker according to the display data by controlling the horizontal and vertical signal lines, and a clock pulse and read/write switching for each of these circuits. A liquid crystal display device comprising: a timing generation circuit that supplies signals including signals, read timing, and display data load signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29433485A JPS62150390A (en) | 1985-12-25 | 1985-12-25 | Liquid crystal display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29433485A JPS62150390A (en) | 1985-12-25 | 1985-12-25 | Liquid crystal display unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150390A true JPS62150390A (en) | 1987-07-04 |
Family
ID=17806356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29433485A Pending JPS62150390A (en) | 1985-12-25 | 1985-12-25 | Liquid crystal display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150390A (en) |
-
1985
- 1985-12-25 JP JP29433485A patent/JPS62150390A/en active Pending
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