JP2682850B2 - Display drive circuit for plasma display panel - Google Patents
Display drive circuit for plasma display panelInfo
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、プラズマディスプレイパネル（以下、PDP
という。）の表示駆動回路に係り、特にＸ−Ｙマトリク
ス形AC形PDPの階調表示駆動回路に関し、 PDPに階調表示を行う場合の各放電セルに対するアド
レス動作の高速化を図りうるプラズマディスプレイパネ
ルの表示駆動回路を提供することを目的とし、 ｍ×ｎマトリクス形プラズマディスプレイパネルの各
放電セルの発光回数を水平同期信号に同期して制御する
ことにより階調表示駆動を行なうプラズマディスプレイ
パネルの表示駆動回路において、前記放電セルの１水平
走査期間内に複数の水平走査ライン分のアドレスデータ
を更新可能に格納し、かつ、前記水平同期信号に同期し
て出力するアドレスデータ格納手段を備えて構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention relates to a plasma display panel (hereinafter, referred to as PDP).
That. ), Particularly the gray scale display drive circuit of the XY matrix type AC PDP, of the plasma display panel capable of speeding up the address operation for each discharge cell when performing gray scale display on the PDP. A display drive of a plasma display panel for gradation display control by controlling the number of light emission of each discharge cell of an m × n matrix type plasma display panel in synchronization with a horizontal synchronization signal for the purpose of providing a display drive circuit. The circuit is provided with address data storage means for storing address data for a plurality of horizontal scanning lines updatable within one horizontal scanning period of the discharge cell and outputting in synchronization with the horizontal synchronizing signal. .
本発明は、プラズマディスプレイパネルの表示駆動回
路に係り、特にＸ−Ｙマトリクス形AC形PDPの階調表示
駆動回路に関する。The present invention relates to a display driving circuit of a plasma display panel, and more particularly to a gray scale display driving circuit of an XY matrix type AC PDP.
従来では、CRT（Cathod Ray Tube）が表示装置の中心
であったが、最近では情報化社会の進展に伴なう表示装
置の多様化により平面形表示装置の開発が進められてい
る。現在のところ、平面形表示装置としては、エレクト
ロルミネセンス（EL）、発光ダイオード（LED）、PDP等
の能動素子を用いたものや、液晶（LCD）、エレクトロ
クロミック（ECD）等の受動素子を用いたものが知られ
ている。Conventionally, a CRT (Cathod Ray Tube) has been the main display device, but recently, a flat display device has been developed with the diversification of display devices accompanying the progress of the information society. At present, flat display devices include those using active elements such as electroluminescence (EL), light emitting diode (LED), and PDP, and passive elements such as liquid crystal (LCD) and electrochromic (ECD). The ones used are known.
PDPは放電セルに印加する駆動電圧の形式によってAC
形PDP（間接放電形）とDC形PDP（直接放電形）とに分類
される。また、構造形式によってＸ−Ｙマトリクス形と
セグメント形に分類される。本発明は、このうちのＸ−
Ｙマトリクス電極構造をもつAC形PDPに関するものであ
る。かかるAC形PDPは、ワードプロセッサ、パーソナル
コンピュータ等の文字、図形表示装置として普及しつつ
ある。そして、最近では、機能の向上が求められ、いわ
ゆる２値画像表示の域を脱して階調表示の段階に進みつ
つある。PDP depends on the type of drive voltage applied to the discharge cells.
It is classified into PDP (indirect discharge type) and DC PDP (direct discharge type). Further, it is classified into an XY matrix type and a segment type according to the structure type. The present invention relates to X-
The present invention relates to an AC type PDP having a Y matrix electrode structure. Such AC PDPs are becoming popular as character and graphic display devices for word processors, personal computers, and the like. In recent years, improvements in functions have been demanded, and they are moving from the so-called binary image display range to the stage of gradation display.
第８図にAC形PDPとその表示駆動回路の例を示す。 Fig. 8 shows an example of an AC PDP and its display drive circuit.
第８図に示すように、PDP1にはそのＸ電極２を駆動す
るＸ駆動回路3,4と、Ｙ電極５を駆動するＹ駆動回路6,7
が接続されている。As shown in FIG. 8, the PDP 1 has X drive circuits 3 and 4 for driving the X electrodes 2 and Y drive circuits 6 and 7 for driving the Y electrodes 5.
Is connected.
PDP1はｍ（例えば、640）×ｎ（例えば、400）ドット
のＸ−Ｙマトリクス構造を有するAC形PDPであり、メモ
リ機能を有している。Ｘ電極２はｎ（400）本であり、
Ｙ電極５はｍ（640）本互いに直交して交叉配置されて
いる。それらの交点に放電セル８がｍ×ｎドット分形成
される。The PDP 1 is an AC type PDP having an XY matrix structure of m (eg, 640) × n (eg, 400) dots and has a memory function. The number of X electrodes 2 is n (400),
The Y electrodes 5 are arranged so as to intersect m (640) pieces orthogonal to each other. The discharge cells 8 are formed at the intersections thereof by m × n dots.
Ｘ駆動回路3,4は２分割されており、Ｘ駆動回路３は
奇数（ODD）番目のＸ電極２を駆動し、Ｘ駆動回路４は
偶数（EVEN）番目のＸ電極２を駆動する。２分割されて
いるのは、Ｘ電極２の数が多数であり、かつ隣接するＸ
電極２相互の間隔が極めて狭いため端子の導出が困難だ
からである。Ｘ駆動回路3,4は、放電セル８を選択する
ためのアドレスデータDATAを水平同期信号から生成され
たクロックCLKに同期して格納するシフトレジスタ9,10
と、シフトレジスタ9,10の格納データをパラレルシフト
するラッチ11,12と、ラッチデータを各Ｘ電極２に印加
する出力バッファ13,14とを備える。The X drive circuits 3 and 4 are divided into two parts. The X drive circuit 3 drives the odd (ODD) X electrodes 2 and the X drive circuit 4 drives the even (EVEN) X electrodes 2. It is divided into two because the number of X electrodes 2 is large and adjacent X electrodes are
This is because the distance between the electrodes 2 is extremely small and it is difficult to derive the terminal. The X drive circuits 3 and 4 store the address data DATA for selecting the discharge cells 8 in synchronization with the clock CLK generated from the horizontal synchronization signal.
And latches 11 and 12 that shift data stored in the shift registers 9 and 10 in parallel, and output buffers 13 and 14 that apply the latched data to each X electrode 2.
Ｙ駆動回路6,7は、放電セル８を駆動するための書込
みパルスVWを水平同期信号および垂直同期信号に同期し
たクロックCLKにより格納するシフトレジスタ15,16と、
シフトレジスタ15,16の格納データをパラレルシフトす
るラッチ17,18と、ラッチデータを各Ｙ電極５に印加す
る出力バッファ20とを備える。The Y drive circuits 6 and 7 are shift registers 15 and 16 for storing the write pulse V W for driving the discharge cells 8 with the clock CLK synchronized with the horizontal synchronizing signal and the vertical synchronizing signal,
The latches 17 and 18 for parallelly shifting the data stored in the shift registers 15 and 16 and the output buffer 20 for applying the latched data to each Y electrode 5 are provided.
次に、動作を説明する。 Next, the operation will be described.
第９図に各アドレスデータDATA、ラッチ信号LTH、ス
トローブ信号STBとPDP1への各印加パルスとの対応を示
す。FIG. 9 shows the correspondence between each address data DATA, the latch signal LTH, the strobe signal STB and each applied pulse to the PDP1.
放電セル８の発光を維持するための維持パルスVSは20
〜50kHzの周波数で維持パルス発生器21から出力され、P
DP1の全面の放電セル８に同期的に印加される。維持パ
ルスVSはＹ電極５に180゜位相差の反転パルスを加える
か、Ｙ電極５とＸ電極２に交互に同極性のパルスを加え
るか、いずれかの方法でもよい。The sustain pulse V S for maintaining the light emission of the discharge cell 8 is 20
Output from sustain pulse generator 21 at a frequency of ~ 50kHz, P
It is synchronously applied to the discharge cells 8 on the entire surface of DP1. The sustain pulse V S may be applied by either an inversion pulse having a phase difference of 180 ° to the Y electrode 5 or a pulse having the same polarity alternately applied to the Y electrode 5 and the X electrode 2.
書き込みに際しては、Ｙ電極５に対し、線順次方式で
１本ずつ書込みパルスVWを印加し、一旦当該意Ｙ電極５
上の全放電セル８を放電させる。これによりＹ電極５上
の全放電セル８は発光する。次いで、次のタイミングで
消去パルスVEを印加して発光すべき放電セル８の選択を
行う。このようにして、Ｙ電極５に対し１本ずつ書き込
みと消去を繰り返し、全Ｙ電極５を走査して１フレーム
画面を形成する。この方式によりPDP1上には２値画像が
形成される。次いで、垂直同期信号により次のフレーム
が始まり、以下同様にして数Hz〜200Hzのフレーム周波
数で画面が更新されてゆく。At the time of writing, a write pulse V W is applied to the Y electrodes 5 one by one in a line-sequential manner, and the Y electrodes 5 are temporarily changed.
All the upper discharge cells 8 are discharged. As a result, all the discharge cells 8 on the Y electrode 5 emit light. Then, at the next timing, the erase pulse V E is applied to select the discharge cells 8 to emit light. In this way, writing and erasing are repeated for the Y electrodes 5 one by one, and all the Y electrodes 5 are scanned to form a one-frame screen. With this method, a binary image is formed on the PDP 1. Then, the next frame is started by the vertical synchronizing signal, and the screen is updated at a frame frequency of several Hz to 200 Hz in the same manner.
一方、最近では画像表示機能向上の要請により、PDP1
の画面上の画像をより正確にかつ細かな表示を行うため
には階調表示が必要となる。階調表示とは、各放電セル
８ごとに輝度レベルを異ならせることにより濃淡をつけ
て表示する方法である。階調表示を行う方法には、第一
の壁電圧の相対差を利用する方法（W.D.Petty,H.G.Slot
tow,“Multiple states and variable intensity in th
e plasma displayplasma",IEEE Trans.ED−18,654−658
（1971））、第二の壁電圧の相対差で発光回数を制御す
る方法（H.De Jule et al.,Digest of Symps of SID（1
971））、第三のフィールド毎時間分割法（倉橋浩一
郎、他：“プラズマディスプレイにおける中間調表示",
第８回TV学会画像表示システム研究会資料（1972））等
が知られている。現在のところ、AC形PDPで階調表示を
実現するには各放電セルの発光回数を制御することによ
り多階調表示とするのが一般的である。On the other hand, recently, due to the demand for improved image display function, PDP1
In order to display the image on the screen of (1) more accurately and finely, gradation display is required. Gradation display is a method of displaying with different shades by making the brightness level different for each discharge cell 8. The gradation display method uses the relative difference of the first wall voltage (WDPetty, HGSlot
tow, “Multiple states and variable intensity in th
e plasma display plasma ", IEEE Trans.ED-18,654-658
(1971)), a method of controlling the number of light emission by the relative difference of the second wall voltage (H. De Jule et al., Digest of Symps of SID (1
971)), the third field-wise time-division method (Koichiro Kurahashi, et al .: "Halftone display in plasma displays",
The material of the 8th TV Society Image Display System Study Group (1972)) is known. At present, in order to realize gray scale display with an AC PDP, multi-gray scale display is generally performed by controlling the number of light emission of each discharge cell.
さて、階調表示を行うには、第９図に示すように、一
旦書込みパルスVWを印加したのち、アドレスデータDATA
により消去パルスVEをキャンセルすることにより行う。
このためのパルスをキャンセルパルスVCといい、Ｘ電極
２に印加する。このキャンセルパルスVCを印加するか否
かにより消去パルスVEの印加が左右され、したがって、
放電セル８の発光回数を制御できる。因みに階調レベル
は2nで与えられ、４階調ならばｎ＝２でフレーム中に２
回書替え動作が行われ、８階調ならばｎ＝３、16階調な
らばｎ＝４…というように書替え動作の回数は指数ｎに
比例する。第９図の例は４階調ｎ＝２の場合を示す。Now, in order to perform gradation display, as shown in FIG. 9, after applying the write pulse V W once, the address data DATA
Is performed by canceling the erase pulse V E.
A pulse for this purpose is called a cancel pulse V C and is applied to the X electrode 2. The application of the erase pulse V E depends on whether or not the cancel pulse V C is applied.
The number of times the discharge cell 8 emits light can be controlled. Incidentally, the gradation level is given as 2 n , and if there are 4 gradations, n = 2 and 2 in the frame.
The number of rewriting operations is proportional to the index n. For example, the number of rewriting operations is n = 3 for 8 gradations and n = 4 for 16 gradations. The example of FIG. 9 shows the case where four gradations n = 2.
以上の動作は水平同期信号に基づくクロックCLKと、
ラッチ信号LTHと、ストローブ信号STBによって制御され
る。すなわち、アドレスデータDATAがシフトレジスタ9,
10に転送されると、各アドレスデータDATAはクロックCL
Kに同期して順次シフトレジスタ9,10内にシリアルシフ
トされ、格納終了と同時にラッチ信号LTHにより今度は
パラレルデータの形でラッチ11,12にシフトされる。The above operation is the clock CLK based on the horizontal synchronization signal,
It is controlled by the latch signal LTH and the strobe signal STB. That is, the address data DATA is the shift register 9,
When transferred to 10, each address data DATA is clock CL
It is serially shifted in the shift registers 9 and 10 sequentially in synchronization with K, and is shifted to the latches 11 and 12 in the form of parallel data this time by the latch signal LTH at the same time as the end of storage.
次に、ストローブ信号STBによりラッチ11,12からラッ
チデータが出力バッファ13,14にパラレルで転送され
る。出力バッファ13,14はアドレスデータDATAで指示さ
れる放電セル８を選択して消去パルスVE、キャンセルパ
ルスVCを印加する。このとき、Ｙ駆動回路６側では同様
にクロックCLKにより書込みパルスVWのアドレスデータD
ATAをシリアル入力してシフトレジスタ15,16に格納し、
次いでラッチ信号LTHによりラッチ17,18にパラレルシフ
トし、ストローブ信号STBにより出力バッファ19,20を介
してＸ電極２を駆動する。Next, the strobe signal STB causes the latch data to be transferred from the latches 11 and 12 to the output buffers 13 and 14 in parallel. The output buffers 13 and 14 select the discharge cell 8 designated by the address data DATA and apply the erase pulse V E and the cancel pulse V C. At this time, the address data D of the write pulse V W is similarly generated by the clock CLK on the Y drive circuit 6 side.
ATA is serially input and stored in shift registers 15 and 16,
Then, the latch signal LTH shifts to the latches 17 and 18 in parallel, and the strobe signal STB drives the X electrode 2 through the output buffers 19 and 20.
従来の発光回数制御による多階調表示駆動法によれ
ば、階調数に応じた数の書き込み動作と消去動作が必要
となる。その結果、従来の駆動方法においては書き込み
パルスVWと消去パルスVEとは同一のＹ電極に印加される
にしても異なるタイミングで印加されているのであり、
多階調表示を行おうとすると書き込み動作と消去動作を
必然的に高速化することが必要となる。つまり、各放電
セルに対する高速アドレス動作が必要となる。しかしな
がら、PDPの駆動の高速化には限界があり、これが多階
調表示のための障害となる。According to the conventional multi-gradation display driving method by controlling the number of times of light emission, the number of writing operations and erasing operations according to the number of gradations are required. As a result, in the conventional driving method is than the erase pulse V E and the write pulse V W is applied at different timings even in the applied to the same Y electrodes,
In order to perform multi-gradation display, it is necessary to speed up the writing operation and the erasing operation inevitably. That is, a high-speed address operation for each discharge cell is required. However, there is a limit to how fast the PDP can be driven, which is an obstacle for multi-gradation display.
そこで、本発明はPDPに階調表示を行う場合の各放電
セルに対するアドレス動作の高速化を図りうるプラズマ
ディスプレイパネルの表示駆動回路を提供することを目
的とする。Therefore, an object of the present invention is to provide a display drive circuit of a plasma display panel capable of speeding up an address operation for each discharge cell when performing gradation display on a PDP.
上記課題を解決するために、第１図に示すように、本
発明は、ｍ×ｎマトリクス形プラズマディスプレイパネ
ル１の各放電セル８の発生回数を水平同期信号に同期し
て制御することにより階調表示駆動を行なうプラズマデ
ィスプレイパネルの表示駆動回路において、前記放電セ
ル８の１水平走査期間内に複数の水平走査ライン分のア
ドレスデータDATA1,DATA2を更新可能に格納し、かつ、
前記水平同期信号に同期して出力するアドレスデータ格
納手段22,24を備えて構成する。In order to solve the above problems, as shown in FIG. 1, the present invention controls the number of occurrences of each discharge cell 8 of an m × n matrix type plasma display panel 1 in synchronization with a horizontal synchronizing signal. In a display drive circuit of a plasma display panel for performing a gradation display drive, address data DATA 1 and DATA 2 for a plurality of horizontal scanning lines are stored updatable in one horizontal scanning period of the discharge cell 8, and
Address data storage means 22 and 24 for outputting in synchronization with the horizontal synchronizing signal are provided.
本発明によれば、放電セル８の１水平走査期間内に複
数の水平走査ライン分のアドレスデータDATA1,DATA2を
格納し、順次これを更新しつつ水平同期信号に同期して
PDPを駆動する。According to the present invention, address data DATA 1 and DATA 2 for a plurality of horizontal scanning lines are stored within one horizontal scanning period of the discharge cell 8 and are sequentially updated while synchronizing with the horizontal synchronizing signal.
Drive the PDP.
このように、１水平期間内に複数のアドレスデータDA
TA1,DATA2を転送してPDPの表示画面の書き替え、すなわ
ち発光制御できることは、発行回数を制御して行う多階
調表示駆動に際してアドレスデータの更新動作の高速化
を招来し、したがって多階調表示を容易に実現しうるこ
とになる。In this way, multiple address data DA are
The ability to transfer TA 1 and DATA 2 to rewrite the display screen of the PDP, that is, to control the light emission, leads to speeding up of the address data update operation during multi-gradation display driving that is performed by controlling the number of issuances. It is possible to easily realize gradation display.
次に、本発明に係る実施例を図面に基づいて説明す
る。Next, an embodiment according to the present invention will be described with reference to the drawings.
第１実施例 第２図〜第４図に、本発明の第１実施例を示す。第２
図において第９図、第10図と同一もしくは該当する部分
には同一の符号を付して以下説明する。First Embodiment FIGS. 2 to 4 show a first embodiment of the present invention. Second
In the figure, parts which are the same as or correspond to those in FIGS.
本実施例において、従来と異なる部分は、第２図に示
すように、Ｘ駆動回路3,4に２段構成のラッチすなわ
ち、第１ラッチ22,23および第２ラッチ24,25を設けた点
である。その他は同様なので説明を省略する。In this embodiment, the difference from the prior art is that, as shown in FIG. 2, the X drive circuits 3 and 4 are provided with a two-stage latch, that is, first latches 22 and 23 and second latches 24 and 25. Is. Since the others are the same, the description is omitted.
第３図はＸ駆動回路３の詳細構成を示す。なお、Ｘ駆
動回路４はＸ駆動回路３と同様なので図示ならびに説明
は省略する。第３図に示すように、Ｘ駆動回路３にはシ
フトレジスタ９に対して並列に接続された第１ラッチ2
2,23が設けられている。第１ラッチ22、第２ラッチ24は
各ラッチデータの出力を制御するストローブ信号STB1,S
TB2との論理積をとるANDゲートおよび第１ラッチ22、第
２ラッチ24のラッチデータを出力バッファ13に出力する
たのORゲートからなるゲート回路25を介して出力バッフ
ァ13に接続されている。シフトレジスタ９にはアドレス
データDATA1,DATA2がクロックCLKに同期して入力され、
格納データはラッチ信号LTH1により第１ラッチ22へ、ラ
ッチ信号LTH2により第２ラッチ24へとそれぞれ振り分け
られてラッチされる。第１ラッチ22のラッチデータはス
トローブ信号STB1により、第１ラッチ23のラッチデータ
はストローブ信号STB2によりそれぞれ1H期間内でゲート
回路25を介して出力バッファ13に出力される。FIG. 3 shows a detailed configuration of the X drive circuit 3. Since the X drive circuit 4 is similar to the X drive circuit 3, illustration and description thereof will be omitted. As shown in FIG. 3, the X drive circuit 3 includes a first latch 2 connected in parallel to the shift register 9.
2,23 are provided. The first latch 22 and the second latch 24 are strobe signals STB 1 and SB for controlling the output of each latch data.
It is connected to the output buffer 13 through a gate circuit 25 which is composed of an AND gate for taking a logical product with TB 2 and an OR gate for outputting the latch data of the first latch 22 and the second latch 24 to the output buffer 13. . Address data DATA 1 and DATA 2 are input to the shift register 9 in synchronization with the clock CLK,
The stored data is distributed and latched by the latch signal LTH 1 to the first latch 22 and by the latch signal LTH 2 to the second latch 24. The latch data strobe signal STB 1 of the first latch 22, the latch data of the first latch 23 is output to the output buffer 13 via the gate circuit 25 within a 1H period each by the strobe signal STB 2.
次に動作を説明する（第４図参照）。 Next, the operation will be described (see FIG. 4).
第４図に示すように、アドレスデータDATAは１水平期
間内に１水平走査ライン分のアドレスデータDATA1とア
ドレスデータDATA2がシリアルで２つ転送され、シフト
レジスタ９内にシリアルシフトにて格納される。アドレ
スデータDATA1はラッチ信号LTH1のタイミングで第１ラ
ッチ22にパラレルシフトされて格納され、アドレスデー
タDATA2はラッチ信号LTH1により1/2Hだけ遅れたラッチ
信号LTH2のタイミングで第２ラッチ24にパラレルシフト
されて格納される。As shown in FIG. 4, as the address data DATA, two address data DATA 1 and address data DATA 2 for one horizontal scanning line are serially transferred within one horizontal period and stored in the shift register 9 by serial shift. To be done. The address data DATA 1 is parallel-shifted and stored in the first latch 22 at the timing of the latch signal LTH 1 , and the address data DATA 2 is latched at the timing of the latch signal LTH 2 delayed by 1 / 2H by the latch signal LTH 1 to the second latch. It is parallel-shifted to 24 and stored.
次いで、ストローブ信号STB1のタイミングで第１ラッ
チ22のラッチデータDATA1が出力バッファ13に出力され
る。これを受けて、出力バッファ13はストローブSTB1と
同じタイミングでキャンセルパルスVCをＹ電極５（第４
図、Xi）に印加する。次いで、ストローブ信号STB2のタ
イミングで第２ラッチ24のラッチデータDATA2が出力バ
ッファ13に出力される。これを受けて、出力バッファ13
はストローブ信号STB2と同じタイミングでキャンセルパ
ルスVCをＹ電極５（第４図、Xi）につづけて印加する。
これらのキャンセルパルスVCによりＸ電極２のYj,Yj+N
に印加される消去パルスVEはキャンセルされる。Next, the latch data DATA 1 of the first latch 22 is output to the output buffer 13 at the timing of the strobe signal STB 1 . In response to this, the output buffer 13 sends the cancel pulse V C to the Y electrode 5 (fourth electrode) at the same timing as the strobe STB 1 .
Figure, X i ). Next, the latch data DATA 2 of the second latch 24 is output to the output buffer 13 at the timing of the strobe signal STB 2 . In response to this, the output buffer 13
Applies a cancel pulse V C to the Y electrode 5 (FIG. 4, X i ) at the same timing as the strobe signal STB 2 .
These cancel pulses V C cause Y j and Y j + N of the X electrode 2
The erase pulse V E applied to is canceled.
このように、１水平期間内に２つのアドレスデータDA
TA1とアドレスデータDATA2とが転送され、Ｘ電極２に印
加されるので高速アドレスが可能となり、４階調表示が
可能となる。さらに多階調表示を実現するには、３系統
以上のアドレスデータおよびラッチを設けることにな
る。In this way, two address data DA are generated within one horizontal period.
Since TA 1 and address data DATA 2 are transferred and applied to the X electrode 2, high-speed addressing is possible and 4-gradation display is possible. Further, in order to realize multi-gradation display, address data and latches of three systems or more are provided.
第２実施例 第５図〜第７図に第２実施例を示す。この実施例も４
階調表示の例である。なお、この実施例において第１実
施例、従来例と重複する部分にはひきつづき同一符号を
使用する。Second Embodiment A second embodiment is shown in FIGS. 5 to 7. This embodiment is also 4
It is an example of gradation display. In this embodiment, the same parts as those in the first embodiment and the prior art will be designated by the same reference numerals.
この第２実施例において第１実施例と異なる部分は、
第５図に示すように、アドレスデータ格納手段としての
シフトレジスタを第１シフトレジスタ26,27と、第２シ
フトレジスタ28,29の２段構成とした点である。したが
って、シフトレジスタ、ラッチ共に２段となっている。
その他は従来と同様なので説明を省略する。The difference between the second embodiment and the first embodiment is that
As shown in FIG. 5, the shift register as the address data storage means has a two-stage configuration of first shift registers 26 and 27 and second shift registers 28 and 29. Therefore, both the shift register and the latch have two stages.
Others are the same as the conventional ones, and the description thereof is omitted.
第６図はＸ駆動回路３の詳細構成を示す。Ｘ駆動回路
４は第１実施例で述べた理由と同様なので省略する。第
６図に示すように、アドレスデータDATA1がクロックCLK
1に同期して第１シフトレジスタ26にシリアルで転送さ
れ格納される。一方、アドレスデータDATA2がクロックC
LK2に同期して第２シフトレジスタ28に同様に格納され
るようになっている。第１シフトレジスタ26と第１ラッ
チ22が一対で第２ラッチ25の一方のANDゲートに、第２
シフトレジスタ28と第２ラッチ24とが一対で第２ラッチ
25の他方のANDゲートにそれぞれ接続されている。FIG. 6 shows a detailed configuration of the X drive circuit 3. The X drive circuit 4 is omitted because it is the same as the reason described in the first embodiment. As shown in FIG. 6, address data DATA 1 is clock CLK.
It is serially transferred and stored in the first shift register 26 in synchronization with 1. On the other hand, address data DATA 2 is clock C
The data is similarly stored in the second shift register 28 in synchronization with LK 2 . The first shift register 26 and the first latch 22 are paired to one AND gate of the second latch 25 and the second
The shift register 28 and the second latch 24 are a pair of second latches.
Each of the 25 AND gates is connected.
次に、動作を説明する（第７図参照）。 Next, the operation will be described (see FIG. 7).
アドレスデータDATA1とアドレスデータDATA2は並列で
１水平期間内にそれぞれ第１シフトレジスタ26、第２シ
フトレジスタ28にシリアル転送されて格納される。次い
でアドレスデータDATA1はラッチ信号LTH1のタイミング
で第１ラッチ22にパラレルシフトされて格納され、アド
レスデータDATA2は同じタイミングでラッチ信号LTH2に
より第２ラッチ24に格納される。次いで、ストローブ信
号STB1のタイミングで第１ラッチ22のラッチデータが出
力バッファ13に与えられ、ストローブ信号STB2のタイミ
ングで第２ラッチ24のラッチデータが出力バッファ13に
与えられる。出力バッファ13はアドレスデータDATA1,DA
TA2で与えられるアドレスの放電セル８に対応するＸ電
極２（第７図、Xi）にキャンセルパルスVCを印加する。
このキャンセルパルスVCにより消去パルスVEがそれぞれ
キャンセルされる。The address data DATA 1 and the address data DATA 2 are serially transferred in parallel and stored in the first shift register 26 and the second shift register 28, respectively, within one horizontal period. Then, the address data DATA 1 is parallel-shifted and stored in the first latch 22 at the timing of the latch signal LTH 1 , and the address data DATA 2 is stored in the second latch 24 by the latch signal LTH 2 at the same timing. Next, the latch data of the first latch 22 is given to the output buffer 13 at the timing of the strobe signal STB 1 , and the latch data of the second latch 24 is given to the output buffer 13 at the timing of the strobe signal STB 2 . Output buffer 13 has address data DATA 1 , DA
A cancel pulse V C is applied to the X electrode 2 (FIG. 7, X i ) corresponding to the discharge cell 8 of the address given by TA 2 .
The cancel pulse V C cancels the erase pulse V E.
本実施例でさらに多階調表示を実現するには、アドレ
スデータの本数およびシフトレジスタ対の本数を増やす
ことになる。In order to realize more multi-gradation display in this embodiment, the number of address data and the number of shift register pairs are increased.
このように、１水平期間内に２つのアドレスデータDA
TA1とアドレスデータDATA2によるアドレスが可能となる
ので階調表示に必要な高速アドレスが可能となる。In this way, two address data DA are generated within one horizontal period.
Since TA 1 and address data DATA 2 can be addressed, high-speed address required for gradation display is possible.
以上述べたように、本発明によれば、１水平期間内に
複数のアドレスデータを転送して駆動することができる
ため、高速アドレス化が可能となり、多階調表示におい
て必要とされる発光回数制御を高速化することができ
る。As described above, according to the present invention, since a plurality of address data can be transferred and driven within one horizontal period, high-speed addressing is possible, and the number of light emission times required in multi-gradation display is possible. Control can be speeded up.
第１図は本発明の原理説明図、 第２図は第１実施例の概要ブロック図、 第３図は第１実施例のＸ駆動回路の詳細ブロック図、 第４図は第３図の動作タイミングチャート、 第５図は第２実施例の概要ブロック図、 第６図は第２実施例のＸ駆動回路の詳細ブロック図、 第７図は第６図の動作タイミングチャート、 第８図は従来の駆動回路のブロック図、 第９図は第８図の動作タイミングチャートである。 １……PDP ２……Ｘ電極 3,4……Ｘ駆動回路 ５……Ｙ電極 6,7……Ｙ駆動回路 ８……放電セル 9,10……シフトレジスタ 22,23……第１ラッチ 24,25……第２ラッチ 26,27……第１シフトレジスタ 28,29……第２シフトレジスタ DATA……アドレスデータ CLK……クロック VW……書込みパルス VS……維持パルス VE……消去パルス VC……キャンセルパルス1 is an explanatory view of the principle of the present invention, FIG. 2 is a schematic block diagram of the first embodiment, FIG. 3 is a detailed block diagram of an X drive circuit of the first embodiment, and FIG. 4 is an operation of FIG. Timing chart, FIG. 5 is a schematic block diagram of the second embodiment, FIG. 6 is a detailed block diagram of the X drive circuit of the second embodiment, FIG. 7 is an operation timing chart of FIG. 6, and FIG. FIG. 9 is a block diagram of the drive circuit of FIG. 9, and FIG. 9 is an operation timing chart of FIG. 1 …… PDP 2 …… X electrode 3,4 …… X drive circuit 5 …… Y electrode 6,7 …… Y drive circuit 8 …… Discharge cell 9,10 …… Shift register 22,23 …… First latch 24,25 …… Second latch 26,27 …… First shift register 28,29 …… Second shift register DATA …… Address data CLK …… Clock V W …… Write pulse V S …… Maintain pulse V E … ... Erase pulse V C ... Cancel pulse
Claims (1)
階調表示駆動を行うプラズマディスプレイパネルの表示
駆動回路であって、 １水平走査期間内に複数の水平走査ライン分のアドレス
データを更新し、１水平走査期間内に複数の水平走査ラ
イン分のアドレスデータを出力する、アドレスデータ格
納手段、 を備えたことを特徴とするプラズマディスプレイパネル
の表示駆動回路。1. A display driving circuit of a plasma display panel for driving gradation display by controlling the number of times of light emission of a discharge cell, wherein address data for a plurality of horizontal scanning lines are updated within one horizontal scanning period. 1. A display drive circuit for a plasma display panel, comprising: address data storage means for outputting address data for a plurality of horizontal scanning lines within one horizontal scanning period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226917A JP2682850B2 (en) | 1988-09-09 | 1988-09-09 | Display drive circuit for plasma display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226917A JP2682850B2 (en) | 1988-09-09 | 1988-09-09 | Display drive circuit for plasma display panel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0273396A JPH0273396A (en) | 1990-03-13 |
| JP2682850B2 true JP2682850B2 (en) | 1997-11-26 |
Family
ID=16852625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226917A Expired - Lifetime JP2682850B2 (en) | 1988-09-09 | 1988-09-09 | Display drive circuit for plasma display panel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682850B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161495A (en) * | 1986-12-24 | 1988-07-05 | ホシデン株式会社 | Liquid crystal driver |
-
1988
- 1988-09-09 JP JP63226917A patent/JP2682850B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0273396A (en) | 1990-03-13 |
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