JP3587136B2 - Matrix type display device - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数ライン同時選択駆動方式を採用するに好適な液晶表示装置等のマトリクス型表示装置に関し、更に詳しくは、主にマトリクス型表示素子モジュール・コントローラと信号電極ドライバ回路の改良に関する。
【０００２】
【従来の技術】
従来、フラットディスプレイの一例としての単純マトリクス型液晶表示装置においては、ＭＰＵ（マイクロ・プロセッサ・ユニット）側から表示データをＬＣＤモジュール（液晶表示パネル（ＬＣＤパネル），走査電極駆動回路（Ｙドライバ），信号電極駆動回路（Ｘドライバ）等）へ転送する方式として、マトリクス型液晶表示素子モジュール・コントローラ（以下、モジュール・コントローラと言う）を用いる方式とＲＡＭ（データ読み出し用）内蔵型Ｘドライバを用いる方式とに大別できる。まず、前者の方式は、ＣＲＴを用いた表示装置と同様、システムバスに繋がるモジュール・コントローラが表示データを記憶しているビデオＲＡＭ（ＶＲＡＭ）から表示データを読み出し、これをＬＣＤモジュールに対し高周波数のクロックで転送して表示リフレッシュ動作を行うものである。後者の方式は、Ｘドライバ内に２ポートタイプのフレームメモリ（内蔵ＲＡＭ）を持ち、ＭＰＵがデータバス，コントロールバス又はアドレスバスを介して液晶表示タイミングとは無関係に直接フレームメモリにアクセスし、フレームメモリ内の表示データを変更するようになっており、Ｘドライバ内で所要の制御信号を生成して、内蔵フレームメモリから一走査ライン分の表示データを同時に読み出し、表示リフレッシュ動作を行うものである。
【０００３】
【発明が解決しようとする課題】
前者の方式においては、表示画面を変える度に、その液晶表示タイミングに合わせてＶＲＡＭからの読み出しと転送を行うので、ＶＲＡＭ，モジュール・コントローラ，及び液晶ドライバを高周波クロックで常時動作させておく必要がある。また表示リフレッシュ動作に関係する回路がＶＲＡＭ，モジュール・コントローラ，及び液晶ドライバに亘る。この高周波クロックでの大規模回路の動作によると、回路素子を構成する多数のＣＭＯＳに貫通電流等が生じ、消費電力の増大に繋がり、大型ＬＣＤパネルを用いればそれだけ増大する。またＶＲＡＭに対してはＭＰＵのアクセスとモジュール・コントラーラのアクセスとがあるが、表示リフレッシュ動作時のＭＰＵのアクセスがＭＰＵのアクセスと衝突しないように高速クロックを用いなければならず、モジュール・コントローラの低周波動作化には制約があると共に、ＭＰＵ処理能力にも制約が付く。
【０００４】
後者の方式においては、液晶表示タイミングとは無関係に表示データの転送が行われるので、低周波クロックでの動作が可能であり、前者の方式に比べて１〜２桁低い消費電力で済む。ところで、大型の液晶パネルを用いる場合においては、Ｘドライバの個数を増やす必要があるが、Ｘドライバの内蔵メモリ（ＲＡＭ）はそれ自身独立のアドレス空間を有しており、Ｘドライバの出力端子数は一般に２のべき数（２^ｎ ）ではなく例えば１６０ピン等の１０の倍数であるので、ＭＰＵ側から複数のＸドライバの内蔵メモリを見た場合、内蔵メモリ全体のアドレスには離散的な空きが生じてアドレスの連続性が確保されていない場合が多い。このため、スクロール動作やパニング動作等の表示画面全体を同時に変更する時には、ＭＰＵ側でアドレス対応付けの処理を高速で行う必要を余儀無くされ、ＭＰＵに大きな処理負担を強いることになる。勿論、ＸドライバＩＣの出力ピン数を２のべき数にするように設計可能であるが、既存の液晶パネルの電極数との整合性が崩れてしまい、システムの互換性を著しく損なう。また多数のＸドライバを用いると、チップセレクト線等の本数が必然的に増え、液晶パネルの周辺に配する多数のＸドライバのスペースをその分確保せねばならず、パネルの表示面積比の低下を招きＬＣＤモジュールの小型化の障害になる。従って、後者の方式は大規模の液晶パネルに適用するには不向きである。
【０００５】
そこで、上記各問題点に鑑み、本発明は、表示データの転送方式を改善することにより、低消費電力でありながら、大容量表示に適したマトリクス型表示制御装置，マトリクス型表示駆動装置及びマトリクス型表示装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、表示画素がマトリクス状に配列されたマトリクス型表示体と、外部から転送されて、前記マトリクス型表示体の表示画素の少なくとも一部に対応する表示データを記憶する随時書き込み可能の記憶手段と、該記憶手段から表示データを読み出し前記マトリクス表示体の信号電極に駆動電圧を印加する駆動手段とを含むマトリクス表示装置において、１走査期間毎に受け取る周期信号を基に、該１走査期間を分割したタイミングで書込み制御信号及び読み出し制御信号を生成するタイミング発生手段と、前記記憶手段の行アドレスに対して読み出し制御信号により記憶された表示データの読み出し動作を実行した後、同一行アドレスに対して前記書込み制御信号により新たな表示データの書込み動作を実行する書込み読み出し手段と、前記表示データの外部からの転送に用いられるクロックの停止を検出するクロック検出手段と、前記クロック検出手段の検出信号に基づいて前記書込み制御信号の発生を停止させる書込み禁止制御手段と、を有することを特徴とする。
【０００７】
前記書込み読み出し手段は、入力される表示データを前記クロックを用いて少なくとも１走査ライン分格納する一時格納手段と、該一時格納手段の格納表示データを前記記憶手段に書込み供給するバッファ手段とを有する。
【０００８】
前記書込み読み出し手段は、前記記憶手段から読み出した表示データと前記マトリクス表示体の走査電極の電圧状態とから前記信号電極に印加すべき信号電圧を割り出す信号電圧状態割り付け手段を有する。
【０００９】
前記信号電圧状態割り付け手段は、前記記憶手段から複数の走査ライン分の表示データを時分割で読み出す手段と、読み出された表示データを相互に待ち合わせる一時記憶手段と、前記マトリクス表示体の走査電極の電圧状態を指定する走査状態指定手段と、読み出された複数の走査ライン分の表示データと走査電極の電圧状態とから駆動電圧を選択する電圧選択手段とを有する。
【００１０】
マトリクス型表示装置としては、複数本の走査ラインを同時に選択し、かつ前記同時に選択される走査ラインを１フレーム内に複数回に分けて選択する複数ライン同時選択駆動方式を採用しても良い。
【００１４】
【作用】
信号電極ドライバにおいては高速クロックを用いないで１走査期間内を分割したタイミングで記憶手段に余裕を以ってアクセスするようになっている。このため、記憶手段へのアクセスタイミングが従来に比して緩和されるので、書込み力を向上させることができ、記憶手段の構成トランジスタのサイズを縮小化できる。ドライバのチップサイズの小型化にも寄与する。また、クロック検出手段と書込み禁止制御手段を有しているので、複数ライン同時選択駆動方式を採用するに適している。
【００１６】
【実施例】
次に、添付図面に基づいて本発明の実施例を説明する。
【００１７】
〔全体構成の説明〕
図１は本発明の実施例に係る単純マトリクス型液晶表示装置の全体構成を示すブロック図である。この単純マトリクス型液晶表示装置は、プログラムされたホストＭＰＵ１０と、このＭＰＵ１０のワーキングメモリとなるシステムメモリ１１と、システムメモリ１１と同一のアドレス空間に表示データを格納するビデオＲＡＭ（ＶＲＡＭ）１２と、画像，データ及び音声情報等を記憶する補助記憶装置１３と、システムバス１４ａ及び専用バス１４ｂに繋がるモジュール・コントローラ１００と、このモジュール・コントローラ１００により表示制御されるＬＣＤモジュール２００と、入力用タッチセンサ１５と、タッチセンサ・コントローラ１６を有している。なお、システムバス１４ａには、従来のコンピュータシステムと同様、通信制御装置や他の表示装置等の周辺装置を必要に応じて接続することができる。ＬＣＤモジュール２００は、単純マトリクス型液晶表示パネル（ＬＣＤパネル）２１０と、そのＬＣＤパネル２１０の複数の走査電極Ｙ_１，Ｙ_２ …を選択する走査電極駆動回路（ＹドライバＩＣ）２２０と、ＬＣＤパネル２１０の複数の信号電極に表示データを供給するＮ個のフレームメモリ（ＲＡＭ）内蔵型信号電極駆動回路（ＸドライバＩＣ）２５０−１〜２５０−Ｎを有している。
【００１８】
〔モジュール・コントローラの説明〕
モジュール・コントローラ１００は、３２ＫＨｚ〜５１２ＫＨｚ程度の振動子１１０ａを持ち低周波クロックｆ_Ｌ を常時発振する低周波発振回路１１０と、その低周波クロックｆ_Ｌ を基にＬＣＤモジュール２００に必要な走査スタート信号（フレーム開始パルス）ＹＤ，転送表示データの直並列変換用のラインラッチ信号（ラッチパルス）ＬＰ，液晶交流化信号ＦＲ等を生成するタイミング信号発生回路１２０と、ホストＭＰＵ１０から間欠動作指示情報を直接受領したとき又はホストＭＰＵ１０との通信とシステムバス１４ａを監視しＶＲＡＭ１２内の表示データの更新があったとき間欠動作開始制御信号ＳＴ（バー）を作成するスタンバイ回路（表示データ更新検出回路）１３０と、間欠動作開始制御信号ＳＴ（バー）の印加期間において低周波クロックｆ_Ｌ に位相同期する高周波クロックｆ_Ｈ を作成する高周波発振回路１４０と、間欠動作開始制御信号ＳＴ（バー）の印加期間においてその高周波クロックｆ_Ｈ を利用してＶＲＡＭ１２から専用バス１４ｂを介して表示データをダイレクトメモリアクセス方式で読み出し、その表示データをデータバス１７のビット数又はフォーマットに変換して表示データをそのデータバス１７を介してＸドライバ２５０−１〜２５０−Ｎのフレームメモリ２５２−１〜２５２−Ｎへ転送するダイレクト・メモリ・アクセス（ＤＭＡ）回路１５０とを有している。
【００１９】
タイミング信号発生回路１２０は、図２に示すように、低周波クロックｆ_Ｌ を基に１水平期間内に２発のラッチパルス（ラインラッチ信号）ＬＰを生成する分周器１２１と、ラッチパルスＬＰを計数して走査電極の順番（行アドレス）を指定するための行アドレス信号ＲＡ及びフレーム開始パルスＹＤを生成する垂直カウンタ１２２と、フレーム開始パルスＹＤ及び垂直カウンタ１２２の所定カウント値に基づき液晶交流化信号ＦＲを生成するフレームカウンタ１２３とを有している。スタンバイ回路１３０は、システムバス・インターフェース回路１３１と、ＭＰＵ１０がＶＲＡＭ１２のうちＸドライバのフレームメモリの該当領域に表示データの変更を加えたときＭＰＵ１０によって転送指示フラグが立つラインフラグレジスタ１３２と、転送指示フラグが立った走査電極のアドレスと行アドレスＲＡとの一致／不一致を判定し一致信号ｊを生成する比較回路１３３と、その一致信号ｊとラッチパルスＬＰとから間欠動作開始制御信号ＳＴ（バー）を生成する同期調整回路１３４とを有している。ここで、ラッチパルスＬＰの１水平期間（１Ｈ）内での発生数は、後述する２ライン同時選択駆動方式の採用により２発である。同期調整回路１３４は、ラッチパルスＬＰを反転するインバータ１３４ａと、ラッチパルスＬＰの立ち下がりに同期した一致信号を生成するＤ型フリップフロップ１３４ｂと、その同期一致信号のパルス幅をラッチパルスＬＰの周期に限定して間欠動作開始制御信号ＳＴ（バー）とする論理積ゲート１３４ｃとからなる。なお、ＶＲＡＭ１２に対する読み出しスタートアドレスはホストＭＰＵ１０によって予めセットされる。
【００２０】
高周波発振回路１４０は、間欠動作開始制御信号ＳＴ（バー）及び後述する間欠動作終了制御信号ＣＡ（バー）から発振制御信号ＣＴを作成する論理積ゲート１４１と、その発振制御信号ＣＴにより間欠発振する高周波の可変周波数ＣＲ発振器１４２と、この高周波の可変周波数ＣＲ発振器１４２で得られた高周波クロックｆ_Ｈ を計数して間欠動作終了制御信号ＣＡ（バー）を作成して間欠動作期間を限定する間欠動作時限回路１４３と、その高周波クロックｆ_Ｈ と間欠動作終了制御信号ＣＡ（バー）とから表示データのシフトレジスタ格納用のシフトクロックＳＣＬを作成する論理積ゲート１４４とを有している。可変周波数ＣＲ発振器１４２は、論理積ゲート１４２ａ，インバータ１４２ｂ，１４２ｃ，帰還抵抗Ｒ_１，Ｒ_２，Ｒ_３及び帰還キャパシタＣ_１からなるＣＲ発振部と、抵抗選択スイッチＳＷ_１，ＳＷ_２，ＳＷ_３，と、ＭＰＵ１０により時定数がセットされてそれに応じた抵抗選択スイッチＳＷ_１，ＳＷ_２，ＳＷ_３の開閉の組合せを行うスイッチ選択レジスタ１４２ｄとを有している。このスイッチ選択レジスタ１４２ｄの内容により抵抗選択スイッチＳＷ_１，ＳＷ_２，ＳＷ_３の開閉の組合せを変えることでＣＲ発振部に寄与する帰還抵抗（時定数）が変わるので、ＣＲ発振部の発振周波数ｆ_Ｈ の値を可変できるようになっている。間欠動作時限回路１４３は、高周波クロックｆ_Ｈ を反転バッファするインバータ１４３ａと、間欠動作終了制御信号ＣＡ（バー）の高レベル期間だけ高周波クロックｆ_Ｈ を通過させる論理積ゲート１４３ｂと、論理積ゲート１４３ｂからの高周波クロックｆ_Ｈ をインバータ１４３ｅを介してクロック入力とし間欠動作開始制御信号ＳＴ（バー）の立ち下がりでリセットされるプリセット・カウンタ１４３ｃと、１走査ライン分の表示データの転送に必要な高速クロックＳＣＬ（ＸＳＣＬ）の数をＭＰＵ１０からセット可能なクロック数レジスタ１４３ｄと、プリセット・カウンタ１４３ｃのキャリー出力ＣＡを反転して間欠動作終了制御信号ＣＡ（バー）を作成するインバータ１４３ｆとを有する。
【００２１】
ダイレクト・メモリ・アクセス（ＤＭＡ）回路１５０は、スタンバイ回路１３０からの一致信号ｊにより高速クロックＳＣＬを用いて読み出しクロックＲＳＫを専用バス１４ｂに出力すると共にラインフラグレジスタ１３２に当該フラグアドレス信号及びフラグリセット信号を送るダイレクト・メモリ・アクセス（ＤＭＡ）制御回路１５１と、読み出しクロックＲＳＫによってＶＲＡＭ１２内の書換えアドレスの表示データを専用バス１４ｂを介して読み出しデータＳＤとして取込み、その読み出しデータＳＤをシフトクロックＳＣＬを用いてデータバス１７のビット数又はフォーマットに変換して得られた表示データＤＡＴＡ及びクロックＳＣＬの周波数と等しいシフトクロックＸＳＣＫをデータバス１７を介してＸドライバ２５０−１〜２５０−Ｎへ転送するデータ変換回路１５２とを有している。
【００２２】
次に、モジュール・コントローラ１００の動作について図３を参照しつつ説明する。モジュール・コントローラ１００のうち、低周波発振回路１１０及びタイミング信号発生回路１２０は常時動作しているが、Ｘドライバ２５０−１〜２５０−Ｎが転送されて来る表示データＤＡＴＡを格納するフレームメモリ２５２−１〜２５２−Ｎを有しているので、高周波発振回路１４０は常時動作する必要がなく、後述するようにＶＲＡＭ１２内の表示データが変更された際に間欠動作する。低周波発振回路１１０は低周波クロックｆ_Ｌ を常時出力し、タイミング信号発生回路１２０の分周器１２１は低周波クロックｆ_Ｌ を所定の分周比で分周してラッチパルスＬＰを生成する。ラッチパルスＬＰは１水平期間（１Ｈ）で２回発生し、その周波数は、６４０×４８０ドットのモノクローム表示の場合、最高３２ＫＨｚ〜８０ＫＨｚ程度である。垂直カウンタ１２２はラッチパルスＬＰを計数して行アドレス信号ＲＡ及びフレーム開始パルスＹＤを生成し、フレームカウンタ１２３はフレーム開始パルスＹＤを計数して液晶交流化信号ＦＲを作成する。このように本例においては、ＬＣＤモジュール２００側で必要な低周波数のタイミング信号（ラッチパルスＬＰ，走査スタート信号ＹＤ及び液晶交流化信号ＦＲ）はタイミング信号発生回路１２０で作成される。
【００２３】
ＭＰＵ１０がＶＲＡＭ１２の表示データをリフレッシュ動作時に全体的に変更するときやフレーム間引き方式で階調表示する際に部分的に変更するときは、ＭＰＵ１０がシステムバス１４及びインターフェース１３１を介してラインフラグレジスタ１３２の該当アドレスに転送指示フラグを立てる。一方、垂直カウンタ１２２から行アドレス信号ＲＡがラッチパルスＬＰの発生の度に更新されているため、転送指示フラグの立ったフラグアドレスと行アドレス信号ＲＡが一致すると、比較回路１３３から一致信号ｊが発生する。この一致信号ｊは同期調整回路１３４へ入力され、図３に示すように、ラッチパルスＬＰの立ち下がりに同期し１水平期間の周期の間欠動作開始制御信号ＳＴ（バー）が立ち上がる。間欠動作開始制御信号ＳＴ（バー）が立ち上がると、論理積ゲート１４１の出力には発振制御信号ＣＴが立ち上がり、ＣＲ発振部の初段の論理積ゲート１４２ａの一方入力は高レベルとなるので、ＣＲ発振部は抵抗選択スイッチＳＷ_１ 〜ＳＷ_１ の開閉組合わせで指定された帰還時定数に応じた高周波数で発振クロックｆ_Ｈ を発生し始める。発振クロックｆ_Ｈ はインバータ１４３ａ，論理積ゲート１４３ｂ及びインバータ１３４ｅを介してプリセット・カウンタ１４３ｃに供給されと共に、論理積ゲート１４４からクロックＳＣＬとして出力される。このクロックＳＣＬは高周波クロックであり、ＤＭＡ回路１５０の表示データの読込み及び転送に利用される。プリセット・カウンタ１４３ｃは間欠動作開始制御信号ＳＴ（バー）の立ち下がりでリセットされ、キャリー出力ＣＡは低レベルになるが、カウント値がクロック数レジスタ１４３ｄで指定されたクロック数に達すると、高レベルのキャリー出力ＣＡを出し、その反転信号たる間欠動作終了制御信号ＣＡ（バー）が図３に示すように立ち下がる。間欠動作終了制御信号ＣＡ（バー）が立ち下がると、発振制御信号ＣＴも立ち下がり、これにより可変周波数ＣＲ発振器１４２の発振動作が中止される。このように、可変周波数ＣＲ発振器１４２は間欠動作開始制御信号ＳＴ（バー）と間欠動作終了制御信号ＣＡ（バー）で始点及び終点が限定された期間だけ間欠的に発振動作し、クロック数レジスタ１４３ｄで指定される１走査ライン分の表示データの転送に必要なクロック数の高周波クロックｆ_Ｈ を発生する。これによって、表示データの変更がないときは可変周波数ＣＲ発振器１４２の不必要な発振動作を解消することができ、消費電力の削減に寄与することになる。
【００２４】
他方、ＤＭＡ回路１５０において、スタンバイ回路１３０の比較回路１３３から一致信号ｊが出力されると、ＤＭＡ制御回路１５１は高速クロックＳＣＬを用いて読み出しクロックＲＳＫを専用バス１４ｂに出力する。これによりＶＲＡＭ１２内の書換えアドレスの表示データ（新データ）が図３に示すように読み出しデータＳＤとしてデータ変換回路１５２に取り込まれる。取り込まれた読み出しデータＳＤはデータバス１７のビット数又はフォーマットに変換され、表示データＤＡＴＡとクロックＳＣＫの周波数に等しいシフトクロックＸＳＣＫがデータバス１７を介してＸドライバ２５０−１〜２５０−Ｎへ転送される。また、ＤＭＡ制御回路１５１はラインフラグレジスタ１３２に当該フラグアドレス信号及びフラグリセット信号を送る。これによりデータ変換回路１５２に取り込まれて転送された表示データのフラグアドレス内の転送指示フラグが倒される。そして次の行アドレス信号ＲＡが発生すると、次の高速クロックＳＣＫによって上記の動作が繰り返され、１水平期間で２走査ライン分の表示データＤＡＴＡの転送が完了する。１走査ライン分の表示データＤＡＴＡが転送されると、キャリー信号の反転信号ＣＡ（バー）が低レベルとなるため、転送動作が一時中止される。しかし、Ｘドライバ２５０−１〜２５０−Ｎにはフレームメモリ２５２−１〜２５２−Ｎが転送データを格納しているため、シフトクロックＸＳＣＬの動作・停止を１走査ライン毎に制御しても、表示に影響を及ぼすことはない。
【００２５】
このように、Ｘドライバ２５０−１〜２５０−Ｎにフレームメモリ２５２−１〜２５２−Ｎを内蔵させて高周波発振回路１４０を間欠動作させるモジュール・コントローラ１１０を構築したことにより、ＶＲＡＭ１２の表示データの変更があったときのみ走査ライン毎の表示データをフレームメモリ２５２−１〜２５２−Ｎへ転送させることができる。このため、高周波発振回路１４０の常時動作が無くなるので、表示データの変更がなければ大幅な消費電力の削減が可能となる。また、このような間欠制御は既に公知であるフレーム間引き方式の階調表示を行う場合や、画面に対する動画表示面積の少ない表示を行う場合にも対応でき、従来表示システムとの互換性も良好である。なお、上記モジュール・コントローラ１００の高周波発振回路１４０は、可変周波数ＣＲ発振器１４２を用いて構成されているが、これに限らず、ラッチパルスＬＰに同期して高周波クロックを発生する位相同期回路（ＰＬＬ）を用いることができる。かかる場合、高周波クロックは位相同期回路の電圧制御発振器の出力から取り出すようにする。更に、高周波発振回路１４０はモジュール・コントローラ１００に内蔵させずに、外部の高周波クロック源から供給されるようにも構成できる。或いはモジュール・コントローラ１００は、ホストＭＰＵ１０又はＶＲＡＭ１２と同一の半導体集積回路上に構成すれば、接続配線を減らすことができる。
【００２６】
〔複数ライン同時選択駆動方法の説明〕
次に、Ｘドライバ（信号電極駆動回路）２５０の構成及び動作についての説明に移るが、本例の単純マトリクス型液晶表示装置は、従来の電圧平均化法による液晶素子駆動方法でなく、複数走査電極を同時に選択するいわゆる複数ライン同時選択（Ｍｕｌｔｉｐｌｅ Ｌｉｎｅｓ Ｓｅｌｅｃｔｉｏｎ）駆動方法の改良技術に基づくものであるため、Ｘドライバ等の構成の理解を容易にするべく本発明が基にしている複数ライン同時選択の原理を先ず説明しておく。
【００２７】
電圧平均化法によるマルチプレクス駆動方法は、図４に示すような単純マトリクス型の液晶素子等を駆動する場合、一般に走査電極Ｙ_１，Ｙ_２ …Ｙ_ｎ を１ラインずつ順次選択して走査電圧を印加すると共に、その選択される走査電極上の各画素がオンかオフかによって、それに応じた信号電極波形を各信号電極Ｘ_１，Ｘ_２ …Ｘ_ｍ に印加することで液晶素子等を駆動するものである。図５はそのときの印加電圧波形の一例を示すもので、同図（ａ），（ｂ）はそれぞれ走査電極Ｙ_１，Ｙ_２ に印加する電圧波形、同図（ｃ）は信号電極Ｘ_１ に印加する電圧波形、同図（ｄ）は走査電極Ｙ_１ と信号電極Ｘ_１との交差する画素に印加される合成電圧波形を示す。
【００２８】
ところで、上記のように走査電極を１ラインずつ順次選択して駆動する方法では、駆動電圧が比較的高い。また図６に示すようにオフ状態においてもやや高い電圧がかかると共に、オン状態では電圧の減衰が大きいため、コントラストが悪い。更に、フレーム階調を行うとフリッカーが大きい等の不具合がある。
【００２９】
そこで、コントラストを改善し、フリッカーを抑制するために、順次複数本の走査電極をまとめ同時に選択して駆動するいわゆる複数ライン同時選択（Ｍｕｌｔｉｐｌｅ Ｌｉｎｅｓ Ｓｅｌｅｃｔｉｏｎ）駆動方法が提案されている（例えば、Ａ ＧＥＮＥＲＡＬＩＺＤ ＡＤＤＥＲＥＳＳＩＮＧ ＴＥＣＨＮＩＱＵＥ ＦＯＲＲＭＳ ＲＥＳＰＯＮＤＩＮＧ ＭＡＴＲＩＸ ＬＣＤＳ． １９８８ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＤＩＳＰＬＡＹ ＲＥＳＥＲＣＨ ＣＯＭＦＥＲＥＮＣＥ Ｐ８０〜８５参照）。
【００３０】
図７は上記の複数ライン同時選択駆動方法によって液晶素子を駆動する場合の印加電圧波形の一例を示すものである。本例は走査電極を順次３本ずつ同時に選択して駆動するもので、例えば図４に示すような画素表示を行う場合には、最初に３本の走査電極Ｙ_１ ，Ｙ_２ ，Ｙ_３ を同時選択して、それらの走査電極Ｙ_１ ，Ｙ_２ ，Ｙ_３ に、それぞれ例えば図７の（ａ）に示すような走査電圧を印加する。
【００３１】
次いで図４において走査電極Ｙ_４，Ｙ_５，Ｙ_６ を選択して、それらの走査電極Ｙ_４，Ｙ_５，Ｙ_６に例えば図７の（ｂ）のような走査電圧パターンを印加するもので、このような同時選択を全ての走査電極Ｙ_１，Ｙ_２ …Ｙ_ｎ について順次行う。更に次のフレームでは電位を逆転し、液晶の交流化駆動を行なう。
【００３２】
従来の電圧平均化法では１フレーム期間に１回１走査電極を選択していたが、複数ライン同時選択では、走査選択方法の正規直交性を保ちながら選択期間を時間的に１フレーム内に均等分散し、これと同時に、走査電極を特定本数の組（ブロック）にして選択し、空間的に分散したものである。ここで、「正規」とは、すべての走査電圧がフレーム周期単位で同一の実効電圧値（振幅値）を持つことを意味する。また「直交」とは、ある走査電極に与えられる電圧振幅が他の任意の走査電極に与えられる電圧振幅を１選択期間毎に積和したときフレーム周期単位では０になることを意味する。この正規直交性は、単純マトリクス型ＬＣＤにおいては各画素を独立してオン・オフ制御するための大前提である。例えば、図７の例では、選択時のＶ_１ レベルを「１」，−Ｖ_１ レベルを「−１」としたときの１フレーム分の行列式Ｆ_３ を、非選択期間は０であるので省略して表記すると、
【００３３】
【数１】

である。例えば第１行目（Ｙ_１ ）と第２行目（Ｙ_２ ）の直交性は、
【００３４】
【数２】

と検証される。直交性については、数学的な内容になるので詳細な説明は割愛するが、液晶を駆動する場合、低周波成分はフリッカーの原因になるので、ｈ本同時選択するとき直交性の保たれる必要最小限の行列を選択する必要がある。一般にｈ本同時選択する場合、上記行列式（１）の列数に相当する１フレーム内の必要最少分散選択数は、ｎを自然数とするとき、２^ｎ−１ ＜ｈ≦２^ｎ を満足する２^ｎ の値となる。例えば、図８に示す３本同時選択の場合の必要最少限の分散選択数は４となる。またｈ＝２^ｎ のときは、１選択期間Δｔは、電圧平均化法での１選択時間（１Ｈ）に等しい。
【００３５】
一方、信号側電圧波形は、レベル数（ｈ＋１）の離散的な電圧レベルの中から１つのレベルを表示データに応じて決められる。電圧平均化法では、図５に示すように、１行選択波形に対して信号電極（行）波形は、１対１に対応しているため、オンかオフかに対応する２つの電圧レベルのうちから１つのレベルを出力するものであった。図７に示すようなｈ本同時選択の場合は、ｈ本組になった行選択波形に対して等価的なオン・オフ電圧レベルを出力する必要がある。この等価的なオン・オフ電圧レベルは、オン表示データを「１」，オフ表示データを「０」としたとき、信号電極側データパターン（Ｓ_１ｊ， Ｓ_２ｊ， …_， Ｓ_ｈｊ）と上記行列式の列パターン（走査電極選択パターン）との不一致数Ｃで決められる。
【００３６】
【数３】

但し、（１）式でｆ_ｉ１が「１」であるところは、式（３）では「０」として扱う。
【００３７】
ここで、Ｃ値は０からｈまでの値をとる。電圧平均化法の場合は、ｈ＝１であるので、Ｃ値は０から１である。図７の例では、列パターン（１，１，１）の場合を考えると、信号電極側データパターン及びＸドライバ出力電位は、表１のようになる。
【００３８】
【表１】

表１に示す各不一致数に対するデータパターン数は、どの列に対しても同じである。従って、列パターンが決まっていれば、Ｘドライバの出力電位は、不一致数又は信号電極データパターンから直接Ｘドライバ出力電位をデコードして決めることができる。具体的には、図７（ｃ）に示す信号電極電圧波形となる。図４における信号電極Ｘ_１ と走査電極Ｙ_１，Ｙ_２，Ｙ_３ との交差画素の表示は、順に１（オン），１，０（オフ）で、これに対する最初のΔｔ内の走査電極の電位値は、順に１（Ｖ_１ ），１，０（−Ｖ_１ ）である。従って、不一致数は０であるから、信号電極Ｘ_１ の最初のΔｔ内の出力電位は表１から−Ｖ_３ である。以下同様にして信号電極の出力電位波形が各画素に印加される。なお、図７の（ｄ）は、走査電極Ｙ_１ と信号電極Ｘ_１ とが交差する画素に印加される電圧波形、即ち、走査電極Ｙ_１ に印加される電圧波形と信号電極Ｘ_１ に印加される電圧波形との合成波形である。
【００３９】
上記のように、順次複数本の走査電極を同時に選択して駆動する手法は、図５に示す従来の１ラインずつ選択して駆動する方法と同じオン／オフ比を実現した上で、Ｘドライバ側の駆動電圧を低く抑えることができる利点がある。例えば、液晶のしきい値Ｖ_ＴＨを２．１Ｖ，デューティー比１／２４０では、Ｘドライバの最大駆動電圧振幅は８Ｖ程度である。これはＸドライバを高耐圧集積回路として構成する必要がなく、従来法より微細な半導体製造プロセスをそのまま適用できる途を開き、Ｘドライバ内蔵ＲＡＭのビット数を経済的に増やすことができることに繋がる。
【００４０】
本出願人は、上記の複数ライン同時選択駆動方法についても特願平４−１４３４８２号を以て既に開示してある。この均等分散型複数ライン同時選択駆動方法では、マトリクス型表示装置において、順次複数本の走査電極を同時に選択し、かつその選択期間を１フレームの中で複数回に分けて電圧を印加する駆動回路を設けたことに特徴を有する。即ち、１フレーム中に１回（まとめてｈΔｔの期間）選択するのではなく、その選択期間を１フレーム中で複数回に分けて電圧を印加するように駆動することによって、１フレーム中で或る画素には複数回電圧が印加されることになるので、明るさが維持されコントラストの低下を抑制することができる、特に、累積応答効果の少ない高速応答性の液晶パネルの使用に有意義となる。
【００４１】
この事については、図８に示すように非選択期間（ある走査電極が選択されてから次に選択されるまでの期間）が短くなり、従来例における図６との比較からも明らかなように、オン状態はより明るく、かつオフ状態はより暗くなってコントラストを高めることができる。またフリッカーも減少させることができる。このように、改良された複数ライン同時選択駆動方法は、走査電極の複数のパルスパターンを一括して出力するのではなく、分散して出力するものである。なお、本例においては各選択期間の選択パルスを出す順番は任意であり、１フレームの中で適宜入れ替えることができる。また本例では４つの列パターンを１つずつ４回に分けたが、複数ずつ、例えば２つずつ２回に分けて出力することもできる。
【００４２】
ここで、複数ライン同時選択駆動方法の説明に深入りせずに、ドライバの説明に話しを戻すことにする。ただ、上述したように本例の液晶表示装置は均等分散型複数ライン同時選択駆動方法を採用しており、またドライバがフレームメモリ内蔵型でありながらモジュール・コントローラ１００によって制御されるようになっているので、以下の説明では、ドライバが両者の要請に叶う構成でなければならないことを理解されたい。
【００４３】
〔走査電極駆動回路（Ｙドライバ）の説明〕
ここで、以下に説明するドライバの複数ライン同時選択駆動方法において、同時選択にあずかる走査電極の数は、回路部の機能を容易に理解するために、最小の本数即ち２本（ｈ＝２）とする。従って、図９に示すように、２^１ ＝２の数だけ走査電極波形の列パターンがある。また２つの異なる電圧パルスパターンを連続した２本の走査電極に印加するようにしてあり、１フレームは２フィールド（２垂直走査）により構成される。走査電極の総数を１２０本とすると、同時選択される２本の走査電極のブロックの数は６０である。そして、あるブロックに対しては、最初に２種類のパルスパターンが印加されてから次の異なる２種類のパルスパターンが印加されるまでには（６０−１）Δｔ＝５９Δｔの非選択期間がある。１フレームは１２０Δｔで完了する。但し、Δｔは１選択期間（１水平期間）である。
【００４４】
Ｙドライバ２２０は、図１０に示すように、フレーム開始パルスＹＤやラッチパルス等を基にフィールド毎の列パターンを作成するコード発生部２２１を有する半導体集積回路である。本例の走査電極Ｙ_１ 〜Ｙ_ｎ の印加電圧は、選択期間においてはＶ_１ 又は−Ｖ_１ であり、非選択期間においては０Ｖで、合計３レベルであるので、電圧セレクタ２２２に対する選択制御情報は各走査電極Ｙ_１ 〜Ｙ_ｎ 毎２ビットが必要である。このため、複数ライン同時選択のためのコード発生部２２１は、フィールド計数カウンタ（図示せず）と第１及び第２シフトレジスタ２２３，２２４をフレーム開始パルスＹＤで初期化した後、第１フィールドの選択列パターンに対応する２ビットの電圧選択コードＤ_０，Ｄ_１ を直並列変換用の第１シフトレジスタ２２３及び第２シフトレジスタ２２４に転送する。第１シフトレジスタ２２３及び第２シフトレジスタ２２４はそれぞれ走査電極の本数に対応した１２０ビットシフトレジスタであり、第１シフトレジスタ２２３は下位ビットの電圧選択コードＤ_０，を、第２シフトレジスタ２２４は上位ビットの電圧選択コードＤ_１ をそれぞれ同一のシフトクロックＣＫにより格納する。シフトクロックＣＫはラッチパルスＬＰを１／２分周したもので、コード発生部２２１のタイミング生成回路（図示せず）により発生する。コード発生部２２１はラッチパルスの２クロック目から第１フィールド終了までの期間は、非選択パターンに対応するコードを発生する。シフトレジスタはシフトクロックＣＫに対して単一の２４０ビットのシフトレジスタがあるのではなく、シフトクロックＣＫに対して並列の１２０ビットのシフトレジスタ２２３，２２４が設けられているので、ラッチパルスＬＰにより低い周波数で動作させることができ、極めて低消費電力動作が可能となっている。
【００４５】
第１シフトレジスタ２２３及び第２シフトレジスタ２２４の各ビットの電圧選択コードＤ_０，Ｄ_１ は、シフトクロックＣＫの発生を契機に隣接ビットにシフトされ、選択時間Δｔだけ出力維持される。このシフトレジスタの出力はレベルシフタ２２６へ供給され、その低論理振幅レベルから高論理振幅レベルへ変換される。レベルシフタ２２６から出力される高論理振幅レベルの電圧選択コードＤ_０，Ｄ_１ は同時にレベル変換された液晶交流化信号ＦＲと共に波形形成部としてのデコーダ２２７に供給され、選択制御信号が生成される。この選択制御信号で電圧セレクタ２２２が開閉制御されることにより各走査電極Ｙ_１ 〜Ｙ_ｎ へ印加電圧Ｖ_１ ，０，−Ｖ_１ のいずれかが供給される。
【００４６】
本例では、図１０（ｂ）に示すように、複数のＹドライバ１〜ｎをカスケード接続できるようにコード発生部２２１の機能を初段Ｙドライバ１と次段以降のＹドライバ２〜ｎとでセレクト端子ＭＳを使って変えることを前提としている。即ち、初段Ｙドライバ１では、前述のフレーム開始パルスＹＤによる初期化後、前述の２つのシフトレジスタ２２３，２２４に向けて電圧選択コードを発生するタイミングに移るが、次段以降は、セレクト端子ＭＳが低レベル入力になっているため、電圧選択コードを発生するタイミングには自動的に移らない。次段以降のＹドライバ２〜ｎは、初段のキャリー信号（ＦＳ）をＦＳＩ入力端子から入力して初めて電圧選択コードを前述の２つのレジスタ２２３，２２４に向けて発生する。そして最終段のＹドライバｎからのキャリー信号（ＦＳ）が出力されたときが、第１フィールドが終了するときである。このときはコントローラからは第２フィールドの開始信号は来ないので、最終段のＹドライバｎのキャリー信号（ＦＳ）を初段のＹドライバ１のＦＳＩ端子及びＸドライバのＦＳ端子に帰還し、第２フィールドの電圧選択コードを前述の２つのシフトレジスタ２２３，２２４に対して発生する。この後、前述した第１フィールドと同様に動作し、第２フィールドを終了し、次のフィールド（第１フィールド）の動作に移る。以上の機能は、コントローラに対する同時選択ライン数やＹドライバの端子数の制約を緩和し、従来の電圧平均化法の場合と同じ周波数のフレーム開始パルスＹＤ，ラッチパルスＬＰを使うことができる。
【００４７】
〔信号電極駆動回路（Ｘドライバ）の説明〕
複数のＸドライバ２５０−１〜２５０−Ｎは共に同一構成の半導体集積回路で、これらは図１に示すように相互にチップイネーブル出力ＣＥＯとチップイネーブル入力ＣＥＩを介してカスケード接続されている。いずれのＸドライバ２５０も、従来のＲＡＭ内蔵型ドライバと異なり、ＭＰＵ１０に直結するシステムバス１４を共有せず、データバス１７を介してモジュール・コントローラ１００に繋がっているだけである。各Ｘドライバ２５０は、図１１に示すように、アクティブ・ローの自動パワーセーブ回路としてのチップイネーブル・コントロール回路２５１と、主にモジュール・コントローラ１００から供給される信号を基に所要のタイミング信号等を形成するタイミング回路２５３と、イネーブル信号Ｅの発生を契機にモジュール・コントローラ１００から転送される表示データＤＡＴＡを取り込むデータ入力制御回路２５４と、表示データＤＡＴＡ（１ビット，４ビット又は８ビット）をシフトクロックＸＳＣＬの立ち下がる度に順次取り込み１走査ライン分の表示データＤＡＴＡを格納する入力レジスタ２５５と、入力レジスタ２５５からの１走査ライン分の表示データＤＡＴＡをラッチパルスＬＰの立ち下がりにより一括ラッチして１シフトクロックＸＳＣＬ以上の書込み時間をかけてフレームメモリ（ＳＲＡＭ）２５２のメモリマトリクスに書き込む書込みレジスタ２５６と、走査スタート信号ＹＤにより初期化され書込み制御信号ＷＲ又は読み出し制御信号ＲＤの印加の度にフレームメモリ２５２の行（ワード線）を順次選択する行アドレスレジスタ２５７と、フレームメモリ２５２よりの表示データと走査電極の列パターンとの組から対応する信号電極の駆動電圧情報を割り出す信号パルス割り出し回路２５８と、信号パルス割り出し回路２５８からの低論理振幅レベルの信号を高論理振幅レベルの信号に変換するレベルシフタ２５９と、レベルシフタ２５９から出力される高論理振幅レベルの電圧選択コード信号により電圧Ｖ_２ ，Ｍ（例えば０），−Ｖ_２ のいずれかを選択して各信号電極Ｘ_１ 〜Ｘ_ｎ に印加する電圧セレクタ２６０とを有している。
【００４８】
ドライバチップ単位のパワーセーブを行なうチップイネーブルコントロール回路２５１とそれに関係する回路部分は従来技術を使用できる。チップイネーブルコントロール回路２５１は、チップイネーブルになっているチップだけがシフトクロックＸＳＣＬと表示データＤＡＴＡをドライバ内に取り込むように内部イネーブル信号を発生し、タイミング回路２５３とデータ入力制御回路２５４の動作／停止を制御する。この制御は、ラッチパルスＬＰの周期毎に繰り返される。即ち、ラッチパルスＬＰの入力によりチップイネーブルコントロール回路２５１の内部は、カスケードされたどのドライバチップもパワーセーブ状態からスタンバイ状態になると共に、イネーブル出力ＣＥＯは高レベルになる。ここで、どのドライバチップがイネーブルになるかパワーセーブ状態を保つかは、イネーブル入力端子ＣＥＩの状態によって決定される。即ち、図１の例では、初段のＸドライバ２５０−１のチップイネーブル入力ＣＥＩは、接地（アクティブ）されているので、即座に内部イネーブル信号Ｅはアクティブ状態になり、シフトクロックＸＳＣＬ，表示データＤＡＴＡを内部に取り込む。チップイネーブルコントロール回路２５１は、入力レジスタ２５５のビット数分の表示データを取り込に必要なシフトクロック数分のシフトクロックを入力した時点でイネーブル出力ＣＥＯを高レベルから低レベルにする。これによってカスケード接続された次段Ｘドライバ２５０−２のイネーブル入力ＣＥＩは低レベルとなり、即座に次段ドライバの内部イネーブルＥはアクティブとなる。これ以降の動作は前述の初段ドライバの動作と同じである。以下同様に３段目以降のＸドライバ２５０−３〜２５０−Ｎのチップイネーブル入力ＣＥＩは順次低レベルとなり、所定の入力レジスタ２５５に対する表示データが取り込まれる。従って、Ｎ個のＸドライバをカスケード接続しても、表示データの取り込み動作をするＸドライバは、常時１個に限られるので、表示データの取り込み動作に係わる消費電力を低く抑えることができる。
【００４９】
タイミング回路２５３の構成の詳細は、一部省略して示す図１２のように、上記シフトクロックＸＳＣＬをイネーブル信号Ｅの応答により内部へ取り込むための論理積ゲート２５３ａと、イネーブル信号Ｅの応答によりＮＡＮＤゲート２５３ｂを介して内部へ取り込んだラッチパルスＬＰ及び書込み制御信号ＷＲの遅延した反転パルスに基づき１ラッチパルスの周期内にプリチャージ用の２発の準備パルスを生成する論理積ゲート２５３ｃと、この論理積ゲート２５３ｃの出力パルスの立ち上がりにトリガして所定パルス幅のプリチャージ制御信号ＰＣを発生する第１のワンショット・マルチバイブレータ（プリチャージ制御信号発生回路）２５３−１と、これにカスケード接続され、プリチャージ制御信号ＰＣの遅延した反転パルス及びラッチパルスＬＰの反転パルスの立ち上がりにトリガして所定パルス幅の書込み制御信号ＷＲを生成する第２のワンショット・マルチバイブレータ（書込み制御信号発生回路）２５３−２と、これにカスケード接続され、プリチャージ制御信号ＰＣの遅延した反転パルス及び書込み制御信号ＷＲの遅延した反転パルスの立ち上がりにトリガして所定パルス幅の読み出し制御信号ＲＤを生成する第３のワンショット・マルチバイブレータ（読み出し制御信号発生回路）２５３−３と、シフトクロックＸＳＣＬのインバータ２５３ｄを介した逆相クロックでリセットされシフトクロックＸＳＣＬの入来を検出するシフトクロック検出回路２５３−４と、シフトクロック検出回路２５３−４からのシフトクロック検出信号ＷＥにより第２のワンショット・マルチバイブレータ２５３−２からの書込み制御信号ＷＲを通過・遮断する書込み禁止用論理積ゲート２５３−５とを有している。
【００５０】
第１のワンショット・マルチバイブレータ２５３−１は、論理積ゲート２５３ｃの出力の立ち下がりによりノードＮ_１ を高レベルにセットするＮＡＮＤゲート２５３ｅ，２５３ｆから成るフリップ・フロップと、ノードＮ_１ が高レベルのとき高レベルのプリチャージ制御信号ＰＣを作成するＮＡＮＤゲート２５３ｇ及びインバータ２５３ｈと、フレームメモリ２５２内の回路での等価的な信号遅延時間を見越して作り込まれプリチャージ制御信号ＰＣを遅延する遅延回路２５３ｉと、そのプリチャージ制御信号ＰＣを反転してＮＡＮＤゲート２５３ｆのリセット入力に加えるインバータ２５３ｊとを有している。第１のワンショット・マルチバイブレータ２５３−１においては、ＮＡＮＤゲート２５３ｅのセット入力端子の入力が立ち下がるとノードＮ_１ は高レベルにセットされ、次いでＡＮＤゲート２５３ｃの出力が高レベルになったときプリチャージ制御信号ＰＣが立ち上がり、しかる後遅延回路２５３ｉで決まる遅延時間が経過すると、ＮＡＮＤゲート２５３ｆのリセット入力が立ち下がり、ノードＮ_１ は低レベルとなるので、プリチャージ制御信号ＰＣが立ち下がる。論理積ゲート２５３ｃの出力の立ち上がりは、ラッチパルスＬＰの立ち上がり時と後述する書込み制御信号ＷＲの遅延信号の立ち上がり時に発生するので、１ラッチパルスの周期内でプリチャージ制御信号ＰＣのパルスは２回発生する。
【００５１】
第２及び第３のワンショット・マルチバイブレータ２５３−２，２５３−３も第１のワンショット・マルチバイブレータ２５３−１とほぼ同様な回路構成を有しているので、同一構成の部分には図１２では同一参照符号で示してある。第２のワンショット・マルチバイブレータ２５３−２は、プリチャージ制御信号ＰＣの遅延反転信号，ラッチパルスＬＰの反転信号及びＮＡＮＤゲート２５３ｅのノードＮ_２ を３入力とするＮＡＮＤゲート２５３ｇ′とフレームメモリ２５２内の回路での等価的な信号遅延時間を見越して作り込まれ書込み制御信号ＷＲを遅延する遅延回路２５３ｋを有している。ＮＡＮＤゲート２５３ｅのノードＮ_２ はラッチパルスＬＰの反転信号の立ち下がりで高レベルにセットされるが、プリチャージ制御信号ＰＣの最初の立ち下がり（プリチャージ制御信号ＰＣの遅延反転信号の最初の立ち上がり）によりＮＡＮＤゲート２５３ｇ′の出力が立ち下がるので、書込み制御信号ＷＲが立ち上がり、しかる後遅延回路２５３ｋで決まる遅延時間が経過すると、ＮＡＮＤゲート２５３ｆのリセット入力が立ち下がり、ノードＮ_２ は低レベルとなるので、書込み制御信号ＷＲが立ち下がる。この後、２発目のプリチャージ信号ＰＣの遅延反転信号が立ち上がるが、ノードＮ_２ は未だラッチパルスＬＰの立ち下がりによって高レベルにはセットされていないので、ＮＡＮＤゲート２５３ｇ′の出力は高レベルのままであり、１ラッチパルスの周期内においては、書込み制御信号ＷＲのパルスは最初のプリチャージ制御信号の立ち下がりにより１パルス出力されるのみである。第３のワンショット・マルチバイブレータ２５３−３は、プリチャージ制御信号ＰＣの遅延反転信号，書込み制御信号ＷＲの遅延反転信号，ＮＡＮＤゲート２５３ｅのノードＮ_３ を３入力とするＮＡＮＤゲート２５３ｇ′と、フレームメモリ２５２内の回路での等価的な信号遅延時間を見越して作り込まれ読み出し制御信号ＲＤを遅延する遅延回路２５３ｍを有している。ＮＡＮＤゲート２５３ｅのノードＮ_３ は、プリチャージ制御信号ＰＣの最初の立ち下がり（プリチャージ制御信号ＰＣの遅延反転信号の最初の立ち上がり）の後に発生する書込み制御信号ＷＲの遅延反転信号の立ち下がり（書込み制御信号ＷＲの立ち上がり）で高レベルにセットされているので、２発目のプリチャージ制御信号ＰＣの最初の立ち下がり（プリチャージ信号ＰＣの遅延反転信号の最初の立ち上がり）によりＮＡＮＤゲート２５３ｇ′の出力が立ち下がり、読み出し制御信号ＲＤが立ち上がることなる。しかる後遅延回路２５３ｍで決まる遅延時間が経過すると、ＮＡＮＤゲート２５３ｆのリセット入力が立ち下がり、ノードＮ_３ は低レベルとなるので、読み出し制御信号ＲＤが立ち下がる。１ラッチパルスの周期内においては、読み出し制御信号ＲＤは２発目のプリチャージ制御信号ＰＣの立ち下がりにより所定パルス幅の１パルス出力されるのみである。
【００５２】
シフトクロック検出回路２５３−４は、シフトクロックＸＳＣＬの逆相クロックをリセット入力Ｒ（バー）とすると共に、ラッチパルスＬＰの反転クロックの立ち上がりで接地電位（低レベル）をデータ反転入力Ｄ（バー）として記憶するＤ型フリップ・フロップ２５３ｓと、ラッチパルスＬＰの反転クロックの立ち上がりでＤ型フリップ・フロップ２５３ｓの反転出力Ｑ（バー）をデータ反転入力Ｄ（バー）として記憶するＤ型フリップ・フロップ２５３ｔを有している。シフトクロックＸＳＣＬの入来があると、まず最初のシフトクロックＸＳＣＬのパルスでＤ型フリップ・フロップ２５３ｓがリセットされ、そのＱ（バー）出力が高レベルとなっているが、ラッチパルスＬＰの立ち下がりによってＤ型フリップ・フロップ２５３ｓには接地電位がデータ反転入力Ｄ（バー）として記憶されるのでそのＱ（バー）出力が低レベルへ遷移すると共に、Ｄ型フリップ・フロップ２５３ｔには、２５３ｓの出力が変化する前の値が取り込まれ高レベルのデータ反転入力Ｄ（バー）を記憶するので、そのＱ（バー）出力たるシフトクロック検出信号ＷＥが高レベルとなる。ラッチパルスＬＰ直後のシフトクロックＸＳＣＬの入来すると、Ｄ型フリップ・フロップ２５３ｓはリセットされ、そのＱ（バー）出力が高レベルに戻る。このようにシフトクロックＸＳＣＬの入来が続く限り、Ｄ型フリップ・フロップ２５３ｔからのシフトクロック検出信号ＷＥは高レベルであるので、論理積ゲート２５３−５は導通状態のままであり、第２のワンショット・マルチバイブレータ２５３−２からの書込み制御信号ＷＲはフレームメモリ等へ出力され続ける。他方、シフトクロックＸＳＣＬの入来が止み、最後のシフトクロックＸＳＣＬのパルスでＤ型フリップ・フロップ２５３ｓのＱ（バー）出力が低レベルに設定された状態のままでラッチパルスＬＰが入来すると、Ｄ型フリップ・フロップ２５３ｔからのシフトクロック検出信号ＷＥが低レベルになるので、論理ゲート２５３−５が閉じ、書込み制御信号ＷＲの通過が禁止される。
【００５３】
次に、図１３を参照しつつＸドライバ２５０における周辺回路とフレームメモリ２５２から信号パルス割り出し回路２５８，レベルシフタ２５９及び電圧セレクタ２６０までの１信号電極当り（１出力Ｘ_ｍ ）のｍビット回路部２５０ｍに着目した回路構成を説明する。フレームメモリ２５２のメモリマトリクスにおける奇数ワード線ＷＬ_２ｉ−１，偶数ワード線ＷＬ_ｉ とビット線ＢＬ_ｍ ，ＢＬ_ｍ （バー）との交点にはメモリセルＣ_{２ｉ−１，ｍ}、Ｃ_２ｉ，ｍがあり、画素Ｐ_{２ｉ−１，ｍ}、Ｐ_２ｉ，ｍに対応した表示データ（オン・オフ情報）が格納されている。ラッチパルスＬＰが発生すると、タイミング回路２５３からプリチャージ信号ＰＣ，書込み制御信号ＷＲ又は読み出し制御信号ＲＤが生成されるので、フレームメモリ２５２への印加により奇数ワード線ＷＬ_２ｉ−１が行アドレスレジスタ２５７の順次的な指定によりフレームメモリ２５２内の行アドレスデコーダによって選択され、メモリセルＣ_{２ｉ−１，ｍ}についての書込み又は読み出しが行われる。また次のラッチパルスＬＰが発生すると、偶数ワード線ＷＬ_ｉ が選択され、メモリセルＣ_２ｉ，ｍについての書込み又は読み出しが行われる。なお、読み出し動作においては読み出し制御信号ＲＤによりセンス回路２５２ｍが能動化され、メモリセルから表示データが出力される。
【００５４】
本例のＸドライバ２５０においては、前述したような２ライン同時選択駆動方式を採用している都合上、１水平期間毎２ラインに亘る表示データと走査電極の列パターンとから信号電極電位を決定する必要がある。周辺回路には偶奇ライン識別回路（同時選択ラインのライン順番識別回路）２５０ａが設けられており、この偶奇ライン識別回路２５０ａは、フレーム開始パルスＹＤのインバータ２５０ｂを介した逆相パルスによってリセットされ読み出し制御信号ＲＤの入来毎に記憶内容の反転するＤ型フリップ・フロップ２５０ａａと、そのＱ（バー）出力とラッチパルスＬＰとを２入力とする奇数ライン検出用ＮＡＮＤゲート２５０ａｂと、Ｄ型フリップ・フロップ２５０ａａのＱ出力とラッチパルスＬＰとを２入力とする偶数ライン検出用ＮＡＮＤゲート２５０ａｃとから構成されている。奇数番目のラッチパルスＬＰが立ち上がると、ＮＡＮＤゲート２５０ａｂの出力ＬＰ１が立ち下がり、この奇数番目のラッチパルスＬＰの立ち下がりにより出力ＬＰ１が立ち上がる。また偶数番目のラッチパルスＬＰが立ち上がると、ＮＡＮＤゲート２５０ａｃの出力ＬＰ２が立ち下がり、この偶数番目のラッチパルスＬＰの立ち上がりにより出力ＬＰ２が立ち上がる。従って、出力ＬＰ１，ＬＰ２は交互に出力されることになる。偶奇ライン識別回路２５０ａは、モジュール・コントローラ１００等で作成されたラッチパルスＬＰから偶奇ライン毎のラッチパルスＬＰ１，ＬＰ２を作成する。
【００５５】
本例においては、前述したように均等分散型２ライン同時選択駆動方式であるので、２^１ ＝２の数だけ走査電極の電圧パルスパターンがあるが、２つの異なる列パターンを連続した２本の走査電極に印加するようにしてあるので、そのパターン数を展開するには２フィールドが必要である。他方、フレーム毎に交流化信号ＦＲが反転するため、これも考慮すると、４フィールドですべての列パターンが展開されることになる。このため、周辺回路には走査電極の電位パターンを指定するフィールド・ステート回路２５０ｃが設けられている。なお、この電位パターンの指定情報はＸドライバ内で発生させずに、走査電極ドライバ側のコード発生部２２１又はモジュール・コントロー１００から受けるようにすることもできる。このフィールド・ステート回路２５０ｃは、フレーム開始パルスＹＤの逆相パルスによってリセットされフィールド開始パルスＦＳの入来毎に記憶内容の反転するＤ型フリップ・フロップ２５０ｃａと、そのＱ出力と交流化信号ＦＲを２入力とする論理積ゲート２５０ｃｂと、Ｄ型フリップ・フロップ２５０ｃａのＱ（バー）出力と交流化信号ＦＲのインバータ２５０ｃｃを介した信号を２入力とする論理積ゲート２５０ｃｄと、論理積ゲート２５０ｃｂ，２５０ｃｄの両出力を２入力とする論理和ゲート２５０ｃｅとから構成されている。奇数ラインの読み出し時に発生するラッチパルスＬＰ１によってメモリセルＣ_{２ｉ−１，ｍ}の表示データ（オン・オフ情報）が信号パルス割り出し回路２５８の１ビットのラッチ回路２５８−１ｍに取り込まれ、不一致数判定回路２５８−２ｍの下位ビット用排他的論理和ゲートＥＸ_１ に供給される。またこれに引続き発生する偶数ラインのラッチパルスＬＰ２によってメモリセルＣ_２ｉ，ｍの表示データ（オン・オフ情報）は直接不一致数判定回路２５８−２ｍの上位ビット用排他的論理和ゲートＥＸ_２ に供給される。ラッチパルスＬＰ１，２は交互に出力されるのでラッチ回路２５８−１と２５８−３のラッチ期間は互いにオーバーラップ期間を持っており、両メモリセルの表示データ（オン−オン，オン−オフ，オフ−オン，オフ−オフ）は同時的に不一致数判定回路２５８−２ｍへ供給される。また前述の２本の走査電極の列パターンに相当する情報も不一致数判定回路２５８−２ｍに供給されているので、不一致数判定回路２５８−２ｍは表示データの２ビット情報と走査電極の２ビット情報の桁不一致を検出する。２本同時選択の場合は、２ビット出力であるので不一致数判定回路２５８−２ｍの出力はそのままコード化された不一致数として扱うことができる。本例における採りうる不一致数は０，１又は２である。不一致数判定回路２５８−２ｍで得られた２ビット情報はラッチ回路２５８−３ｍに取り込まれ、その不一致数信号はレベルシフタ２５９ｍで高論理振幅レベルの信号に変換される。そして、電圧セレクタ２６０ｍのデコーダ２６０ａはその不一致数信号をデコードし、選択スイッチ２６０ｂのトランジスタのいずれかを開閉させることにより、信号電極の電位−Ｖ_２ ，０，Ｖ_２ のいずれかが選択されることになる。なお、本例では不一致数０のときは−Ｖ_２ 、不一致数１のときは０、不一致数２のときはＶ_２ が選択される。このようなＸドライバの構成によって均等分散型２ライン同時選択駆動が可能となる。また、不一致数を判定しなくとも、前述のフレームメモリ出力とフィールド・ステート回路２５９ｃの出力から直接デコードするような回路構成を採用しても良い。
【００５６】
以上の説明で本例におけるＸドライバの各部の構成及び動作が理解されたことであろうが、図１４のタイミングチャートを参照しつつフレームメモリの書込み及び読み出し動作を説明する。モジュール・コントローラ１００のタイミング信号発生回路１２０によって図１４に示すようなフレーム開始パルスＹＤ，ラッチパルスＬＰが発生する。フレーム開始パルスＹＤは１フレーム期間（１Ｆ）毎発生し、またラッチパルスＬＰは１水平期間（１Ｈ）内に２回発生する。ここでは、１フレーム期間内にＮ個のラッチパルスが発生する。ラッチパルスＬＰの１周期内ではモジュール・コントローラ１００から１走査ライン分の表示データＤＡＴＡ（ＷＤ_ｉ ）がシフトクロックＸＳＣＬによってＸドライバ２５０へ転送されて来る。図１４ではＶＲＡＭ１２内の表示データＤＡＴＡのうち第３走査ライン目の表示データＷＤ３を除き他のすべての走査ライン目の表示データが変更された場合の書込み・読み出し動作を示しているので、第３走査ライン目の表示データＷＤ３の転送は新たに行われず、第３走査ライン目の表示データの表示動作はフレームメモリ２５２内の旧データを読み出すことにより達成される。Ｘドライバ２５０のタイミング回路２５３によって図１４に示すような読み出し制御信号ＲＤ，シフトクロック検出信号ＷＥ及び書込み制御信号ＷＲも発生する。モジュール・コントローラ１００側で新データＷＤ２の転送をＸドライバ２５０に対して完了すると、前述したようにシフトクロックＸＳＣＬの転送も中止される。その後新データＷＤ４以降の転送とシフトクロックＸＳＣＬの発振が行われる。シフトクロックＸＳＣＬの転送が一時中止されると、前述したように、モジュール・コントローラ１００はスタンバイ期間Ｓに入るので、タイミング回路２５３のシフトクロック検出回路２５３−４がそれを検出してシフトクロック検出信号ＷＥが発生しない。これによって書込み制御信号（Ｗ３）のみ発生しない。まず、最初のラッチパルス（ＬＮ）が発生すると、１ライン目の表示データ（ＷＤ１）が次のラッチパルス（Ｌ１）の発生までの間（１周期内）にＸドライバ２５０へ入来し、ラッチパルス（Ｌ１）の発生により書込みレジスタ２５６に取り込まれてフレームメモリ２５２の該当行アドレスに書き込まれるが、最初のラッチパルス（ＬＮ）が発生から次のラッチパルス（Ｌ１）の発生までの間には、フレームメモリ２５２から１ライン目の旧データの読み出し動作が行われる。ラッチパルスＬＰが発生すると、先ず第１番目のプリチャージ制御信号ＰＣ１（期間Ｃ）が発生してから書込み制御信号ＷＲ（期間Ａ）が発生し、しかる後、第２番目のプリチャージ制御信号ＰＣ２（期間Ｃ）が発生してから読み出し制御信号ＲＤ（期間Ｂ）が発生するが、シフトクロックＸＳＣＬの発振がないと書込みモードは存在せず、読み出し制御信号Ｒ１により１ライン目の旧データの読み出し動作が行われる。この読み出し動作においては、行アドレスレジスタ２５７によって１ライン目の行アドレスが指定され、次のラッチパルス（Ｌ１）の発生による奇数ラッチパルスＬＰ１により１ライン目の旧データがフレームメモリ２５２から読み出されラッチ回路２５８−１ｍに格納されて下位桁用排他的論理和ゲートＥＸ_１ へ送られる。この１ライン目の旧データのラッチの後そのラッチパルス（Ｌ１）により１ライン目の新データＷＤ１がフレームメモリへ書き込まれる。ここで、フレームメモリ２５２への書込みは、１ライン６４０ドットのときは入力レジスタ２５５から数１００ｎｓ程度の１シフトクロックＸＳＣＬで行われるのではなく、バッファとしての書込みレジスタ２５６からそれ以上の充分な時間（数μｓ）をかけて１ライン分一挙に書き込むようにしている。従って、大容量表示になるに従い、書込み速度の高速化を要求されるが、ラッチパルスにより書込みレジスタ２５６を介して書込み動作を行うことが望ましい。ラッチパルスＬ２の周期内において、１ライン目の新データＷＤ１の書込みの後は、読み出し制御信号Ｒ２により２ライン目の旧データの読み出しが行われ、上位桁用排他的論理和ゲートＥＸ_２ へ送られる。そして、偶数ラインのラッチパルスＬＰ２の発生により不一致数判定回路２５８−２で得られた不一致数の２ビット情報がラッチ回路２５８−３でラッチされ、前述したように、電圧セレクタ２６０でいずれかの信号電圧が選択され、１走査ライン目分と２走査ライン目分に関する信号電極電位が液晶マトリクスに印加される。
【００５７】
このように、本例のＸライバ２５２は、１ラッチパルス周期内に同一の行アドレスに対する書込みモードと読み出しモードを分割し、旧データの読み出し後に次のラッチパルスの発生により新データの書込みを実行するようにしている。従って、表示データの書込みから読み出しまでは１フレーム期間（１Ｆ）である。これはとりわけ複数ライン同時選択駆動方式を採用する場合に必要となる。信号電極の駆動波形を決める表示データを読み出し期間において該当するフレームメモリのデータは一部新データに変わっていると、不一致判定回路２５８が旧データのラインと新データのラインの組から意味のない表示態様となる信号電極の駆動波形を決定してしまうからである。特に同時に全本数を選択する場合もあるので、表示データの書込みから読み出しまでは１フレーム期間（１Ｆ）必要となる。従って、表示をスクロールするときに発生が考えられる意味のない表示態様を避けるには、選択本数を問わず、１フレーム期間（１Ｆ）後に読み出すようにすれば良い。ただ、同時選択の本数が少ないきは、１フレーム期間（１Ｆ）までは必要ない。１ラッチパルスＬＰの周期内で、同一の行アドレスに対して読み出しモード後に書込み動作を行うようにすることもできる。しかしながら、本例においても充分な書込み期間を確保するために、フレームメモリに対する書込みはシフトクロックＸＳＣＬのタイミングでなくラッチパルスＬＰのタイミングによって書込みレジスタ２５６により行うようにしてあることからも明らかなように、読み出しモード後に書込み動作を行うと、書込み時間が充分確保されない事態や、自動パワーセーブのセット等のタイミングは厳しくなる。特に複数ライン選択駆動方式では、ラッチパルス，シフトクロック等が従来に比して必然的に逓倍的に高速化されるので、上記のモード順は採用し難くなる。まして大容量表示になると一層難しくなる。従って、１ラッチパルス周期内に同一の行アドレスに対する書込みモード後に１回又は複数回の読み出しモードを実行させ、旧データの読み出しから１フレーム期間後に新データの書込みを実行するようにすることが望ましい。
【００５８】
上記実施例においては、均等分散型２ライン同時選択駆動方式を採用しているため、１水平期間内にフレームメモリ内の２行ライン分の表示データを読み出す必要があるので、１水平期間内に２発のラッチパルスＬＰが発生するようモジュール・コントローラ１００のタイミイグ信号発生回路１２０の分周比を設定してある。これは、フレームメモリのメモリマトリクスのセル配列において表示マトリクスの信号電極の本数とフレームメモリの列アドレス数とが等しく、走査電極の本数と行アドレス数とが等しい一般的な場合を前提としているからである。しかしながら、図１５に示すように、フレームメモリの列アドレス数を表示マトリクスの信号電極の本数の２倍で行アドレス数を走査電極の本数の半分（ブロック数）としたメモルセル配列のＲＡＭを用いる場合には、従来通り、１水平期間内に１回発生するラッチパルスＬＰを利用することができる。即ち、ラッチパルスＬＰの発生により読み出しモードになると、例えばフレームメモリの奇数ワード線ＷＬ_２ｉに繋がるメモリセルＣ_{２ｉ，２ｍ} 、Ｃ_{２ｉ，（２ｉ＋１）} から同時に１ライン目及び２ライン目の表示データがセンスアンプ２５２ｍを介して出力され、２ライン分の表示データの読み出しが１発のラッチパルスＬＰだけで済む。このような回路構成では、図１３に示すような２ライン目の表示データが出力されるまで１ライン目表示データを保持しておく待ち合わせ用のラッチ回路２５８−１ｍを除くことができ、高速化の傾向のある第１のラッチパルスＬＰ１と第２のラッチパルスＬＰ２とのタイミング調整が微妙にならず、ドライバセル部分の回路構成の簡素化により複数同時選択駆動方式の実用化に寄与する。
【００５９】
ただし、図１６又は図１５のメモリ構成の場合、ラッチパルスＬＰの入力に対するフレームメモリのワード線のアドレス歩進のスピードが書込みより読み出しの方が速くなる。このため、図１６に示すように、行アドレスレジスタ２５７′は、書込みアドレス発生用Ｗカウンタ２６１と読み出しアドレス発生用Ｒカウンタ２６２とを独立に持っており、その出力をマルチプレクサ２６３で切り換え、マルチプレクサ２６３の出力ＲＡをアドレスデコーダ２５２′ｄへ与える。書込みアドレス発生用Ｗカウンタ２６１は、フレーム開始パルスＹＤで初期化され、図１２で示されるプリチャージ信号ＰＣと書込み制御信号ＷＲＴを使って書込みアドレスを生成する。また、読み出しアドレス発生用Ｒカウンタ２６２は、フレーム開始パルスＹＤで初期化され、図１２で示されるプリチャージ信号ＰＣと読み出し制御信号ＲＤを使って読み出しアドレスを生成する。このようにすることによって、２^ｎ 本複数ライン同時選択駆動の場合は、同時選択ライン数に関係なく、従来方式のコントローラと同じラッチパルスＬＰの周期で表示データをコントローラからＸドライバに転送することができる。
【００６０】
ここで、上記２ライン同時読み出しの手法を一般化し、複数ライン同時選択駆動方式において複数ライン分の表示データをフレームメモリから同時に読み出すＸドライバの全体構成を図１６を参照して簡単に説明しておく。まずフレームメモリ２５２′のメモリマトリクス部２５２′ａの縦横構成を（ｈ×２^ｎ ×Ｄ）×Ｗとする。ここで、
ｈ：複数ライン同時選択駆動において同時選択駆動される走査電極の本数
ｎ：自然数
Ｄ：Ｘドライバ１個当りのドライバ出力数（駆動できる信号電極の本数）
Ｗ：ワード線の本数
（ｈ×２^ｎ ×Ｄ）×Ｗは、Ｘドライバ１個が駆動できる最大表示ドット数に等しい。因みに、図１１のフレームメモリ構成は（ドライバ出力数）×（表示ライン数）である。
【００６１】
図１６において、書込みレジスタ２５６に蓄えられた表示データは書込み制御信号ＷＲに従って書込み回路２５２′ｂと書込みセレクタ２５２′ｃを介してアドレスデコーダ２５２′ｄで選択されたワード線に繋がるメモリセルに書き込まれる。アドレスデコーダ２５２′ｄは図１１の行アドレスシフトレジスタ２５７から出力される行アドレスをデコードするものである。表示データの読み出し動作においては、読み出し制御信号ＲＤに従って（ｈ×２^ｎ ×Ｄ）ビットの表示データがフレームメモリのメモリマトリクス部２５２′ａから読み出しセレクタ２５２′ｅに読み出される。読み出しセレクタ２５２′ｅはアドレスデコーダ２５２′ｄの出力に従って（ｈ×２^ｎ ×Ｄ）ビットのデータを選択する。従って、ｎ＝０のときは読み出しセレクタ２５２′ｅは不要となる。（ｈ×Ｄ）ビットの表示データは、１走査期間にＸドライバにより同時駆動される全表示データである。読み出しセレクタ２５２′ｅの出力はセンス回路２５２′ｆによりディジタル信号に変換され、信号パルス割り出し回路２５８′の複数同時選択駆動用デコーダ（ＭＬＳデコーダ）２５８′ａに送られる。ＭＬＳデコーダ２５８′ａは、表示データ，液晶交流化信号ＦＲ，走査スタート信号ＹＤによりリセットされ、Ｙドライバからのキャリー信号ＦＳをカウントし、１フレーム内の走査状態を区別するステートカウンタ２５８′ｃからの出力を受けて、ドライバ出力電位を選択する信号をデコードする。ＭＬＳデコーダ２５８′ａの出力はラッチパルスＬＰをクロックとするラッチ回路２５８′ｂにより同期がとられ、レベルシフタ２５９へ与えられる。このような回路構成によれば、複数同時選択駆動方式と言えども、複数ライン分の表示データの読み出しが１走査当り１回で済むことになり、消費電力の削減効果と共に、回路タイミングの単純化も実現できる。
【００６２】
なお、本例においては均等分散型２ライン同時選択駆動方式を採用する場合を特に説明してあるが、本発明は３ライン以上の複数ラインを同時に選択する駆動方式の場合にも適用できる。また本発明は部分的に従来から用いられている電圧平均化法の駆動方式にも適用できることは言う迄もない。更に、単純マトリクス型に限らず、ＭＩＭ駆動方式等にも適用できる。上記実施例では、フレームメモリは表示体の画素に１対１に対応するセルを持たせてあるが、表示体画素のうち現在駆動されている画素の前後に関係する一部分又は複数画面分のフレームメモリを持ち、間欠的に表示データをモジュール・コントローラからＸドライバに送る方式や、表示体の画素に対して圧縮された表示データを用いる方式についても、本発明を適用できるところである。また更に、本発明は、ＬＣＤ表示装置に限らず、蛍光表示管，プラズマディスプレイ，エレクトロルミネッセンス等のマトリクス型ディスプレイや液晶のライトバルブ性を用いた液晶応用装置等にも広く適用できるものである。
【００６３】
【発明の効果】
以上説明したように、信号電極ドライバにおいては高速クロックを用いないで１走査期間内を分割したタイミングで記憶手段に余裕を以ってアクセスするようになっている。このため、記憶手段へのアクセスタイミングが従来に比して緩和されるので、書込み力を向上させることができ、記憶手段の構成トランジスタのサイズを縮小化できる。また、クロック検出手段と書込み禁止制御手段を有しているので、複数ライン同時選択駆動方式を採用するに適している。
【図面の簡単な説明】
【図１】本発明の実施例に係る単純マトリクス型液晶表示装置の全体構成を示すブロック図である。
【図２】同実施例に係る単純マトリクス型液晶表示装置におけるモジュール・コントローラの詳細を示すブロック図である。
【図３】上記モジュール・コントローラの動作を説明するためのタイミングチャートである。
【図４】単純マトリクス型液晶表示装置における画素のオン・オフ態様の一例を示す模式図である。
【図５】電圧平均化法によるマルチプレクス駆動方式における走査電極波形及び信号電極波形を示す波形図である。
【図６】電圧平均化法によるマルチプレクス駆動方式における画素液晶のオン・オフ特性を示す波形図である。
【図７】等分散型３ライン選択駆動方式における走査電極波形及び信号電極波形を示す波形図である。
【図８】図７に示す均等分散型３ライン選択駆動方式における画素液晶のオン・オフ特性を示す波形図である。
【図９】同実施例が採用する分散型２ライン選択駆動方式における走査電極波形及び信号電極波形の一例を示す波形図である。
【図１０】（ａ）は同実施例に係る単純マトリクス型液晶表示装置における走査電極駆動回路（Ｙドライバ）の構成を示すブロック図であり、（ｂ）はその複数のＹドライバをカスケード接続した結線図である。
【図１１】同実施例に係る単純マトリクス型液晶表示装置における信号電極駆動回路（Ｘドライバ）の構成を示すブロック図である。
【図１２】同信号電極駆動回路（Ｘドライバ）におけるタイミング回路の構成の詳細を示す回路図である。
【図１３】同信号電極駆動回路における周辺回路とフレームメモリから信号パルス割り出し回路，レベルシフタ及び電圧セレクタまでの１信号電極当り（１出力Ｘ_ｍ ）のｍビット回路部２５０ｍに着目した回路構成を示す回路図である。
【図１４】同信号電極駆動回路における書込み動作及び読み出し動作を説明するためのタイミングチャートである。
【図１５】同信号電極駆動回路における別のフレームッメモリの構成を示すブロック図である。
【図１６】別のフレームッメモリを用いた場合における信号電極駆動回路（Ｘドライバ）の構成を示すブロック図である。
【符号の説明】
１０…ホストＭＰＵ
１１…システムメモリ
１２…ＶＲＡＭ
１３…補助記憶装置
１４ａ…システムバス
１４ｂ…専用バス
１５…入力用タッチセンサ
１６…タッチセンサ・コントローラ
１７…データバス
１００…モジュール・コントローラ
１１０…低周波発振回路
１１０ａ…振動子
１２０…タイミング信号発生回路
１２１…分周器
１２２…垂直カウンタ
１２３…フレームカウンタ
１３０…スタンバイ回路
１３１…システムバス・インターフェース回路
１３２…ラインフラグレジスタ
１３３…比較回路
１３４…同期調整回路
１３４ａ…インバータ
１３４ｂ…Ｄ型フリップフロップ
１３４ｃ…論理積ゲート
１４０…高周波発振回路
１４１…論理積ゲート
１４２…可変周波数ＣＲ発振器
１４２ａ…論理積ゲート
１４２ｂ，１４２ｃ…インバータ
１４２ｄ…スイッチ選択レジスタ
Ｒ_１，Ｒ_２，Ｒ_２ …帰還抵抗
Ｃ_１ …帰還キャパシタ
ＳＷ_１，ＳＷ_２，ＳＷ_３ …選択スイッチ
１４３…間欠動作時限回路
１４３ａ…インバータ
１４３ｂ…論理積ゲート
１４３ｃ…プリセット・カウンタ
１４３ｅ…インバータ
１４３ｄ…クロック数レジスタ
１４３ｆ…インバータ
１４４…論理積ゲート
１５０…ＤＭＡ回路
１５１…ＤＭＡ制御回路
１５２…データ変換回路
２００…ＬＣＤモジュール
２２０…Ｙドライバ
２２１…コード発生部
２２２…電圧セレクタ
２２３…第１シフトレジスタ
２２４…第２シフトレジスタ
２２５…ラッチ部
２２６…レベルシフタ
２５０…Ｘドライバ
２５０ａ…偶奇ライン識別回路
２５０ａａ…Ｄ型フリップフロップ
２５０ａｂ，２５０ａｃ…ＮＡＮＤゲート
２５０ｃ…フィールド・ステート回路
２５０ｃａ…Ｄ型フリップフロップ
２５０ｃｂ，２５０ｃｄ…論理積ゲート
２５０ｃｃ…インバータ
２５０ｃｅ…論理和ゲート
２５１…チップイネーブル・コントロール回路
２５２…フレームメモリ
２５３…タイミング回路
２５３−１…第１のワンショット・マルチバイブレータ
２５３−２…第２のワンショット・マルチバイブレータ
２５３−３…第３のワンショット・マルチバイブレータ
２５３−４…シフトクロック検出回路
２５３−５…論理積ゲート
２５３ａ…論理積ゲート
２５３ｂ…論理積ゲート
２５３ｃ…論理積ゲート
２５３ｄ，２５３ｈ，２５３ｊ…インバータ
２５３ｅ，２５３ｆ，２５３ｇ，２５３ｇ′…ＮＡＮＤゲート
２５３ｉ，２５３ｋ，２５３ｍ…遅延回路
２５３ｓ，２５３ｔ…Ｄ型フリップフロップ
ＥＸ_１，ＥＸ_２ …排他的論理和ゲート
２５４…データ入力制御回路
２５５…入力レジスタ
２５６…書込みレジスタ
２５７…行アドレスレジスタ
２５８−…信号パルス割り出し回路
２５８−１…ラッチ回路
２５８−２…不一致数判定回路
２５８−３…ラッチ回路
２５９…レベルシフタ
２６０…電圧セレクタ
２５２′ａ…フレームメモリ
２５２′ｂ…書込み回路
２５２′ｃ…書込みセレクタ
２５２′ｄ…アドレスデコーダ
２５２′ｅ…読み出しセレクタ
２５８′…信号パルス割り出し回路
２５８′ａ…ＭＳＬデコーダ
２５８′ｂ…ラッチ回路
２５８′ｃ…ステートカウンタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a matrix type display device such as a liquid crystal display device suitable for adopting a multiple line simultaneous selection driving method, and more particularly to improvement of a matrix type display element module controller and a signal electrode driver circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a simple matrix type liquid crystal display device as an example of a flat display, display data is transmitted from an MPU (microprocessor unit) side to an LCD module (liquid crystal display panel (LCD panel), scan electrode driving circuit (Y driver), A method using a matrix type liquid crystal display element module controller (hereinafter, referred to as a module controller) and a method using a built-in RAM (for data reading) X-driver as a method for transferring the signal to a signal electrode driving circuit (X driver). Can be roughly divided into First, in the former method, similarly to a display device using a CRT, a module controller connected to a system bus reads display data from a video RAM (VRAM) storing display data and sends the read data to an LCD module at a high frequency. And the display refresh operation is performed by transferring the clock. The latter method has a 2-port type frame memory (built-in RAM) in the X driver, and the MPU directly accesses the frame memory via the data bus, control bus or address bus irrespective of the liquid crystal display timing. The display data in the memory is changed, a required control signal is generated in the X driver, display data for one scan line is simultaneously read from the built-in frame memory, and a display refresh operation is performed. .
[0003]
[Problems to be solved by the invention]
In the former method, every time the display screen is changed, reading and transferring from the VRAM are performed in synchronization with the liquid crystal display timing. Therefore, the VRAM, the module controller, and the liquid crystal driver need to be constantly operated by the high frequency clock. is there. Further, circuits related to the display refresh operation extend to the VRAM, the module controller, and the liquid crystal driver. According to the operation of the large-scale circuit using the high-frequency clock, a through current or the like is generated in a large number of CMOSs constituting the circuit element, which leads to an increase in power consumption. There are MPU access and module controller access to the VRAM, but a high-speed clock must be used so that MPU access during display refresh operation does not conflict with MPU access. There are restrictions on low-frequency operation and also restrictions on MPU processing capacity.
[0004]
In the latter method, since display data is transferred irrespective of the liquid crystal display timing, operation with a low-frequency clock is possible, and power consumption is reduced by one to two digits compared to the former method. When a large liquid crystal panel is used, it is necessary to increase the number of X drivers. However, the internal memory (RAM) of the X driver has its own independent address space, and the number of output terminals of the X driver is large. Is generally a power of two (2ⁿ), But is a multiple of 10 such as 160 pins. Therefore, when the internal memory of a plurality of X drivers is viewed from the MPU side, discrete vacancies are generated in the addresses of the entire internal memory and the continuity of the addresses is secured. Often not. For this reason, when simultaneously changing the entire display screen such as a scroll operation and a panning operation, it is necessary to perform the address association processing at a high speed on the MPU side, which imposes a heavy processing load on the MPU. Of course, it is possible to design the number of output pins of the X driver IC to be a power of two. However, the compatibility with the number of electrodes of the existing liquid crystal panel is lost, and the compatibility of the system is significantly impaired. Also, when a large number of X drivers are used, the number of chip select lines and the like is inevitably increased, so that the space for the large number of X drivers disposed around the liquid crystal panel must be secured accordingly, and the display area ratio of the panel decreases. And hinders miniaturization of the LCD module. Therefore, the latter method is unsuitable for application to a large-scale liquid crystal panel.
[0005]
In view of the above problems, the present invention provides a matrix display control device, a matrix display driving device, and a matrix display device suitable for large-capacity display with low power consumption by improving a display data transfer method. It is to provide a type display device.
[0006]
[Means for Solving the Problems]
The present invention provides a matrix-type display body in which display pixels are arranged in a matrix, and a writable memory for storing display data transferred from the outside and corresponding to at least a part of the display pixels of the matrix-type display body. And a driving means for reading display data from the storage means and applying a driving voltage to the signal electrode of the matrix display device, wherein the one scanning period is based on a periodic signal received every one scanning period. And a timing generating means for generating a write control signal and a read control signal at the divided timings, and executing a read operation of the display data stored by the read control signal on the row address of the storage means, Writing and reading means for executing a writing operation of new display data by the writing control signal. Clock detecting means for detecting a stop of a clock used for transferring the display data from outside, and write-inhibiting control means for stopping generation of the write control signal based on a detection signal of the clock detecting means. It is characterized by.
[0007]
The writing / reading unit includes a temporary storage unit that stores input display data for at least one scan line using the clock, and a buffer unit that writes and supplies storage display data of the temporary storage unit to the storage unit. .
[0008]
The writing / reading means has a signal voltage state allocating means for determining a signal voltage to be applied to the signal electrode from the display data read from the storage means and the voltage state of the scanning electrode of the matrix display.
[0009]
The signal voltage state allocating unit includes a unit that reads display data for a plurality of scan lines from the storage unit in a time-division manner, a temporary storage unit that waits for the read display data with each other, and a scan electrode of the matrix display body. And voltage selection means for selecting a driving voltage from the read display data for a plurality of scanning lines and the voltage state of the scanning electrodes.
[0010]
The matrix type display device may employ a multiple line simultaneous selection driving method in which a plurality of scanning lines are simultaneously selected and the simultaneously selected scanning lines are divided and selected a plurality of times in one frame.
[0014]
[Action]
In the signal electrode driver, the memory means is accessed with a margin at a timing obtained by dividing one scanning period without using a high-speed clock. For this reason, the access timing to the storage means is eased as compared with the related art, so that the writing power can be improved and the size of the transistor constituting the storage means can be reduced. It also contributes to downsizing of the driver chip size. Also, since it has clock detecting means and write inhibit control means, it is suitable for adopting a multiple line simultaneous selection driving method.
[0016]
【Example】
Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
[0017]
[Description of Overall Configuration]
FIG. 1 is a block diagram showing an overall configuration of a simple matrix type liquid crystal display device according to an embodiment of the present invention. The simple matrix type liquid crystal display device includes a programmed host MPU 10, a system memory 11 serving as a working memory of the MPU 10, a video RAM (VRAM) 12 for storing display data in the same address space as the system memory 11, and An auxiliary storage device 13 for storing images, data, audio information, and the like; a module controller 100 connected to the system bus 14a and the dedicated bus 14b; an LCD module 200 that is display-controlled by the module controller 100; 15 and a touch sensor controller 16. Note that, similarly to a conventional computer system, peripheral devices such as a communication control device and other display devices can be connected to the system bus 14a as necessary. The LCD module 200 includes a simple matrix type liquid crystal display panel (LCD panel) 210 and a plurality of scanning electrodes Y of the LCD panel 210._1,Y₂, And N frame memory (RAM) built-in signal electrode drive circuits (X driver IC) 250 for supplying display data to a plurality of signal electrodes of the LCD panel 210 -1 to 250-N.
[0018]
[Explanation of module / controller]
The module controller 100 has a vibrator 110a of about 32 KHz to 512 KHz and has a low frequency clock f._LLow-frequency oscillating circuit 110 which constantly oscillates, and a low-frequency clock f_LA timing signal generating circuit for generating a scan start signal (frame start pulse) YD necessary for the LCD module 200, a line latch signal (latch pulse) LP for serial / parallel conversion of transfer display data, a liquid crystal AC conversion signal FR, etc. 120, when the intermittent operation instruction information is directly received from the host MPU 10 or when the communication with the host MPU 10 and the system bus 14a are monitored and the display data in the VRAM 12 is updated, the intermittent operation start control signal ST (bar) is generated. And a low frequency clock f during the application period of the intermittent operation start control signal ST (bar)._LFrequency clock f phase-locked to_HAnd a high frequency clock f during the application of the intermittent operation start control signal ST (bar)._H, Display data is read out from the VRAM 12 via the dedicated bus 14b by the direct memory access method, the display data is converted into the bit number or format of the data bus 17, and the display data is converted into the X driver via the data bus 17. A direct memory access (DMA) circuit 150 for transferring the frame memories 250-1 to 250-N to the frame memories 252-1 to 252-N.
[0019]
The timing signal generation circuit 120, as shown in FIG._LA frequency divider 121 for generating two latch pulses (line latch signals) LP within one horizontal period based on the above, and a row address for specifying the order (row address) of the scan electrodes by counting the latch pulses LP A vertical counter 122 generates a signal RA and a frame start pulse YD, and a frame counter 123 generates a liquid crystal alternating signal FR based on the frame start pulse YD and a predetermined count value of the vertical counter 122. The standby circuit 130 includes a system bus interface circuit 131, a line flag register 132 in which a transfer instruction flag is set by the MPU 10 when the MPU 10 changes display data in a corresponding area of the X driver frame memory in the VRAM 12, An intermittent operation start control signal ST (bar) based on a comparison circuit 133 that determines the match / mismatch between the address of the scan electrode on which the flag is raised and the row address RA and generates a match signal j, and the match signal j and the latch pulse LP. And a synchronization adjustment circuit 134 that generates Here, the number of occurrences of the latch pulse LP in one horizontal period (1H) is two due to the adoption of a two-line simultaneous selection driving method described later. The synchronization adjustment circuit 134 includes an inverter 134a that inverts the latch pulse LP, a D-type flip-flop 134b that generates a coincidence signal synchronized with the falling edge of the latch pulse LP, and a pulse width of the synchronization coincidence signal that is equal to the period of the latch pulse LP. And an AND gate 134c that sets the intermittent operation start control signal ST (bar). Note that the read start address for the VRAM 12 is set in advance by the host MPU 10.
[0020]
The high-frequency oscillation circuit 140 intermittently oscillates based on an AND gate 141 that generates an oscillation control signal CT from an intermittent operation start control signal ST (bar) and an intermittent operation end control signal CA (bar) described later, and the oscillation control signal CT. A high frequency variable frequency CR oscillator 142 and a high frequency clock f obtained by the high frequency variable frequency CR oscillator 142_H, And generates an intermittent operation end control signal CA (bar) to limit the intermittent operation period._HAnd an AND gate 144 for generating a shift clock SCL for storing display data in a shift register from the intermittent operation end control signal CA (bar). The variable frequency CR oscillator 142 includes an AND gate 142a, inverters 142b and 142c, a feedback resistor R_1,R_2,R₃And feedback capacitor C₁CR oscillating section consisting of_1,SW_2,SW_3,, The time constant is set by the MPU 10 and the resistance selection switch SW corresponding to the time constant is set._1,SW_2,SW₃And a switch selection register 142d for performing a combination of opening and closing of the switches. The resistance selection switch SW is determined by the contents of the switch selection register 142d._1,SW_2,SW₃The feedback resistance (time constant) that contributes to the CR oscillation unit changes by changing the combination of opening and closing of._HThe value of can be changed. The intermittent operation time limit circuit 143 is a high-frequency clock f_H143a for inverting and buffering the high frequency clock f during the high level period of the intermittent operation end control signal CA (bar)._HAND gate 143b that passes the high-frequency clock f from the AND gate 143b_HAnd a preset counter 143c reset by the falling edge of the intermittent operation start control signal ST (bar) through the inverter 143e, and the high-speed clock SCL (XSCL) required to transfer display data for one scan line. It has a clock number register 143d whose number can be set from the MPU 10, and an inverter 143f for inverting the carry output CA of the preset counter 143c to create an intermittent operation end control signal CA (bar).
[0021]
The direct memory access (DMA) circuit 150 outputs the read clock RSK to the dedicated bus 14b using the high-speed clock SCL according to the coincidence signal j from the standby circuit 130, and sends the flag address signal and the flag reset to the line flag register 132. A direct memory access (DMA) control circuit 151 for transmitting a signal and display data of a rewrite address in the VRAM 12 are fetched as read data SD via a dedicated bus 14b by a read clock RSK, and the read data SD is converted to a shift clock SCL. Display data DATA and a shift clock XSCK equal to the frequency of the clock SCL obtained by converting the data into the number of bits or the format of the data bus 17 using the X bus 250-1 through the data bus 17. And a data conversion circuit 152 to be transferred to 50-N.
[0022]
Next, the operation of the module controller 100 will be described with reference to FIG. In the module controller 100, the low-frequency oscillation circuit 110 and the timing signal generation circuit 120 are always operating, but the X drivers 250-1 to 250-N store the transferred display data DATA in the frame memory 252. Since the high-frequency oscillation circuit 140 has 1 to 252-N, the high-frequency oscillation circuit 140 does not need to always operate, and operates intermittently when display data in the VRAM 12 is changed as described later. The low frequency oscillating circuit 110 has a low frequency clock f_LIs always output, and the frequency divider 121 of the timing signal generation circuit 120 outputs the low frequency clock f_LIs divided by a predetermined dividing ratio to generate a latch pulse LP. The latch pulse LP is generated twice in one horizontal period (1H), and its frequency is about 32 KHz to 80 KHz in the case of monochrome display of 640 × 480 dots. The vertical counter 122 counts the latch pulse LP to generate a row address signal RA and a frame start pulse YD, and the frame counter 123 counts the frame start pulse YD to generate a liquid crystal alternating signal FR. As described above, in this example, the low-frequency timing signals (latch pulse LP, scan start signal YD, and liquid crystal alternating signal FR) required on the LCD module 200 side are generated by the timing signal generation circuit 120.
[0023]
When the MPU 10 entirely changes the display data of the VRAM 12 during the refresh operation or partially changes the gradation display by the frame thinning method, the MPU 10 uses the line flag register 132 via the system bus 14 and the interface 131. A transfer instruction flag is set at the corresponding address. On the other hand, since the row address signal RA from the vertical counter 122 is updated each time the latch pulse LP is generated, when the flag address with the transfer instruction flag set and the row address signal RA match, the match signal j from the comparison circuit 133 is output. appear. The coincidence signal j is input to the synchronization adjustment circuit 134, and as shown in FIG. 3, the intermittent operation start control signal ST (bar) rises in synchronization with the fall of the latch pulse LP in one horizontal period. When the intermittent operation start control signal ST (bar) rises, the oscillation control signal CT rises at the output of the AND gate 141, and one input of the AND gate 142a at the first stage of the CR oscillating unit becomes high level, so that the CR oscillation The part is a resistance selection switch SW₁~ SW₁Oscillation clock f at a high frequency according to the feedback time constant specified by the open / close combination_HStart to occur. Oscillation clock f_HIs supplied to the preset counter 143c via the inverter 143a, the AND gate 143b, and the inverter 134e, and is output from the AND gate 144 as a clock SCL. The clock SCL is a high-frequency clock and is used for reading and transferring display data of the DMA circuit 150. The preset counter 143c is reset at the falling edge of the intermittent operation start control signal ST (bar), and the carry output CA goes low, but when the count value reaches the number of clocks specified by the clock number register 143d, it goes high. , And the intermittent operation end control signal CA (bar) as an inverted signal thereof falls as shown in FIG. When the intermittent operation end control signal CA (bar) falls, the oscillation control signal CT also falls, whereby the oscillation operation of the variable frequency CR oscillator 142 is stopped. As described above, the variable frequency CR oscillator 142 intermittently oscillates only during the period in which the start point and the end point are limited by the intermittent operation start control signal ST (bar) and the intermittent operation end control signal CA (bar), and the clock number register 143d High-frequency clocks f of the number of clocks required for transfer of display data for one scan line specified by_HTo occur. Thus, when there is no change in the display data, unnecessary oscillation operation of the variable frequency CR oscillator 142 can be eliminated, which contributes to reduction in power consumption.
[0024]
On the other hand, in the DMA circuit 150, when the match signal j is output from the comparison circuit 133 of the standby circuit 130, the DMA control circuit 151 outputs the read clock RSK to the dedicated bus 14b using the high-speed clock SCL. As a result, the display data (new data) of the rewrite address in the VRAM 12 is taken into the data conversion circuit 152 as read data SD as shown in FIG. The fetched read data SD is converted into the number of bits or format of the data bus 17, and the display data DATA and the shift clock XSCK equal to the frequency of the clock SCK are transferred to the X drivers 250-1 to 250 -N via the data bus 17. Is done. Further, the DMA control circuit 151 sends the flag address signal and the flag reset signal to the line flag register 132. As a result, the transfer instruction flag in the flag address of the display data taken in and transferred by the data conversion circuit 152 is turned off. When the next row address signal RA is generated, the above operation is repeated by the next high-speed clock SCK, and the transfer of the display data DATA for two scan lines is completed in one horizontal period. When the display data DATA for one scan line is transferred, the inversion signal CA (bar) of the carry signal becomes low level, so that the transfer operation is temporarily stopped. However, since the frame memories 252-1 to 252-N store the transfer data in the X drivers 250-1 to 250-N, even if the operation / stop of the shift clock XSCL is controlled for each scanning line, It does not affect the display.
[0025]
As described above, by constructing the module controller 110 that intermittently operates the high-frequency oscillation circuit 140 by incorporating the frame memories 252-1 to 252-N in the X drivers 250-1 to 250-N, the display data of the VRAM 12 is Only when there is a change, display data for each scanning line can be transferred to the frame memories 252-1 to 252-N. For this reason, since the high-frequency oscillation circuit 140 does not always operate, the power consumption can be significantly reduced unless the display data is changed. In addition, such intermittent control can be applied to a case where a gray scale display by a frame thinning method which is already known or a case where a display with a small moving image display area on a screen is performed is performed, and compatibility with a conventional display system is good. is there. The high-frequency oscillation circuit 140 of the module controller 100 is configured by using the variable frequency CR oscillator 142, but is not limited to this. A phase-locked loop (PLL) that generates a high-frequency clock in synchronization with the latch pulse LP ) Can be used. In such a case, the high frequency clock is extracted from the output of the voltage controlled oscillator of the phase locked loop. Further, the high-frequency oscillation circuit 140 can be configured to be supplied from an external high-frequency clock source without being built in the module controller 100. Alternatively, if the module controller 100 is configured on the same semiconductor integrated circuit as the host MPU 10 or the VRAM 12, the number of connection wirings can be reduced.
[0026]
[Description of multiple line simultaneous selection driving method]
Next, the structure and operation of the X driver (signal electrode driving circuit) 250 will be described. The simple matrix type liquid crystal display device of the present embodiment employs a plurality of scans instead of a conventional liquid crystal element driving method by a voltage averaging method. Since it is based on an improved technique of a so-called multiple lines selection driving method for simultaneously selecting electrodes, the present invention is based on the simultaneous selection of multiple lines in order to facilitate understanding of the configuration of the X driver and the like. The principle of this will be described first.
[0027]
In the multiplex driving method using the voltage averaging method, when driving a simple matrix type liquid crystal element or the like as shown in FIG._1,Y₂... Y_nAre sequentially selected line by line and a scanning voltage is applied, and depending on whether each pixel on the selected scanning electrode is on or off, a signal electrode waveform corresponding to that signal is applied to each signal electrode X._1,X₂... X_mTo drive a liquid crystal element or the like. FIGS. 5A and 5B show an example of the applied voltage waveform at that time, and FIGS._1,Y₂And (c) shows the signal electrode X₁And (d) shows a scanning electrode Y₁And signal electrode X₁5 shows a composite voltage waveform applied to a pixel that intersects with.
[0028]
In the method of sequentially selecting and driving the scanning electrodes line by line as described above, the driving voltage is relatively high. Further, as shown in FIG. 6, a slightly high voltage is applied even in the off state, and the voltage is greatly attenuated in the on state, so that the contrast is poor. Further, when performing frame gradation, there is a problem that flicker is large.
[0029]
Therefore, in order to improve the contrast and suppress flicker, a so-called multiple lines selection driving method in which a plurality of scanning electrodes are collectively selected and driven simultaneously has been proposed (for example, A GENERALIZD). ADDRESSING TECHNIQUE FORRMS RESPONDING MATRIX LCDS.1988 INTERNAL DISPLAY RESOURCE REFERCH COMFERENCE P80-85).
[0030]
FIG. 7 shows an example of an applied voltage waveform when a liquid crystal element is driven by the above-described method for simultaneously selecting a plurality of lines. In this example, three scanning electrodes are sequentially selected and driven at a time. For example, when performing pixel display as shown in FIG.₁, Y₂, Y₃At the same time, and their scanning electrodes Y₁, Y₂, Y₃For example, a scanning voltage as shown in FIG.
[0031]
Next, in FIG._4,Y_5,Y₆To select those scanning electrodes Y_4,Y_5,Y₆For example, a scanning voltage pattern as shown in FIG. 7B is applied to all the scanning electrodes Y._1,Y₂... Y_nAre performed sequentially. In the next frame, the potential is reversed, and the liquid crystal is AC-driven.
[0032]
In the conventional voltage averaging method, one scanning electrode is selected once in one frame period. However, in the simultaneous selection of a plurality of lines, the selection period is equalized temporally within one frame while maintaining the orthonormality of the scanning selection method. At the same time, the scanning electrodes are selected as a set (block) of a specific number and are spatially dispersed. Here, “normal” means that all the scanning voltages have the same effective voltage value (amplitude value) in a frame cycle unit. Further, “orthogonal” means that the voltage amplitude applied to a certain scan electrode is summed with the voltage amplitude applied to another arbitrary scan electrode for each selection period, and becomes 0 in units of a frame cycle. This orthonormality is a major premise for the on / off control of each pixel independently in a simple matrix type LCD. For example, in the example of FIG.₁Level "1", -V₁Determinant F for one frame when the level is "-1"₃Is omitted because the non-selection period is 0,
[0033]
(Equation 1)

It is. For example, the first line (Y₁) And the second line (Y₂) Is orthogonal
[0034]
(Equation 2)

Is verified. The orthogonality is a mathematical content and will not be described in detail. However, when driving a liquid crystal, since low-frequency components cause flicker, it is necessary to maintain orthogonality when h lines are simultaneously selected. You need to choose a minimal matrix. In general, when h simultaneous selections are made, the required minimum variance selection number in one frame corresponding to the number of columns of the determinant (1) is 2 when n is a natural number.^n-1<H ≦ 2ⁿSatisfy 2ⁿValue. For example, the minimum required number of distributed selections in the case of simultaneous selection of three shown in FIG. 8 is four. H = 2ⁿIn this case, one selection period Δt is equal to one selection time (1H) in the voltage averaging method.
[0035]
On the other hand, in the signal side voltage waveform, one level is determined according to the display data from among the discrete number of voltage levels (h + 1). In the voltage averaging method, as shown in FIG. 5, since the signal electrode (row) waveform has a one-to-one correspondence with a one-row selection waveform, two voltage levels corresponding to ON or OFF are provided. It output one level from among them. In the case of h-line simultaneous selection as shown in FIG. 7, it is necessary to output an equivalent on / off voltage level for the h-line set of row selection waveforms. The equivalent on / off voltage level is, assuming that the ON display data is “1” and the OFF display data is “0”, the signal electrode side data pattern (S_1j,S_2j,…_,S_hj) And the number of mismatches C between the determinant and the column pattern (scan electrode selection pattern).
[0036]
(Equation 3)

However, f in equation (1)_i1Is “1”, it is treated as “0” in Expression (3).
[0037]
Here, the C value takes a value from 0 to h. In the case of the voltage averaging method, since h = 1, the C value is 0 to 1. In the example of FIG. 7, considering the case of the column pattern (1, 1, 1), the data pattern on the signal electrode side and the output potential of the X driver are as shown in Table 1.
[0038]
[Table 1]

The number of data patterns for each mismatch number shown in Table 1 is the same for every column. Therefore, if the column pattern is determined, the output potential of the X driver can be determined by decoding the output potential of the X driver directly from the number of mismatches or the signal electrode data pattern. Specifically, the signal electrode voltage waveform shown in FIG. Signal electrode X in FIG.₁And scanning electrode Y_1,Y_2,Y₃Are displayed in the order of 1 (on), 1, 0 (off), and the potential value of the scanning electrode within the first Δt corresponding thereto is 1 (V) in order.₁), 1, 0 (-V₁). Therefore, since the number of mismatches is 0, the signal electrode X₁The output potential within the first Δt in Table 1 is -V₃It is. Thereafter, similarly, the output potential waveform of the signal electrode is applied to each pixel. FIG. 7D shows the scanning electrode Y.₁And signal electrode X₁, The voltage waveform applied to the pixel where₁Waveform applied to the electrode and the signal electrode X₁5 is a composite waveform with the voltage waveform applied to.
[0039]
As described above, the method of sequentially selecting and driving a plurality of scan electrodes simultaneously sequentially realizes the same on / off ratio as the conventional method of selecting and driving one line at a time as shown in FIG. There is an advantage that the driving voltage on the side can be suppressed low. For example, the threshold value V of the liquid crystal_THIs 2.1 V and the duty ratio is 1/240, the maximum driving voltage amplitude of the X driver is about 8 V. This eliminates the need to configure the X driver as a high withstand voltage integrated circuit and opens the way to apply a finer semiconductor manufacturing process than the conventional method as it is, thereby leading to an economical increase in the number of bits of the X driver built-in RAM.
[0040]
The present applicant has already disclosed the above-described method for simultaneously selecting and driving a plurality of lines in Japanese Patent Application No. 4-143482. In this evenly distributed multiple line simultaneous selection driving method, in a matrix type display device, a driving circuit for sequentially selecting a plurality of scanning electrodes simultaneously and applying a voltage for a plurality of times during a selection period in one frame. It is characterized by having provided. That is, instead of selecting one time during one frame (collectively, the period of hΔt), the selection period is driven so that the voltage is applied a plurality of times in one frame, so that the voltage is applied during one frame. Since a voltage is applied to a pixel a plurality of times, brightness can be maintained and a decrease in contrast can be suppressed. In particular, it is meaningful to use a liquid crystal panel having a high response speed with a small cumulative response effect. .
[0041]
In this regard, as shown in FIG. 8, the non-selection period (the period from the time when a certain scanning electrode is selected until the next time it is selected) is shortened, and as is clear from the comparison with FIG. The ON state is brighter and the OFF state is darker, so that the contrast can be increased. Also, flicker can be reduced. As described above, the improved multiple line simultaneous selection driving method does not output a plurality of pulse patterns of the scanning electrodes at once, but outputs them in a distributed manner. In this example, the order in which the selection pulses are output in each selection period is arbitrary, and can be replaced as appropriate within one frame. Further, in this example, the four column patterns are divided into four times, one by one. However, a plurality of patterns, for example, two lines may be outputted twice.
[0042]
Here, the description of the driver will be returned without going into the description of the method of simultaneously selecting and driving a plurality of lines. However, as described above, the liquid crystal display device of the present example employs the evenly distributed multiple line simultaneous selection driving method, and the driver is controlled by the module controller 100 even though the driver is a frame memory built-in type. Therefore, in the following description, it should be understood that the driver must be configured to meet both requirements.
[0043]
[Description of scan electrode drive circuit (Y driver)]
Here, in the multiple line simultaneous selection driving method of the driver described below, the number of scan electrodes participating in simultaneous selection is a minimum number, that is, two (h = 2) in order to easily understand the function of the circuit unit. And Therefore, as shown in FIG.¹= 2, there are scan electrode waveform column patterns. Further, two different voltage pulse patterns are applied to two continuous scanning electrodes, and one frame is composed of two fields (two vertical scans). Assuming that the total number of scanning electrodes is 120, the number of blocks of two scanning electrodes selected at the same time is 60. Then, for a certain block, there is a non-selection period of (60-1) Δt = 59Δt after two types of pulse patterns are first applied and then two different types of pulse patterns are applied. . One frame is completed at 120Δt. Here, Δt is one selection period (one horizontal period).
[0044]
As shown in FIG. 10, the Y driver 220 is a semiconductor integrated circuit having a code generator 221 that creates a column pattern for each field based on a frame start pulse YD, a latch pulse, and the like. Scan electrode Y of this example₁~ Y_nApplied voltage is V during the selection period.₁Or -V₁In the non-selection period, the voltage is 0 V, that is, a total of three levels.₁~ Y_nEvery two bits are required. For this reason, the code generator 221 for simultaneously selecting a plurality of lines initializes a field counter (not shown) and the first and second shift registers 223 and 224 with the frame start pulse YD, and then initializes the first field. 2-bit voltage selection code D corresponding to the selected column pattern_0,D₁To the first shift register 223 and the second shift register 224 for serial-parallel conversion. Each of the first shift register 223 and the second shift register 224 is a 120-bit shift register corresponding to the number of scan electrodes, and the first shift register 223 is a lower bit voltage selection code D._0,And the second shift register 224 stores the voltage selection code D of the upper bit.₁Are stored by the same shift clock CK. The shift clock CK is obtained by dividing the latch pulse LP by 、, and is generated by a timing generation circuit (not shown) of the code generation unit 221. The code generation unit 221 generates a code corresponding to the non-selected pattern during a period from the second clock of the latch pulse to the end of the first field. The shift register does not have a single 240-bit shift register for the shift clock CK, but has 120-bit shift registers 223 and 224 parallel to the shift clock CK. It can be operated at a low frequency, and can operate with extremely low power consumption.
[0045]
The voltage selection code D of each bit of the first shift register 223 and the second shift register 224_0,D₁Are shifted to adjacent bits when the shift clock CK is generated, and the output is maintained for the selection time Δt. The output of the shift register is supplied to the level shifter 226, and is converted from the low logic amplitude level to the high logic amplitude level. High logic amplitude level voltage selection code D output from level shifter 226_0,D₁Is supplied to a decoder 227 as a waveform forming unit together with the liquid crystal alternating signal FR whose level has been converted, and a selection control signal is generated. The voltage selector 222 is controlled to open and close by this selection control signal, so that each scanning electrode Y₁~ Y_nApplied voltage V₁, 0, -V₁Is supplied.
[0046]
In this example, as shown in FIG. 10B, the function of the code generation unit 221 is performed by the first-stage Y driver 1 and the second and subsequent Y drivers 2 to n so that a plurality of Y drivers 1 to n can be cascaded. It is assumed that it is changed using the select terminal MS. That is, in the first-stage Y driver 1, after the initialization by the above-described frame start pulse YD, the process proceeds to the timing of generating the voltage selection code toward the two shift registers 223 and 224. Does not automatically shift to the timing of generating the voltage selection code. The Y drivers 2 to n in the subsequent stages generate the voltage selection code to the two registers 223 and 224 only after the first stage carry signal (FS) is input from the FSI input terminal. The time when the carry signal (FS) is output from the last Y driver n is the time when the first field ends. At this time, since the start signal of the second field does not come from the controller, the carry signal (FS) of the last stage Y driver n is fed back to the FSI terminal of the first stage Y driver 1 and the FS terminal of the X driver, and A field voltage selection code is generated for the two shift registers 223 and 224 described above. Thereafter, the operation is performed in the same manner as the above-described first field, the second field is completed, and the operation proceeds to the next field (first field). The above-described function can ease the restrictions on the number of simultaneously selected lines and the number of terminals of the Y driver for the controller, and can use the frame start pulse YD and the latch pulse LP having the same frequencies as those of the conventional voltage averaging method.
[0047]
[Description of signal electrode drive circuit (X driver)]
The plurality of X drivers 250-1 to 250-N are all semiconductor integrated circuits having the same configuration, and are cascaded to each other via a chip enable output CEO and a chip enable input CEI as shown in FIG. Each of the X drivers 250 is different from the conventional RAM built-in type driver in that the X bus 250 does not share the system bus 14 directly connected to the MPU 10 and is merely connected to the module controller 100 via the data bus 17. As shown in FIG. 11, each X driver 250 includes a chip enable control circuit 251 as an active-low automatic power save circuit, and necessary timing signals based on signals mainly supplied from the module controller 100. , A data input control circuit 254 for receiving the display data DATA transferred from the module controller 100 in response to the generation of the enable signal E, and a display data DATA (1 bit, 4 bits or 8 bits). Each time the shift clock XSCL falls, the input register 255 sequentially stores the display data DATA for one scan line, and the display data DATA for one scan line from the input register 255 is collectively latched at the falling edge of the latch pulse LP. 1 shift black A write register 256 that writes the memory matrix of the frame memory (SRAM) 252 over a write time longer than XSCL, and a frame memory 252 initialized by the scan start signal YD and applied every time the write control signal WR or the read control signal RD is applied. A row address register 257 for sequentially selecting a row (word line), a signal pulse determination circuit 258 for determining drive voltage information of a corresponding signal electrode from a set of display data from the frame memory 252 and a column pattern of scan electrodes, The voltage V is determined by a level shifter 259 for converting a signal of a low logic amplitude level from the signal pulse determination circuit 258 into a signal of a high logic amplitude level, and a voltage selection code signal of a high logic amplitude level output from the level shifter 259.₂, M (for example, 0), -V₂To select each signal electrode X₁~ X_nAnd a voltage selector 260 for applying the
[0048]
Conventional techniques can be used for the chip enable control circuit 251 for performing power saving for each driver chip and the circuit parts related thereto. The chip enable control circuit 251 generates an internal enable signal so that only the chip that is chip-enabled captures the shift clock XSCL and the display data DATA into the driver, and operates / stops the timing circuit 253 and the data input control circuit 254. Control. This control is repeated for each cycle of the latch pulse LP. That is, the input of the latch pulse LP causes the inside of the chip enable control circuit 251 to change any of the cascaded driver chips from the power save state to the standby state, and the enable output CEO goes high. Here, which driver chip is enabled or whether the power save state is maintained is determined by the state of the enable input terminal CEI. That is, in the example of FIG. 1, since the chip enable input CEI of the first stage X driver 250-1 is grounded (active), the internal enable signal E immediately becomes active, and the shift clock XSCL and the display data DATA Is taken inside. The chip enable control circuit 251 changes the enable output CEO from the high level to the low level when the shift clocks for the number of shift clocks necessary for taking in the display data for the bit number of the input register 255 are input. As a result, the enable input CEI of the cascaded next-stage X driver 250-2 goes low, and the internal enable E of the next-stage driver immediately becomes active. The subsequent operation is the same as the operation of the above-described first-stage driver. Similarly, the chip enable inputs CEI of the third and subsequent X drivers 250-3 to 250-N sequentially become low level, and display data for a predetermined input register 255 is fetched. Therefore, even if N X drivers are cascaded, the number of X drivers that perform display data capture operation is always limited to one, so that the power consumption associated with the display data capture operation can be reduced.
[0049]
The details of the configuration of the timing circuit 253 are shown in FIG. 12, which is partially omitted. An AND gate 253a for taking in the shift clock XSCL in response to the enable signal E, and a NAND gate in response to the enable signal E An AND gate 253c that generates two precharge preparatory pulses within one latch pulse period based on the latch pulse LP taken in through the gate 253b and the delayed inverted pulse of the write control signal WR. A first one-shot multivibrator (precharge control signal generation circuit) 253-1 that generates a precharge control signal PC having a predetermined pulse width by triggering on a rising edge of an output pulse of the AND gate 253c, and cascade connection thereto And the delayed inversion pulse and latch of the precharge control signal PC. A second one-shot multivibrator (write control signal generation circuit) 253-2 for generating a write control signal WR having a predetermined pulse width by triggering on the rising edge of the inverted pulse of the multipulse LP, cascaded to the second one-shot multivibrator, and precharged A third one-shot multivibrator (read control signal generation circuit) that generates a read control signal RD having a predetermined pulse width by triggering on a rise of a delayed inverted pulse of the control signal PC and a delayed inverted pulse of the write control signal WR 253-3, a shift clock detection circuit 253-4 which is reset by a reverse phase clock of the shift clock XSCL via the inverter 253d and detects the arrival of the shift clock XSCL, and a shift clock detection from the shift clock detection circuit 253-4. The signal WE causes the second one-shot - and a logical AND gate 253-5 for writing prohibiting passing and blocking the write control signal WR from the multivibrator 253-2.
[0050]
The first one-shot multivibrator 253-1 operates at the node N by the fall of the output of the AND gate 253c.₁Flip-flop composed of NAND gates 253e and 253f for setting N₁Is high, the NAND gate 253g and the inverter 253h that generate the high-level precharge control signal PC, and the precharge control signal PC that is generated in anticipation of an equivalent signal delay time in the circuit in the frame memory 252. It has a delay circuit 253i that delays and an inverter 253j that inverts the precharge control signal PC and applies it to the reset input of the NAND gate 253f. In the first one-shot multivibrator 253-1, when the input of the set input terminal of the NAND gate 253e falls, the node N₁Is set to a high level, the precharge control signal PC rises when the output of the AND gate 253c goes to a high level, and after a delay time determined by the delay circuit 253i has elapsed, the reset input of the NAND gate 253f falls. , Node N₁Becomes low level, so that the precharge control signal PC falls. Since the rising of the output of the AND gate 253c occurs at the time of the rising of the latch pulse LP and at the time of the rising of the delay signal of the write control signal WR to be described later, the pulse of the precharge control signal PC is twice within one latch pulse period. appear.
[0051]
The second and third one-shot multivibrators 253-2 and 253-3 also have substantially the same circuit configuration as the first one-shot multivibrator 253-1, and therefore, the same components are not shown in FIG. 12, the same reference numerals are used. The second one-shot multivibrator 253-2 includes a delayed inverted signal of the precharge control signal PC, an inverted signal of the latch pulse LP, and a node N of the NAND gate 253e.₂Has three inputs and a delay circuit 253k which is built in anticipation of an equivalent signal delay time in a circuit in the frame memory 252 and delays the write control signal WR. Node N of NAND gate 253e₂Is set to a high level at the falling edge of the inverted signal of the latch pulse LP. However, the first falling edge of the precharge control signal PC (the first rising edge of the delayed inverted signal of the precharge control signal PC) causes the NAND gate 253g 'to be set. Since the output falls, the write control signal WR rises, and thereafter, when the delay time determined by the delay circuit 253k elapses, the reset input of the NAND gate 253f falls and the node N₂Becomes low level, the write control signal WR falls. Thereafter, the delayed inverted signal of the second precharge signal PC rises, but the node N₂Has not yet been set to the high level due to the falling edge of the latch pulse LP, the output of the NAND gate 253g 'remains at the high level, and the pulse of the write control signal WR is initially Only one pulse is output by the fall of the precharge control signal. The third one-shot multivibrator 253-3 includes a delayed inverted signal of the precharge control signal PC, a delayed inverted signal of the write control signal WR, and a node N of the NAND gate 253e.₃, And a delay circuit 253m which is formed in anticipation of an equivalent signal delay time in a circuit in the frame memory 252 and delays the read control signal RD. Node N of NAND gate 253e₃Is the falling edge of the inverted write control signal WR (the rising edge of the write control signal WR) that occurs after the first falling edge of the precharge control signal PC (the first rising edge of the delayed inverted signal of the precharge control signal PC). , The output of the NAND gate 253g 'falls due to the first fall of the second precharge control signal PC (the first rise of the delayed inverted signal of the precharge signal PC), and reading is performed. The control signal RD rises. Thereafter, when the delay time determined by the delay circuit 253m elapses, the reset input of the NAND gate 253f falls, and the node N₃Becomes low level, the read control signal RD falls. Within the period of one latch pulse, the read control signal RD is output as only one pulse having a predetermined pulse width due to the fall of the second precharge control signal PC.
[0052]
The shift clock detection circuit 253-4 uses the inverted clock of the shift clock XSCL as the reset input R (bar), and sets the ground potential (low level) at the rising edge of the inverted clock of the latch pulse LP to the data inverted input D (bar). And a D-type flip-flop 253t storing the inverted output Q (bar) of the D-type flip-flop 253s at the rising edge of the inverted clock of the latch pulse LP as a data inverting input D (bar). have. When the shift clock XSCL is received, first, the D-type flip-flop 253s is reset by the pulse of the first shift clock XSCL, and its Q (bar) output is at a high level. As a result, the ground potential is stored in the D-type flip-flop 253s as the data inverting input D (bar), so that the Q (bar) output transitions to a low level, and the D-type flip-flop 253t outputs the output of 253s. Is taken in and the high-level data inversion input D (bar) is stored, so that the shift clock detection signal WE, which is the Q (bar) output, goes high. When the shift clock XSCL arrives immediately after the latch pulse LP, the D-type flip-flop 253s is reset, and its Q (bar) output returns to a high level. As long as the shift clock XSCL continues to be input, the shift clock detection signal WE from the D-type flip-flop 253t is at a high level, so that the AND gate 253-5 remains conductive and the second The write control signal WR from the one-shot multivibrator 253-2 is continuously output to the frame memory or the like. On the other hand, when the input of the shift clock XSCL stops and the latch pulse LP comes in while the Q (bar) output of the D-type flip-flop 253s is set to a low level by the last pulse of the shift clock XSCL, Since the shift clock detection signal WE from the D-type flip-flop 253t goes low, the logic gate 253-5 closes and the passage of the write control signal WR is inhibited.
[0053]
Next, referring to FIG. 13, the peripheral circuit in the X driver 250 and one signal electrode from the frame memory 252 to the signal pulse determining circuit 258, level shifter 259 and voltage selector 260 (one output X)_mThe circuit configuration focusing on the m-bit circuit unit 250m of ()) will be described. Odd word line WL in the memory matrix of frame memory 252_2i-1, Even word line WL_iAnd bit line BL_m, BL_mAt the intersection with (bar)_{2i-1, m}, C_{2i, m}And the pixel P_{2i-1, m}, P_{2i, m}Is stored (on / off information) corresponding to. When the latch pulse LP is generated, the precharge signal PC, the write control signal WR, or the read control signal RD is generated from the timing circuit 253, so that the odd word line WL is applied to the frame memory 252._2i-1Are selected by the row address decoder in the frame memory 252 according to the sequential designation of the row address register 257, and the memory cell C_{2i-1, m}Is written or read. When the next latch pulse LP is generated, the even word line WL_iIs selected and the memory cell C_{2i, m}Is written or read. Note that in the read operation, the sense circuit 252m is activated by the read control signal RD, and display data is output from the memory cell.
[0054]
In the X driver 250 of the present embodiment, the signal electrode potential is determined from the display data and the scan electrode column pattern over two lines every one horizontal period because the two-line simultaneous selection drive method as described above is adopted. There is a need to. The peripheral circuit is provided with an even / odd line identification circuit (line order identification circuit for simultaneously selected lines) 250a. The even / odd line identification circuit 250a is reset and read out by a reverse phase pulse of the frame start pulse YD through the inverter 250b. A D-type flip-flop 250aa whose storage content is inverted every time a control signal RD is input, an odd-line detecting NAND gate 250ab having two inputs of its Q (bar) output and a latch pulse LP, and a D-type flip-flop. An even line detection NAND gate 250ac having two inputs of the Q output of the flop 250aa and the latch pulse LP is provided. When the odd-numbered latch pulse LP rises, the output LP1 of the NAND gate 250ab falls, and the output LP1 rises due to the fall of the odd-numbered latch pulse LP. When the even-numbered latch pulse LP rises, the output LP2 of the NAND gate 250ac falls, and the output LP2 rises by the rising of the even-numbered latch pulse LP. Therefore, the outputs LP1 and LP2 are output alternately. The even / odd line identification circuit 250a generates latch pulses LP1 and LP2 for each even / odd line from the latch pulse LP generated by the module controller 100 or the like.
[0055]
In this example, since the equal-dispersion type two-line simultaneous selection driving method is used as described above,¹= 2, there are two voltage pulse patterns of the scanning electrodes, but two different column patterns are applied to two consecutive scanning electrodes, so two fields are required to expand the number of patterns. is there. On the other hand, since the alternating signal FR is inverted every frame, taking this into account, all the column patterns are developed in four fields. Therefore, the peripheral circuit is provided with a field state circuit 250c for designating the potential pattern of the scanning electrode. Incidentally, the designation information of the potential pattern may be received from the code generator 221 or the module controller 100 on the scan electrode driver side without generating the information in the X driver. The field state circuit 250c resets the D-type flip-flop 250ca, which is reset by the reverse phase pulse of the frame start pulse YD and inverts the stored content every time the field start pulse FS arrives, and outputs its Q output and the AC signal FR. An AND gate 250cb having two inputs, an AND gate 250cd having two inputs of the Q (bar) output of the D-type flip-flop 250ca and the signal of the AC signal FR through the inverter 250cc, and an AND gate 250cb, And an OR gate 250ce having both outputs of 250 cd as two inputs. The latch pulse LP1 generated at the time of reading the odd line causes the memory cell C_{2i-1, m}Is input to the 1-bit latch circuit 258-1m of the signal pulse determining circuit 258, and the exclusive OR gate EX for lower bits of the mismatch number determining circuit 258-2m is output.₁Supplied to In addition, the memory cell C is generated by the latch pulse LP2 of the even line subsequently generated._{2i, m}Is the exclusive OR gate EX for the upper bits of the direct mismatch number determination circuit 258-2m.₂Supplied to Since the latch pulses LP1 and LP2 are alternately output, the latch periods of the latch circuits 258-1 and 258-3 have an overlap period with each other, and the display data (on-on, on-off, and off) of both memory cells are displayed. -On, off-off) are simultaneously supplied to the mismatch number determination circuit 258-2m. Since the information corresponding to the column pattern of the two scanning electrodes is also supplied to the number-of-mismatches determination circuit 258-2m, the number-of-mismatches determination circuit 258-2m uses the 2-bit information of the display data and the 2-bit information of the scanning electrodes. Detect digit mismatch of information. In the case of simultaneous selection of two, since the output is a 2-bit output, the output of the mismatch number determination circuit 258-2m can be handled as the coded mismatch number as it is. The number of possible mismatches in this example is 0, 1 or 2. The 2-bit information obtained by the mismatch number determination circuit 258-2m is taken into a latch circuit 258-3m, and the mismatch number signal is converted into a signal of a high logic amplitude level by a level shifter 259m. Then, the decoder 260a of the voltage selector 260m decodes the mismatch number signal, and opens or closes one of the transistors of the selection switch 260b, so that the potential of the signal electrode −V₂, 0, V₂Is selected. In this example, when the number of mismatches is 0, −V₂0 when the number of mismatches is 1, V when the number of mismatches is 2₂Is selected. With such a configuration of the X driver, it is possible to perform the evenly distributed two-line simultaneous selection drive. Further, a circuit configuration may be employed in which decoding is performed directly from the output of the frame memory and the output of the field state circuit 259c without determining the number of mismatches.
[0056]
Although the configuration and operation of each part of the X driver in this example have been understood in the above description, the write and read operations of the frame memory will be described with reference to the timing chart of FIG. The frame start pulse YD and the latch pulse LP as shown in FIG. 14 are generated by the timing signal generation circuit 120 of the module controller 100. The frame start pulse YD is generated every frame period (1F), and the latch pulse LP is generated twice in one horizontal period (1H). Here, N latch pulses are generated within one frame period. Within one cycle of the latch pulse LP, the display data DATA (WD_i) Is transferred to the X driver 250 by the shift clock XSCL. FIG. 14 shows the write / read operation when the display data of all the other scanning lines is changed except the display data WD3 of the third scanning line among the display data DATA in the VRAM 12. The transfer of the display data WD3 of the scan line is not newly performed, and the display operation of the display data of the third scan line is achieved by reading the old data in the frame memory 252. A read control signal RD, a shift clock detection signal WE, and a write control signal WR as shown in FIG. 14 are also generated by the timing circuit 253 of the X driver 250. When the transfer of the new data WD2 to the X driver 250 is completed on the module controller 100 side, the transfer of the shift clock XSCL is also stopped as described above. Thereafter, transfer of the new data WD4 and thereafter and oscillation of the shift clock XSCL are performed. When the transfer of the shift clock XSCL is temporarily stopped, the module controller 100 enters the standby period S, as described above. WE does not occur. Thus, only the write control signal (W3) is not generated. First, when the first latch pulse (LN) is generated, the display data (WD1) of the first line enters the X driver 250 until the next latch pulse (L1) is generated (within one cycle) and the latch data is latched. When the pulse (L1) is generated, it is taken into the write register 256 and is written to the corresponding row address of the frame memory 252. However, between the generation of the first latch pulse (LN) and the generation of the next latch pulse (L1). , The operation of reading the old data of the first line from the frame memory 252 is performed. When the latch pulse LP is generated, first, the first precharge control signal PC1 (period C) is generated, and then the write control signal WR (period A) is generated. Thereafter, the second precharge control signal PC2 is generated. The read control signal RD (period B) is generated after the (period C) is generated, but the write mode does not exist without the oscillation of the shift clock XSCL, and the old data of the first line is read by the read control signal R1. The operation is performed. In this read operation, the row address of the first line is specified by the row address register 257, and the old data of the first line is read from the frame memory 252 by the odd-numbered latch pulse LP1 due to the generation of the next latch pulse (L1). Exclusive OR gate EX for lower digit stored in latch circuit 258-1m₁Sent to After the latch of the old data of the first line, the new data WD1 of the first line is written into the frame memory by the latch pulse (L1). Here, writing to the frame memory 252 is not performed by the input register 255 with one shift clock XSCL of about several hundred ns when one line is 640 dots, but is written by the writing register 256 as a buffer for a sufficient time. (Several μs) is used to write data for one line at a time. Therefore, as the display becomes larger in capacity, it is required to increase the writing speed. However, it is desirable to perform the writing operation via the writing register 256 by the latch pulse. After the new data WD1 of the first line is written in the cycle of the latch pulse L2, the old data of the second line is read by the read control signal R2, and the exclusive OR gate EX for the upper digit is read.₂Sent to Then, the 2-bit information of the mismatch number obtained by the mismatch number determination circuit 258-2 by the generation of the latch pulse LP2 of the even-numbered line is latched by the latch circuit 258-3. A signal voltage is selected, and signal electrode potentials for the first scan line and the second scan line are applied to the liquid crystal matrix.
[0057]
As described above, the X driver 252 of this example divides the write mode and the read mode for the same row address within one latch pulse period, and executes the new data write by generating the next latch pulse after reading the old data. I am trying to do it. Therefore, the period from writing to reading of display data is one frame period (1F). This is necessary especially when a multiple line simultaneous selection drive system is adopted. If display data that determines the drive waveform of the signal electrode is partially changed to new data during the readout period of the display data, the inconsistency determination circuit 258 makes no sense from the pair of the old data line and the new data line. This is because the drive waveform of the signal electrode serving as a display mode is determined. In particular, since the number of all lines may be selected at the same time, one frame period (1F) is required from writing to reading of display data. Therefore, in order to avoid a meaningless display mode that may be generated when scrolling the display, reading may be performed after one frame period (1F) regardless of the selected number. However, when the number of simultaneous selections is small, it is not necessary until one frame period (1F). Within the period of one latch pulse LP, a write operation may be performed on the same row address after the read mode. However, also in this example, in order to secure a sufficient writing period, writing to the frame memory is performed by the writing register 256 not at the timing of the shift clock XSCL but at the timing of the latch pulse LP. If a write operation is performed after the read mode, the timing of writing time may not be sufficiently ensured, or the timing of setting automatic power saving may be severe. In particular, in the multiple line selection driving method, since the latch pulse, the shift clock, and the like are inevitably multiplied in speed as compared with the conventional case, it is difficult to adopt the above-described mode order. It becomes even more difficult for a large-capacity display. Therefore, it is desirable that one or a plurality of read modes be executed after the write mode for the same row address within one latch pulse period, and the new data be written one frame period after the old data is read. .
[0058]
In the above-described embodiment, since the even-dispersion two-line simultaneous selection driving method is adopted, it is necessary to read out display data for two lines in the frame memory within one horizontal period. The frequency division ratio of the timing signal generation circuit 120 of the module controller 100 is set so that two latch pulses LP are generated. This is based on the premise that the number of signal electrodes in the display matrix is equal to the number of column addresses in the frame memory and the number of scan electrodes is equal to the number of row addresses in the cell array of the memory matrix of the frame memory. It is. However, as shown in FIG. 15, when a RAM having a memory cell arrangement in which the number of column addresses of the frame memory is twice the number of signal electrodes of the display matrix and the number of row addresses is half of the number of scanning electrodes (the number of blocks) is used. As described above, a latch pulse LP generated once in one horizontal period can be used as in the related art. That is, when the read mode is set by the generation of the latch pulse LP, for example, the odd word line WL of the frame memory_2iMemory cell C connected to_{2i, 2m}, C_{2i, (2i + 1)}, The display data of the first and second lines are output via the sense amplifier 252m at the same time, and the reading of the display data for the two lines can be performed with only one latch pulse LP. In such a circuit configuration, the waiting latch circuit 258-1m for holding the display data of the first line until the display data of the second line as shown in FIG. The timing adjustment between the first latch pulse LP1 and the second latch pulse LP2, which tends to occur, does not become delicate, and the simplification of the circuit configuration of the driver cell portion contributes to the practical use of the multiple simultaneous selection drive system.
[0059]
However, in the case of the memory configuration shown in FIG. 16 or FIG. 15, the speed of the address increment of the word line of the frame memory in response to the input of the latch pulse LP is faster in reading than in writing. Therefore, as shown in FIG. 16, the row address register 257 'has a write address generating W counter 261 and a read address generating R counter 262 independently, and its output is switched by a multiplexer 263, To the address decoder 252'd. The write address generation W counter 261 is initialized by the frame start pulse YD, and generates a write address using the precharge signal PC and the write control signal WRT shown in FIG. The read address generation R counter 262 is initialized by the frame start pulse YD, and generates a read address using the precharge signal PC and the read control signal RD shown in FIG. By doing so, 2ⁿIn the case of this multiple line simultaneous selection drive, display data can be transferred from the controller to the X driver at the same cycle of the latch pulse LP as in the conventional controller, regardless of the number of simultaneously selected lines.
[0060]
Here, the general configuration of the above-described two-line simultaneous reading method will be generalized, and the overall configuration of an X driver that simultaneously reads display data for a plurality of lines from a frame memory in a multiple-line simultaneous selection driving method will be briefly described with reference to FIG. deep. First, the vertical and horizontal configuration of the memory matrix section 252'a of the frame memory 252 'is (h.times.2ⁿ× D) × W. here,
h: The number of scanning electrodes that are simultaneously selected and driven in multiple line simultaneous selection driving
n: natural number
D: Number of driver outputs per X driver (number of signal electrodes that can be driven)
W: Number of word lines
(H × 2ⁿ× D) × W is equal to the maximum number of display dots that can be driven by one X driver. Incidentally, the frame memory configuration in FIG. 11 is (number of driver outputs) × (number of display lines).
[0061]
In FIG. 16, display data stored in a write register 256 is written to a memory cell connected to a word line selected by an address decoder 252'd via a write circuit 252'b and a write selector 252'c in accordance with a write control signal WR. It is. The address decoder 252'd decodes a row address output from the row address shift register 257 in FIG. In the read operation of the display data, (h × 2) according to the read control signal RD.ⁿ× D) bits of display data are read from the memory matrix section 252′a of the frame memory to the read selector 252′e. The read selector 252'e operates according to the output of the address decoder 252'd (h × 2ⁿ× D) Select bit data. Therefore, when n = 0, the read selector 252'e becomes unnecessary. The (h × D) -bit display data is all display data simultaneously driven by the X driver during one scanning period. The output of the read selector 252'e is converted into a digital signal by the sense circuit 252'f, and sent to the decoder 258'a for multiple simultaneous selection driving (MLS decoder) 258'a of the signal pulse determination circuit 258 '. The MLS decoder 258'a is reset by the display data, the liquid crystal alternating signal FR, and the scan start signal YD, counts the carry signal FS from the Y driver, and outputs a signal from the state counter 258'c for distinguishing the scan state in one frame. And decodes a signal for selecting a driver output potential. The output of the MLS decoder 258'a is synchronized by a latch circuit 258'b using the latch pulse LP as a clock, and applied to a level shifter 259. According to such a circuit configuration, the readout of display data for a plurality of lines only needs to be performed once per scan, even in the case of the multiple simultaneous selection drive method. This reduces power consumption and simplifies circuit timing. Can also be realized.
[0062]
Note that, in this example, a case in which the evenly distributed two-line simultaneous selection driving method is adopted is described, but the present invention is also applicable to a driving method in which a plurality of lines of three or more lines are simultaneously selected. Needless to say, the present invention can be partially applied to a driving method of a voltage averaging method which has been conventionally used. Further, the present invention can be applied not only to the simple matrix type but also to the MIM driving method and the like. In the above-described embodiment, the frame memory has cells corresponding to the pixels of the display body in a one-to-one correspondence. The present invention can be applied to a system having a memory and intermittently transmitting display data from a module controller to an X driver, and a system using display data compressed for pixels of a display body. Further, the present invention can be widely applied not only to the LCD display device but also to a matrix type display such as a fluorescent display tube, a plasma display, and an electroluminescence, and a liquid crystal applied device using a light valve property of a liquid crystal.
[0063]
【The invention's effect】
As explained above,In the signal electrode driver, the memory means is accessed with a margin at a timing obtained by dividing one scanning period without using a high-speed clock. For this reason, the access timing to the storage means is eased as compared with the related art, so that the writing power can be improved and the size of the transistor constituting the storage means can be reduced. Also, since it has clock detecting means and write inhibit control means, it is suitable for adopting a multiple line simultaneous selection driving method.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an overall configuration of a simple matrix type liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a block diagram showing details of a module controller in the simple matrix type liquid crystal display device according to the embodiment.
FIG. 3 is a timing chart for explaining the operation of the module controller.
FIG. 4 is a schematic diagram showing an example of an ON / OFF mode of a pixel in a simple matrix type liquid crystal display device.
FIG. 5 is a waveform diagram showing scan electrode waveforms and signal electrode waveforms in a multiplex drive system based on a voltage averaging method.
FIG. 6 is a waveform diagram showing on / off characteristics of a pixel liquid crystal in a multiplex drive system using a voltage averaging method.
FIG. 7 is a waveform diagram showing scan electrode waveforms and signal electrode waveforms in the equal-dispersion type three-line selection drive method.
8 is a waveform diagram showing on / off characteristics of a pixel liquid crystal in the evenly distributed three-line selection driving method shown in FIG.
FIG. 9 is a waveform diagram showing an example of a scanning electrode waveform and a signal electrode waveform in the distributed two-line selection driving method adopted in the embodiment.
FIG. 10A is a block diagram showing a configuration of a scan electrode driving circuit (Y driver) in the simple matrix type liquid crystal display device according to the same embodiment, and FIG. 10B is a cascade connection of the plurality of Y drivers. It is a connection diagram.
FIG. 11 is a block diagram showing a configuration of a signal electrode drive circuit (X driver) in the simple matrix liquid crystal display device according to the same embodiment.
FIG. 12 is a circuit diagram showing details of a configuration of a timing circuit in the signal electrode drive circuit (X driver).
FIG. 13 shows one signal electrode (one output X) from a peripheral circuit and a frame memory to a signal pulse determining circuit, a level shifter and a voltage selector in the signal electrode driving circuit._m3) is a circuit diagram showing a circuit configuration focusing on the m-bit circuit unit 250m.
FIG. 14 is a timing chart for explaining a write operation and a read operation in the signal electrode drive circuit.
FIG. 15 is a block diagram showing a configuration of another frame memory in the signal electrode drive circuit.
FIG. 16 is a block diagram showing a configuration of a signal electrode drive circuit (X driver) when another frame memory is used.
[Explanation of symbols]
10: Host MPU
11 System memory
12 ... VRAM
13 ... Auxiliary storage device
14a: System bus
14b… Exclusive bus
15 Input touch sensor
16 ... Touch sensor controller
17 Data bus
100 ... Module controller
110 ... Low frequency oscillation circuit
110a ... vibrator
120 ... timing signal generation circuit
121 ... frequency divider
122: Vertical counter
123 ... Frame counter
130 ... Standby circuit
131 ... System bus interface circuit
132 ... Line flag register
133: comparison circuit
134: Synchronization adjustment circuit
134a… Inverter
134b ... D-type flip-flop
134c: AND gate
140 ... High frequency oscillation circuit
141 ... AND gate
142… variable frequency CR oscillator
142a AND gate
142b, 142c ... inverter
142d: switch selection register
R_1,R_2,R₂… Feedback resistor
C₁… Feedback capacitor
SW_1,SW_2,SW₃… Selection switch
143 ... Intermittent operation time limiting circuit
143a… Inverter
143b ... AND gate
143c: Preset counter
143e… Inverter
143d: Clock number register
143f… Inverter
144 AND gate
150 ... DMA circuit
151 ... DMA control circuit
152 data conversion circuit
200 ... LCD module
220 ... Y driver
221 code generator
222: voltage selector
223: first shift register
224: second shift register
225 ... Latch part
226 ... Level shifter
250 ... X driver
250a: Even / odd line discrimination circuit
250aa ... D-type flip-flop
250ab, 250ac ... NAND gate
250c: Field state circuit
250ca D-type flip-flop
250 cb, 250 cd ... AND gate
250cc… Inverter
250ce… OR gate
251: Chip enable control circuit
252: Frame memory
253 ... Timing circuit
253-1: First one-shot multivibrator
253-2 ... second one-shot multivibrator
253-3: Third One-Shot Multivibrator
253-4 ... Shift clock detection circuit
253-5 ... AND gate
253a: AND gate
253b AND gate
253c AND gate
253d, 253h, 253j ... inverter
253e, 253f, 253g, 253g '... NAND gate
253i, 253k, 253m ... delay circuit
253s, 253t ... D-type flip-flop
EX_1,EX₂... Exclusive OR gate
254: Data input control circuit
255 ... input register
256 Write register
257: Row address register
258 -... Signal pulse identification circuit
258-1 ... Latch circuit
258-2... Number of mismatch determination circuit
258-3 ... Latch circuit
259: Level shifter
260 ... voltage selector
252'a: Frame memory
252'b: Write circuit
252'c: Write selector
252'd... Address decoder
252'e ... read selector
258 '... Signal pulse identification circuit
258'a MSL decoder
258'b ... Latch circuit
258'c... State counter.

Claims (6)

表示画素がマトリクス状に配列されたマトリクス型表示体と、外部から転送されて、前記マトリクス型表示体の表示画素の少なくとも一部に対応する表示データを記憶する随時書き込み可能の記憶手段と、該記憶手段から表示データを読み出し前記マトリクス表示体の信号電極に駆動電圧を印加する駆動手段とを含むマトリクス表示装置において、
１走査期間毎に受け取る周期信号を基に、該１走査期間を分割したタイミングで書込み制御信号及び読み出し制御信号を生成するタイミング発生手段と、
前記記憶手段の行アドレスに対して読み出し制御信号により記憶された表示データの読み出し動作を実行した後、同一行アドレスに対して前記書込み制御信号により新たな表示データの書込み動作を実行する書込み読み出し手段と、
前記表示データの外部からの転送に用いられるクロックの停止を検出するクロック検出手段と、
前記クロック検出手段の検出信号に基づいて前記書込み制御信号の発生を停止させる書込み禁止制御手段と、を有することを特徴とするマトリクス型表示装置。A matrix-type display body in which display pixels are arranged in a matrix, and a writable storage means for storing display data transferred from the outside and corresponding to at least a part of the display pixels of the matrix-type display body; Driving means for reading display data from storage means and applying a driving voltage to signal electrodes of the matrix display body,
Timing generation means for generating a write control signal and a read control signal at a timing obtained by dividing the one scanning period based on a periodic signal received every one scanning period;
After running the row address pair and the read operation of the display data stored by the read control signal of said memory means, writing the read to perform the write operation of the new display data by the write control signal to the same row address Means ,
Clock detection means for detecting a stop of a clock used for external transfer of the display data,
A write-inhibition control unit for stopping generation of the write control signal based on a detection signal of the clock detection unit . 前記書込み読み出し手段は、入力される表示データを前記クロックを用いて少なくとも１走査ライン分格納する一時格納手段と、該一時格納手段の格納表示データを前記記憶手段に書込み供給するバッファ手段とを有することを特徴とする請求項１記載のマトリクス型表示装置。It said writing reading means includes temporary storage means for storing at least one scan line by using the display data input clock, and a write supplying buffer means prior Symbol storage means storing display data of said temporary storage means The matrix-type display device according to claim 1, further comprising: 前記書込み読み出し手段は、前記記憶手段から読み出した表示データと前記マトリクス表示体の走査電極の電圧状態とから前記信号電極に印加すべき信号電圧を割り出す信号電圧状態割り付け手段を有することを特徴とする請求項１又は請求項２に記載のマトリクス型表示装置。The writing / reading means has a signal voltage state allocating means for determining a signal voltage to be applied to the signal electrode from display data read from the storage means and a voltage state of a scanning electrode of the matrix display. matrix display device according to claim 1 or claim 2. 前記信号電圧状態割り付け手段は、前記記憶手段から複数の走査ライン分の表示データを時分割で読み出す手段と、読み出された表示データを相互に待ち合わせる一時記憶手段と、前記マトリクス表示体の走査電極の電圧状態を指定する走査状態指定手段と、読み出された複数の走査ライン分の表示データと走査電極の電圧状態とから駆動電圧を選択する電圧選択手段とを有することを特徴とする請求項３記載のマトリクス型表示装置。The signal voltage state allocating unit includes a unit that reads display data for a plurality of scan lines from the storage unit in a time-division manner, a temporary storage unit that waits for the read display data with each other, and a scan electrode of the matrix display body. And a voltage selection unit for selecting a drive voltage from the read display data for a plurality of scan lines and the voltage state of the scan electrodes. 3. The matrix type display device according to 3 . 前記記憶手段は、１行アドレスに対し前記マトリクス表示体の複数の走査ライン分の表示データを格納するメモリ配列を有しており、前記信号電圧状態割り付け手段は、前記複数の走査ライン分の表示データを一挙に読み出す手段と、読み出された複数の走査ライン分の表示データと走査電極の選択電圧状態とから駆動電圧を選択する電圧選択手段とを有することを特徴とする請求項４記載のマトリクス型表示装置。The storage means has a memory array for storing display data for a plurality of scanning lines of the matrix display body for one row address, and the signal voltage state allocating means includes a display for the plurality of scanning lines. means for reading the data at once, read according to claim 4, characterized in that it has a voltage selection means for selecting a driving voltage and a selection voltage state of a plurality of scan lines of the display data and the scanning electrodes Matrix display device. 複数本の走査ラインを同時に選択し、かつ前記同時に選択される走査ラインを１フレーム内に複数回に分けて選択することを特徴とする請求項３乃至請求項５のいずれかに記載のマトリクス型表示装置。Select the plurality of scanning lines simultaneously and matrix according to any one of claims 3 to 5, wherein the selecting a plurality of times of scan lines the simultaneously selected in one frame Display device.

Images