JPS62146064A - マルチポ−トメモリ - Google Patents
マルチポ−トメモリInfo
- Publication number
- JPS62146064A JPS62146064A JP60288748A JP28874885A JPS62146064A JP S62146064 A JPS62146064 A JP S62146064A JP 60288748 A JP60288748 A JP 60288748A JP 28874885 A JP28874885 A JP 28874885A JP S62146064 A JPS62146064 A JP S62146064A
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- Japan
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- write
- read
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- Storing Facsimile Image Data (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体メモリ集＆回路に関し、特に伝送系の画
像処理システムで有効となる構成に関する０ 〔従来技術〕 パンコン、ＯＡ機器の急成長により、７アクシハリ、プ
リンタなど、伝送系の画像処理システムでの半導体メモ
リの需要が著しく増加している。
像処理システムで有効となる構成に関する０ 〔従来技術〕 パンコン、ＯＡ機器の急成長により、７アクシハリ、プ
リンタなど、伝送系の画像処理システムでの半導体メモ
リの需要が著しく増加している。
以下図面を用いて説明する。このようなシステムの構成
は一般に第１図のように弄わすことができる。伝送入力
データをメモリに貯え、ＣＰＵがコントローラを介して
そのデータ内容に修正を施して、伝送出力データとする
形でるる。メモリとしては、伝送練上のデータ授受に加
え、ＣＰＵのアクセスも受は付ける必要がある。通常大
容量が必要とされることから標準のＭＯＳダイナミック
ＲＡＭを用いると第２図に示す構成となシ点線枠内の周
辺回路をメモリに備えなければならない。このシステム
における伝送データのイメージは例えは第３図に示すよ
うなものである。伝送入力データは１Ｍ行ＸＮ列の画素
単位に左から右に第１行から第Ｍ行壕で順次メモリに入
る。データサイクルタイムを合わせるため置皿変換した
データをレジスタに入れ複数のＲ，ＡＭに同時書き込み
している。このようにして入るデータにＣＰＵが修正を
加え、例えは第３図の場合、画面の方上に枠に入ったデ
ータが付は加えられる。修正後１入力と丁度逆に複数の
几Ａん■から一斉にデータがレジスタに移され並直変換
されて出力データとなる。このときも画面の左から右に
第１行から第Ｍ行まで１−次読み出される。伝送データ
の書き込みおよび読み出しは完全にシリアルな動作であ
り、ＣＰＵによるデータ修正も基本的には行単位にシリ
アルに行なうことができるものである。現状ランダムア
クセスが可能なＲＡＭを用い周辺で、シリアルなアドレ
ス入力を加えていることになシ極めて無駄か多いと言え
る。すなわち所要のアドレスの動きに応じるメモリがな
いことと、現状のＭＯＳダイナミックＲＡＭではデータ
サイクルタイムが追い着かないことがシステムの小型化
および動作効率向上の障害になっている。
は一般に第１図のように弄わすことができる。伝送入力
データをメモリに貯え、ＣＰＵがコントローラを介して
そのデータ内容に修正を施して、伝送出力データとする
形でるる。メモリとしては、伝送練上のデータ授受に加
え、ＣＰＵのアクセスも受は付ける必要がある。通常大
容量が必要とされることから標準のＭＯＳダイナミック
ＲＡＭを用いると第２図に示す構成となシ点線枠内の周
辺回路をメモリに備えなければならない。このシステム
における伝送データのイメージは例えは第３図に示すよ
うなものである。伝送入力データは１Ｍ行ＸＮ列の画素
単位に左から右に第１行から第Ｍ行壕で順次メモリに入
る。データサイクルタイムを合わせるため置皿変換した
データをレジスタに入れ複数のＲ，ＡＭに同時書き込み
している。このようにして入るデータにＣＰＵが修正を
加え、例えは第３図の場合、画面の方上に枠に入ったデ
ータが付は加えられる。修正後１入力と丁度逆に複数の
几Ａん■から一斉にデータがレジスタに移され並直変換
されて出力データとなる。このときも画面の左から右に
第１行から第Ｍ行まで１−次読み出される。伝送データ
の書き込みおよび読み出しは完全にシリアルな動作であ
り、ＣＰＵによるデータ修正も基本的には行単位にシリ
アルに行なうことができるものである。現状ランダムア
クセスが可能なＲＡＭを用い周辺で、シリアルなアドレ
ス入力を加えていることになシ極めて無駄か多いと言え
る。すなわち所要のアドレスの動きに応じるメモリがな
いことと、現状のＭＯＳダイナミックＲＡＭではデータ
サイクルタイムが追い着かないことがシステムの小型化
および動作効率向上の障害になっている。
本発明の目的は図１に示す伝送系の画像処理システムに
おけるメモリの機能を図２に示すデータサイクルタイム
を早める周辺回路とか外部アドレス発生回路の必要なく
実現する半導体メモリを提供することにある。
おけるメモリの機能を図２に示すデータサイクルタイム
を早める周辺回路とか外部アドレス発生回路の必要なく
実現する半導体メモリを提供することにある。
本発明によるとｍ行ｎ列に配列されたメモリセルと、外
部カウントクロック入力を受けて前記ｍ行の内一行のメ
モリセルを選択するデコーダと、外部からシリアルに書
き込まれたデータを貯えるｎビットの幅の第１の書き込
みラインバッファと前記第１の簀き込みラインバッファ
のデータを前記デコーダによ１）選択されるｎビットの
メモリセルに転送し畳き込む第１のデー１１書き込み転
送ゲートと、１行分のメモリセルのデータを貯え外部に
シリアルに出力するｎビットの幅の第１の読み出しライ
ンバッファと前記デコーダにより選択されるｎビットの
メモリセルのデータを前記第１の読み出しラインバッフ
ァに一斉に移す第１のデータ読み出し転送ゲートと、外
部クロック入力を受けて第１行から第ｍ行まで順次行選
択を繰り返すシリアルデコーダと、外部からシリアルに
書き込まれたデータを貯えるｎビットの幅の第２の書き
込みラインバッファと、前記第２の誉き込みラインバッ
ファのデータを前記シリアルデコーダにより選択される
ｎビットのメモリセルに転送し薔キ込む第２のデータ書
き込み転送ゲートと、１行分のメモリセルのデータを貯
え外部にシリアルに出力するｎビットの幅の第２の読み
出し２インバツフアと、前記シリアルデコーダにより選
択されるｎビットのメモリセルのデータを前記第２の読
み出しラインバッファに同時に移す第２のデータ読み出
し転送ゲートから構成され、前記第１および第２のデー
タ書き込み転送ゲートおよび前記第１および第２のデー
タ読み出し転送ゲートの内、互いに時間的に重ならない
ようにいずれか１つが開いて行なわれるデータ転送動作
期間においてそれに関係するラインバッファを除き、前
記第１および第２の誉き込みラインバッファへのシリア
ルデータ書き込み動作、および前記第１および第２の読
み出しラインバック、アからのシリアルデータ読み出し
動作の計４つのシリアル動作が互いに非同期に並行して
行なわれることを特徴とするマルチボート半導体メモリ
が得られる。
部カウントクロック入力を受けて前記ｍ行の内一行のメ
モリセルを選択するデコーダと、外部からシリアルに書
き込まれたデータを貯えるｎビットの幅の第１の書き込
みラインバッファと前記第１の簀き込みラインバッファ
のデータを前記デコーダによ１）選択されるｎビットの
メモリセルに転送し畳き込む第１のデー１１書き込み転
送ゲートと、１行分のメモリセルのデータを貯え外部に
シリアルに出力するｎビットの幅の第１の読み出しライ
ンバッファと前記デコーダにより選択されるｎビットの
メモリセルのデータを前記第１の読み出しラインバッフ
ァに一斉に移す第１のデータ読み出し転送ゲートと、外
部クロック入力を受けて第１行から第ｍ行まで順次行選
択を繰り返すシリアルデコーダと、外部からシリアルに
書き込まれたデータを貯えるｎビットの幅の第２の書き
込みラインバッファと、前記第２の誉き込みラインバッ
ファのデータを前記シリアルデコーダにより選択される
ｎビットのメモリセルに転送し薔キ込む第２のデータ書
き込み転送ゲートと、１行分のメモリセルのデータを貯
え外部にシリアルに出力するｎビットの幅の第２の読み
出し２インバツフアと、前記シリアルデコーダにより選
択されるｎビットのメモリセルのデータを前記第２の読
み出しラインバッファに同時に移す第２のデータ読み出
し転送ゲートから構成され、前記第１および第２のデー
タ書き込み転送ゲートおよび前記第１および第２のデー
タ読み出し転送ゲートの内、互いに時間的に重ならない
ようにいずれか１つが開いて行なわれるデータ転送動作
期間においてそれに関係するラインバッファを除き、前
記第１および第２の誉き込みラインバッファへのシリア
ルデータ書き込み動作、および前記第１および第２の読
み出しラインバック、アからのシリアルデータ読み出し
動作の計４つのシリアル動作が互いに非同期に並行して
行なわれることを特徴とするマルチボート半導体メモリ
が得られる。
本発明のマルチボートメモリの基本構成を第４図に示す
。データの流れの順序で説明すると、まず書き込みクロ
ックφＷ２に同期させてシリアルデータ入力２から伝送
入力データが書き込みラインバッファ２に入る。シリア
ルにｎビットまで入ると、このラインバッファは一杯に
なシ、データ書き込み転送りロックＷＤＴ２を活性化ぐ
せてラインバッファの内容をデータ誉き込み転送ゲート
２を通してシリアルカウンタｌおよび行デコーダ２によ
り指定されたメモリセルの第１行に書き込む。このデー
タ転送動作が終了するとシリアルカウンタｌの内容は＋
１（インクレメント）され、次の転送動作に備えると共
にシリアルデータ入力２に続けてデータを送シ込むこと
ができる。再びｎビットまで入ると、ＷＤＴ２を活性化
し、書き込みラインバッファ２の内容をメモリセルの第
２行に転送する。この動作が繰り返されて第１行から第
ｍ行まで順にデータが埋まっていき越えると第１行に戻
って置き代わる形で新しいデータが入っていく。メモリ
セルに入ったデータに修正を施すことが次のように行な
える。修正は同じ行の中で済むこともあるし、他の行の
データをもってくることもある。いずれにせよ修正デー
タを含む行をカウントクロック入力を必要回数活性化し
て指定できるようにする。データ読み出し転送りロック
ＲＤＴｌを活性化することにより、アドレスカウンタお
よび行デコーダｌによりその行が選択され、データ読み
出し転送ゲートｌを通して読み出しラインバッファ１に
メモリセルのデータが転送される。転送後もその行のデ
ータは元のまま貯えられる。読み出しクロックφ３、を
ｎ回活性化することにより、読み出しラインバッファ１
の内容がシリアルにシリアルデータ出力１にあられれる
。
。データの流れの順序で説明すると、まず書き込みクロ
ックφＷ２に同期させてシリアルデータ入力２から伝送
入力データが書き込みラインバッファ２に入る。シリア
ルにｎビットまで入ると、このラインバッファは一杯に
なシ、データ書き込み転送りロックＷＤＴ２を活性化ぐ
せてラインバッファの内容をデータ誉き込み転送ゲート
２を通してシリアルカウンタｌおよび行デコーダ２によ
り指定されたメモリセルの第１行に書き込む。このデー
タ転送動作が終了するとシリアルカウンタｌの内容は＋
１（インクレメント）され、次の転送動作に備えると共
にシリアルデータ入力２に続けてデータを送シ込むこと
ができる。再びｎビットまで入ると、ＷＤＴ２を活性化
し、書き込みラインバッファ２の内容をメモリセルの第
２行に転送する。この動作が繰り返されて第１行から第
ｍ行まで順にデータが埋まっていき越えると第１行に戻
って置き代わる形で新しいデータが入っていく。メモリ
セルに入ったデータに修正を施すことが次のように行な
える。修正は同じ行の中で済むこともあるし、他の行の
データをもってくることもある。いずれにせよ修正デー
タを含む行をカウントクロック入力を必要回数活性化し
て指定できるようにする。データ読み出し転送りロック
ＲＤＴｌを活性化することにより、アドレスカウンタお
よび行デコーダｌによりその行が選択され、データ読み
出し転送ゲートｌを通して読み出しラインバッファ１に
メモリセルのデータが転送される。転送後もその行のデ
ータは元のまま貯えられる。読み出しクロックφ３、を
ｎ回活性化することにより、読み出しラインバッファ１
の内容がシリアルにシリアルデータ出力１にあられれる
。
このデータを基に修正を加える行に与えるべきデータを
外部で作り出す論理回路を用意する必要がある。その結
果をシリアルデータ入力１から、書き込みクロックφ１
、に同期させて、書き込みラインバッファ１に送シ込む
。カウントクロック入力を必要回数活性化して修正を加
える行を指定できるようにした後、データ書き込み転送
りロックＷＤＴＩを活性化することによりアドレスカウ
ンタおよび行デコーダｌによｌ択されるその行のメモリ
セルにデータ書き込み転送ケート１を通して書き込みラ
インバッファ１の内容が簀き込まれる。
外部で作り出す論理回路を用意する必要がある。その結
果をシリアルデータ入力１から、書き込みクロックφ１
、に同期させて、書き込みラインバッファ１に送シ込む
。カウントクロック入力を必要回数活性化して修正を加
える行を指定できるようにした後、データ書き込み転送
りロックＷＤＴＩを活性化することによりアドレスカウ
ンタおよび行デコーダｌによｌ択されるその行のメモリ
セルにデータ書き込み転送ケート１を通して書き込みラ
インバッファ１の内容が簀き込まれる。
このように（１）修正データを含む行のメモリセル→（
２）読み出しラインバッファ１→（３）修正データ作成
→（４）簀き込みラインバッファｌ→（５）修正を加え
る行のメモリセル、という順序で伝送入力データに対す
る修正作業が行なわれる。データ修正が完了しているこ
とを前提にデータ読み出し転送りロックＲＤＴ２を活性
化することにより、シリアルカウンタ２および行デコー
ダ２により第１行から第ｍ行まで順次選択され、データ
読み出し転送ゲート２を通して読み出しラインバッファ
２に各行のデータが入れ代シ移され、これが繰り返され
ることになる。ＲＤＴｚの活性化により読み出しライン
バッファ２にデータが転送される毎に読み出しクロック
φ１□をｎ回活性化することにより、シリアルデータ出
力２に伝送出力データが得られる。
２）読み出しラインバッファ１→（３）修正データ作成
→（４）簀き込みラインバッファｌ→（５）修正を加え
る行のメモリセル、という順序で伝送入力データに対す
る修正作業が行なわれる。データ修正が完了しているこ
とを前提にデータ読み出し転送りロックＲＤＴ２を活性
化することにより、シリアルカウンタ２および行デコー
ダ２により第１行から第ｍ行まで順次選択され、データ
読み出し転送ゲート２を通して読み出しラインバッファ
２に各行のデータが入れ代シ移され、これが繰り返され
ることになる。ＲＤＴｚの活性化により読み出しライン
バッファ２にデータが転送される毎に読み出しクロック
φ１□をｎ回活性化することにより、シリアルデータ出
力２に伝送出力データが得られる。
第４図に示す構成のメモリを具体化するのに必要な端子
機能は図５のように示される。カウントクロック入力、
シリアルデータ入力１〜４およびシリアルデータ出力１
〜４をそれぞれＣ０ＵＮＴ、５Ｄ１１〜４および５ＤＯ
ｔ〜４で表わしている０ＲＥＳＥＴはアドレスカウンタ
、シリアルカウンタ１およびシリアルカウンタ２の内容
をすべて０にする。すなわちメモリセルの第１行を選択
する状態にもっていく役割を果し、データの単位量間隔
に活性化することになる。ＲＤＹＩ、２．３および４は
それぞれデータ書き込み転送ゲート１．データ読み出し
転送ゲート１．データ書き込み転送ゲート２およびデー
タ読み出し転送ゲート２が開く転送動作を外部に知らせ
る機能を有し、複数の転送動作が同時に生じる場合外部
コントロールで各几ＤＹ信号に基づいて優先順位を次め
順番に行なうことができるようにしている。このように
データ転送期間が待たされる形で長くなることがある点
を除くと、シリアル書き込みシリアル読み出しそれぞれ
２つ、計４つのボートでの各々の動作は、互いに独立に
非同期に行なうことができる。
機能は図５のように示される。カウントクロック入力、
シリアルデータ入力１〜４およびシリアルデータ出力１
〜４をそれぞれＣ０ＵＮＴ、５Ｄ１１〜４および５ＤＯ
ｔ〜４で表わしている０ＲＥＳＥＴはアドレスカウンタ
、シリアルカウンタ１およびシリアルカウンタ２の内容
をすべて０にする。すなわちメモリセルの第１行を選択
する状態にもっていく役割を果し、データの単位量間隔
に活性化することになる。ＲＤＹＩ、２．３および４は
それぞれデータ書き込み転送ゲート１．データ読み出し
転送ゲート１．データ書き込み転送ゲート２およびデー
タ読み出し転送ゲート２が開く転送動作を外部に知らせ
る機能を有し、複数の転送動作が同時に生じる場合外部
コントロールで各几ＤＹ信号に基づいて優先順位を次め
順番に行なうことができるようにしている。このように
データ転送期間が待たされる形で長くなることがある点
を除くと、シリアル書き込みシリアル読み出しそれぞれ
２つ、計４つのボートでの各々の動作は、互いに独立に
非同期に行なうことができる。
転送ゲートが開くデータ期間以外ではラインバッファと
メモリセルは切シ離され、データ人出力とラインバッフ
ァ間のデータのやりとフになるためである。
メモリセルは切シ離され、データ人出力とラインバッフ
ァ間のデータのやりとフになるためである。
本発明によると伝送入力データを受けて蓄積データを基
にＣＰＵコントロールにより修正を施し、その結果を伝
送出力データとして出力する機能を有するマルチボート
メモリが得られ、これらの動作が独立に非同期に行なえ
ることからシステム動作効率を者しく改善できると共に
、第７図に示す破線に囲まれた周辺論理を内蔵し、かつ
実際のシステムに合わせてライン単位のシリアル動作に
限定したことにより、第５図に示すようにアドレス端子
不要で少ないピン数に収まることから、システム小型化
を大きく計ることができ、伝送系画像処理システム用メ
モリとして非常に有効である。
にＣＰＵコントロールにより修正を施し、その結果を伝
送出力データとして出力する機能を有するマルチボート
メモリが得られ、これらの動作が独立に非同期に行なえ
ることからシステム動作効率を者しく改善できると共に
、第７図に示す破線に囲まれた周辺論理を内蔵し、かつ
実際のシステムに合わせてライン単位のシリアル動作に
限定したことにより、第５図に示すようにアドレス端子
不要で少ないピン数に収まることから、システム小型化
を大きく計ることができ、伝送系画像処理システム用メ
モリとして非常に有効である。
第１図は伝送系の画像処理システムの構成を示し、第２
図は従来の標準ＭＯＳダイナミックＲＡＭを用いた同じ
システムの構成を示し、第３図は伝送データの動きと修
正１作の例を示し、第４図は本発明によるマルチボート
メモリの基本構成を示し、第５図は本メモリを具体化す
るのに必要な端子機能を示す。
、２−一代理人 弁理士 内 原 晋（、−
・′ＭＪ１ ・く１ト 伝送λカデータ 伝送土カデータ
図は従来の標準ＭＯＳダイナミックＲＡＭを用いた同じ
システムの構成を示し、第３図は伝送データの動きと修
正１作の例を示し、第４図は本発明によるマルチボート
メモリの基本構成を示し、第５図は本メモリを具体化す
るのに必要な端子機能を示す。
、２−一代理人 弁理士 内 原 晋（、−
・′ＭＪ１ ・く１ト 伝送λカデータ 伝送土カデータ
Claims (1)
- ｍ行ｎ列に配列されたメモリセルと、外部カウントクロ
ック入力を受けて前記ｍ行の内一行のメモリセルを選択
するデコーダと、外部からシリアルに書き込まれたデー
タを貯えるｎビットの幅の第１の書き込みラインバッフ
ァと、前記第１の書き込みラインバッファのデータを前
記デコーダにより選択されるｎビットのメモリセルに転
送し書き込む第１のデータ書き込み転送ゲートと、１行
分のメモリセルのデータを貯え外部にシリアルに出力す
るｎビットの幅の第１の読み出しラインバッファと、前
記デコーダにより選択されるｎビットのメモリセルのデ
ータを前記第１の読み出しラインバッファに一斉に移す
第１のデータ読み出し転送ゲートと、外部クロック入力
を受けて第１行から第ｍ行まで順次行選択を繰り返すシ
リアルデコーダと、外部からシリアルに書き込まれたデ
ータを貯えるｎビットの幅の第２の書き込みラインバッ
ファと、前記第２の書き込みラインバッファのデータを
前記シリアルデコーダにより選択されるｎビットのメモ
リセルに転送し書き込む第２のデータ書き込み転送ゲー
トと、１行分のメモリセルのデータを貯え外部にシリア
ルに出力するｎビットの幅の第２の読み出しラインバッ
ファと前記シリアルデコーダにより選択されるｎビット
のメモリセルのデータを前記第２の読み出しラインバッ
ファに同時に移す第２のデータ読み出し転送ゲートから
構成され、前記第１および第２のデータ書き込み転送ゲ
ートおよび前記第１および第２のデータ読み出し転送ゲ
ートの内互いに時間的に重ならないようにいずれか１つ
が開いて行なわれるデータ転送動作期間においてそれに
関係するラインバッファを除き、前記第１および第２の
書き込みラインバッファへのシリアルデータ書き込み動
作および前記第１および第２の読み出しラインバッファ
からのシリアルデータ読み出し動作の計４つのシリアル
動作が互いに非同期に並行して行なわれることを特徴と
するマルチポート半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288748A JPS62146064A (ja) | 1985-12-20 | 1985-12-20 | マルチポ−トメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288748A JPS62146064A (ja) | 1985-12-20 | 1985-12-20 | マルチポ−トメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62146064A true JPS62146064A (ja) | 1987-06-30 |
Family
ID=17734188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288748A Pending JPS62146064A (ja) | 1985-12-20 | 1985-12-20 | マルチポ−トメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62146064A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01195554A (ja) * | 1988-01-29 | 1989-08-07 | Nec Corp | シリアルアクセスメモリ装置 |
| JPH01266593A (ja) * | 1987-12-23 | 1989-10-24 | Texas Instr Inc <Ti> | メモリ回路とデータ・ストリームを記憶する方法 |
| JPH02255923A (ja) * | 1989-01-31 | 1990-10-16 | Matsushita Electric Ind Co Ltd | 画像メモリ |
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| JP2014044668A (ja) * | 2012-08-28 | 2014-03-13 | Juki Corp | 画像処理装置及び画像処理方法 |
| JP2020166346A (ja) * | 2019-03-28 | 2020-10-08 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
Citations (1)
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|---|---|---|---|---|
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-
1985
- 1985-12-20 JP JP60288748A patent/JPS62146064A/ja active Pending
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| CN111755041A (zh) * | 2019-03-28 | 2020-10-09 | 拉碧斯半导体株式会社 | 半导体存储装置 |
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