KR0167682B1 - 반도체 메모리 장치의 데이타전송 인에이블 신호발생회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야:

본 발명은 반도체 메모리장치의 듀얼 포트 메모리에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제:

본 발명은 동일한 8컬럼데이타를 전체 샘 어레이로 전송할 시 한번의 컬럼어드레스스트로우브 전송 싸이클로서 동일한 동작을 이루게하여 요구되는 싸이클의 횟수를 줄여 시스템 실행도의 향상을 가져오는 데이타전송 인에이블 신호 발생회로를 제공한다.

3. 발명의 해결방법의 요지:

본 발명은 디램 셀 어레이와 샘 셀 어레이를 포함하는 듀얼 포트 메모리로 구성된 반도체 메모리장치의 데이타전송 인에이블신호 발생회로에 있어서, 상기 디램 셀 어레이로 부터 출력되어 하나이상의 비트로 구성되어 다수개의 데이타전송 인에이블신호중 하나를 선택하는 개개의 어드레스신호를 회로내에 입력시키는 카운터와, 상기 카운터에서 출력되는 세개의 컬럼어드레스신호와 각각 반전된 컬럼어드레스신호를 조합하여 각각의 입력단에 세개의 입력신호로 입력되어 반전논리합하여 출력하는 다수개의 노아게이트와, 상기 노아게이트 각각의출력단에 입력단이 접속되어 반전된 신호를 출력하는 다수개의 제1인버터와, 일입력단이 다수개의 상기 제1인버터의 출력단과 접속되고 타입력단이 하나의 제3인버터를 포함한 전체 전송정보신호 발생회로와 접속되어 반전논리곱의 논리조합된 신호를 출력하는 다수개의 제1낸드게이트와, 상기 제1낸드게이트의 출력단에 제1입력단이 접속되며 상기 데이타전송 인에이블신호가 디세이블됨을 제어하는 전송디세이블제어신호를 제2입력단에 입력하며 전송싸이클인에이블신호가 제3입력단으로 입력하여 결과적으로 논리곱의 논리조합을 하여 출력신호인 데이타전송 인에이블신호들을 상기 샘 셀 어레이로 동시에 출력하기 위한 제2낸드게이트및 제2인버터를 제공함에 있다.

4. 발명의 중요한 용도:

반도체 메모리장치에 적합하게 사용된다.

Description

반도체 메모리장치의 데이타전송 인에이블신호 발생회로

제1도는 한개의 시리얼 포트에 대한 시리얼 억세스 메모리의 셀 어레이 구성을 나타낸 구성도.

제2도는 제1도의 동작타이밍도.

제3도는 종래기술에 따른 데이타전송 인에이블신호 발생회로의 구체적인 회로도.

제4도는 본 발명에 따른 데이타전송 인에이블신호 발생회로.

제5도는 본 발명에 따른 데이타전송 인에이블신호 발생회로의 전체 전송정보신호 발생회로의 구체적인 회로도.

제6도는 제4도의 동작타이밍도.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 듀얼 포트 메모리에서 스크린 클리닝시 많은 양의 동일한 데이타를 다이나믹 램의 컬럼에서 시리얼 포트 메모리로 동시에 전송하기 위한 데이타전송 인에이블신호 발생회로에 관한 것이다.

일반적으로, 램 포트(RAM Port:Random Access Memory Port)와 함께 샘 포트(SAM PORT:Serial Acess Memory Port)를 가지고 있는 듀얼 포트 메모리(Dual Port Memory)는 샘 포트의 빠른 속도로 인해 주로 그래픽 버퍼(Graphic Buffer)용으로 사용된다. 즉 빠른 속도의 샘 데이타출력신호(SAM DOUT 또는 SDOUT)는 RAMDAC의 어드레스(Adress)를 지정하고 RAMDAC의 지정된 색상(Color)은 스크린 (Screen)의 픽셀(Pixel)에 대응된다. 그때 셈 포트를 통해 출력되는 데이타는 다이나믹 램(또는 디램)의 셀 어레이(Cell Array)로 부터 전송(Transfer)되어지는 데이타를 잠시 가지고 있는 셈으로 부터 나온다. 이때 스크린을 한번 리프레쉬(Refresh)하기 위해서는 많은 데이타량이 요구되어지고 따라서 디램 쎌 어레이로 부터 샘으로의 데이타 전송 싸이클(Data Transfer Cycle)이 많이 요구된다. 더욱이 근래에는 듀얼 포트 메모리의 용량이 증가함에 따라 칩 사이즈(Chip Size)가 증가하게 되고 이에 전체 칩 사이즈를 줄이기 위해 샘 사이즈를 효과적인 사이즈로 줄여가는 추세이며 이에 더욱 많은 데이타 전송 싸이클이 필요하게 되었다. 이는 샘 포트만 활성화(Active)되어 있을때 램 포트를 통한 디램 셀 어레이로의 독출(Read), 기록(Write)동작이 가능한 듀얼 포트 메모리의 특유의 장점을 저해하여 실행도(Performance)를 감소시키는 문제점이 있다. 즉 데이타 전송 싸이클은 디램 셀 어레이와의 정보교환이 필요하므로 이때는 램 포트의 동작을 할 수 없기 때문이다. 특히 스크린 디스플레이(Screen Display)의 여러기능중에 스크린 클리닝(Screen Cleaning)시 많은 양의 동일한 데이타가 요구되므로 이때 먼저 디램 셀로 사용되어질 데이타를 기록한 후 샘으로 데이타를 전송하고 다시 샘으로 부터 시리얼 포트를 통해 데이타출력이 되는데 동일한 데이타가 여러 데이타 전송 싸이클에 걸쳐 각 셈으로 전송되게 된다. 제1도는 한개의 시리얼 포트에 대한 시리얼 억세스 메모리의 셀 어레이 구성을 나타낸 구성도이다. 제1도를 참조하면, 디램 셀 어레이로부터 셀 어레이로의 데이타 전송은 디램 셀 어레이로 부터 선택된 8비트(8Bit)의 컬럼 데이타(Column Data)를 입력 어드레스 DATA IN7:0로 입력받아 8개의 샘 어레이 100들중 하나의 선택된 샘 어레이 100내의 8개의 셀 50들에 인버터 7, 9에 데이타가 저장된다. 구성은 디램 셀 어레이의 출력단자에 접속되어 전송인에이블신호 DTPi를 입력받아 상기 전송인에이블신호 DTPi및 인버터 5를 통한 반전된 신호로서 디램 셀 어레이의 데이타를 전송하기 위한 스위치역할을 하는 전송게이트 8과, 일측이 상기 전송게이트 8에 접속되어 상기 데이타를 래치하여 일시저장하기 위한 인버터 7, 9로 구성된 래치회로와, 일측이 상기 래치회로에 접속되고 타측이 샘 데이타출력판에 접속되며 외부의 선택신호 SELi에 의해 활성화되어 시리얼 포트로 상기 데이타를 출력하기 위한 엔모오스트랜지스터 10과, 상기 인버터 5, 전송게이트 8과 래치회로 및 엔모오스트랜쟤스터 10으로 구성된 샘의 셀 50과, 상기 8개의 셀 50들로 구성된 8개의 로우(Row)인 샘 어레이 100으로 구성되어 있다. 동작을 살펴보면, 하나의 샘 데이타출력핀 DQ 즉 시리얼 포트에 해당하는 샘 어레이가 8×8구조로서 구성되어 있어 각각의 샘 어레이 100 예를들면 로우(Row)에 해당하는 샘 셀 50들은 데이타전송 인에이블신호 DTPi 예를들면 DPTO~DTP7에 의해 디램 어레이로 부터의 선택된 8비트의 컬럼데이타를 래치회로로서 각각 리스토아(Restore)하게 된다. 제2도는 제1도의 동작타이밍도이다. 제2도를 참조하여 제1도를 설명하면, 하나의 싸이클에 의해 각 데이타출력핀 DQ당 8개의 컬럼이 인에이블(Enable)되고 3비트 카운터(3bit counter)출력신호 CNT0, CNT1, CNT2의 상태에 따라 8개의 데이타전송 인에이블신호 DTP0~DTP7중 하나가 인에이블되고 디램 어레이로 부터 동일한 데이타 경로를 갖는 8개 로우(Row)의 샘 어레이중 인에이블된 상기 DTPi가 제어하는 하나의 로우 예를들면 샘 어레이(8비트 셀)에 데이타를 저장하게 된다. 따라서 8개의 샘 어레이에 8컬럼씩의 디램 어레이 데이타를 전송하려면 8번의 컬럼어드레스 스트로우브 싸이클(Column Address Strobe Cycle:CAS Cycle) 예를들면 전송 싸이클 T가 필요하다. 동일한 8컬럼데이타를 전송하더라도 8번의 전송 싸이클이 필요하다. 제3도는 종래기술에 따른 데이타전송 인에이블신호 발생회로의 구체적인 회로도이다. 제3도를 참조하면, 3비트 카운터 출력신호 CNT2, CNT1, CNT0및 그 신호들을 반전하는 인버터 3, 5, 7를 통과한 신호들을 각각 3개의 입력신호로하여 반전논리합의 조합을 하기 위한 노아게이트 31,41,51,61,71,81,91,101과, 데이타전송 인에이블신호 DTPi의 디세이블(Disable)을 제어하여 상기 DTPi의 펄스폭을 결정하는 DTPi디세이블제어신호 PIDDTEDB 및 전송 싸이클시 인에이블되어 상기 DTPi를 인에이블시키는 신호 SDTP, 상기 노아게이트 31,41,51,61,71,81,91,101의 출력신호들을 각각 세개의 입력으로 하여 반전논리곱의 조합을 하는 낸드게이트 35,45,55,65,75,85,95,105와 이 출력신호들을 각각 다시 반전시키는 인버터 9,11,13,15,17,19,21,23로서 구성이 된다. 상기 SDTP는 전송 싸이클시 인에이블 되고 상기 PIDDTEDB는 상기 데이타전송 인에이블신호 DTPi의 디세이블을 제어하여 펄스폭을 결정하는 역할을 한다. 여기서 3비트 카운터출력신호 CNTO, 1, 2는 전송 싸이클 수행시 1비트씩 증가하고 8개의 데이타전송 인에이블신호 DTP7:0중 하나의 DTPi를 선택하여 인에이블시키도록 디코딩(Decoding)한다. 따라서, 디램어레이의 데이타를 동시에 8개의 샘 어레이에 전송하지 못하여 스크린 클리닝과 같은 많은 양의 동일한 데이타출력의 동작 수행시 전체적인 실행도(Performance)를 감소시키는 문제점이 있다.

따라서 본 발명의 목적은 동일한 8컬럼데이타를 전체 샘 어레이로 전송할시 한번의 컬럼어드레스스트로우브 전송 싸이클로서 동일한 동작을 이루게하여 요구되는 싸이클의 횟수를 줄여 시스템 실행도의 향상을 가져오는 데이타전송 인에이블신호 발생회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 디램 셀 어레이와 샘 셀 어레이를 포함하는 듀얼 포트 메모리로 구성된 반도체 메모리 장치의 데이타전송 인에이블신호 발생회로에 있어서, 상기 디램 셀 어레이로 부터 출력되어 하나 이상의 비트로 구성되어 다수개의 데이타전송 인에이블신호중 하나를 선택하는 개개의 어드레스신호를 회로내에 입력시키는 카운터와, 상기 카운터에서 출력되는 세개의 컬럼어드레스신호와 각각 반전된 컬럼어드레스신호를 조합하여 각각의 입력단에 세개의 입력신호로 입력되어 반전논리합하여 출력하는 다수개의 노아게이트와, 상기 노아게이트 각각의 출력단에 입력단이 접속되어 반전된 신호를 출력하는 다수개의 제1인버터와, 일입력단이 다수개의 상기 제1인버터의 출력단과 접속되고 타입력단이 하나의 제3인버터를 포함한 전체 전송정보신호 발생회로와 접속되어 반전논리곱의 논리조합된 신호를 출력하는 다수개의 제1낸드게이트와, 상기 제1낸드게이트의 출력단에 제1입력단이 접속되며 상기 데이타전송 인에이블신호가 디세이블됨을 제어하는 전송디세이블제어 신호를 제2입력단에 입력하며 전송싸이클인에이블신호가 제3입력단으로 입력하여 결과적으로 논리곱의 논리조합을 하여 출력신호인 데이타전송 인에이블신호들을 상기 샘 셀 어레이로 동시에 출력하기 위한 제2낸드게이트및 제2인버터를 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제4도는 본 발명에 따른 데이타전송 인에이블신호 발생회로이다. 제4도를 참조하면, 구성은 제3도의 구성에서의 노아 게이트 31, 41, 51, 61, 71, 81, 91, 101과 낸드게이트 35, 45, 55, 65, 75, 85, 95, 105사이에 각각의 출력단자와 입력단자에 접속된 인버터 33, 43, 53, 63, 73, 83, 93, 103및 전체 전송정보신호 SRTF에 의해 제어받는 인버터 113, 낸드게이트 34, 44, 54, 64, 74, 84, 94, 104로 구성된 제어수단 500이 존재하여 제3도의 구성에 추가되어 있다. 즉 상기 3비트 카운터출력신호 CNT0, CNT1, CNT2의 디코딩 출력되는 8개의 라인(Line)을 상기 인버터 33, 43, 53, 63, 73, 83, 93, 103을 통해 각각 인버팅하고 그 출력신호를 일측입력으로 하고 다른 일측입력을 상기 전체 전송정보신호 SRTF로 하는 낸드게이트 34, 44, 54, 64, 74, 84,94, 104를 제3도의 데이타전송 인에이블 신호 발생회로에 추가한 구성이다. 동작을 살펴보면, 상기 전체 전송정보신호 SRTF가 인에이블시 상기 3비트 카운터출력신호 CNT0, 1, 2의 디코딩 경로를 무시하고 8개의 데이타전송 인에이블신호 DTPi 예를들면 DTP7:0를 동시에 인에이블시킴으로서 디램 셀 어레이의 선택된 8컬럼의 데이타를 동시에 8개의 로우인 샘 어레이에 전송시킨다. 이는 제1도에서도 알 수 있듯이 각각의 샘 어레이의 샘 셀은 각 컬럼이 각각의 디램 셀 어레이의 컬럼에 해당하는 데이타 경로를 같이 이용하고 있기에 가능하다. 이때 상기 전체 전송정보신호 SRTF의 인에이블은 전송 싸이클의 셋업(Set up)시 일반적인 전송 싸이클과 구별하여 동시에 전체 샘 어레이로의 전송시 모드 셋 업(Mode Set up)되어 발생한다. 이것은 표1에서 알 수 있다. 표1은 컬럼어드레스스트로우브신호 전송 사이클에서의 컬럼선택어드레스의 조합에 따른 전송 형태를 나타낸 도표이다. 표1은 아래와 같다.

컬럼어드레스스트로우브신호 싸이클시 전송 싸이클로 기능정의가 될시 그 때의 컬럼 어드레스에 따라, 정확하게는 컬럼 어드레스 A0, A1, A2의 조합에 의해 최대 8개의 다른 전송 싸이클 모드를 만들 수 있다. 여기서 전송시는 8개의 컬럼이 동시에 인에이블되므로 컬럽 어드레스 A0, A1, A2는 디램 어레이의 컬럼을 선택하는데는 사용되지 않는다. 제5도는 본 발명에 따른 데이타전송 인에이블신호 발생회로의 전체 전송정보신호 발생회로의 구체적인 회로도이다. 전송 싸이클 정보신호 PITRAN및 컬럼 어드레스 A1, A2와 인버터 40을 통한 컬럼 어드레스 A0를 입력으로 하여 결과적으로 논리곱의 조합을 만드는 낸드게이트 60및 인버터 70으로 구성되어 상기 전체 전송정보신호 SRTF를 발생시켜 데이타전송 인에이블신호 발생회로에 공급한다. 제6도는 제4도의 동작타이밍도이다. 제4도를 참조하여 제6도를 설명하면, 컬럼어드레스스트로우브신호 전송 싸이클시 입력되는 어드레스 중 디램 어레이중의 컬럼을 선택하는 어드레스를 제외한 나머지 어드레스 A2, A1, A0의 조합이 전술한 표1에서 알수 있듯이 어드레스가 0, 1, 1의 전체 전송모드에 해당하므로 전송 싸이클 정보와 어드레스 조합 정보가 논리곱 되어 전체 전송정보신호 SRTF가 인에이블되고 상기 전송 싸이클 정보로 인에이블된 상기 신호 SDTP가 SRTF와 함께 상기 데이타전송 인에이블신호 DTP0~DTP7을 모두 인에이블시킨다. 따라서 제1도의 8개의 샘 어레이의 데이타저나송 인에이블신호 DTPi가 모든 전송게이트를 개방하여 입력데이타 신호 DATA IN7:0를 샘 어레이에 모두 전송하게 된다. 상기 입력데이타 신호 DATA IN7:0의 데이타가 동일한 경우 모든 샘 셀은 동일한 데이타를 갖게 된다. 물론 각 데이타출력핀 DQ마다 제1도와 같은 샘 어레이가 있고 각 DQ마다 다른 데이타의 전송이 가능하다. 이 경우 시리얼 포트의 데이타는 각 DQ별로 셋팅(Setting)된 동일한 데이타가 출력되고 따라서 이후 전송 싸이클없이 필요한 만큼 데이타출력이 가능하다. 물론 종래의 각 전송은 어드레스의 조합에 의해 가능하다. 즉, 어드레스 A2, A1, A0가 0,0,0인 경우 표1에 의해 각각 전송 모드로 셋업되어 상기 신호 SRTF은 인에이블되지 않는다. 상기 신호 SDTP는 전송 싸이클 정보에 의해 인에이블되고 이때 3비트 카운터출력시니호 CNT2, 1, 0의 디코딩에 의해 데이타전송 인에이블신호 DTP0~DTP7중 선택된 하나의 DTP가 인에이블된다. 첫 전송 싸이클에서 상기 신호 CNT2, 1, 0가 0,0,0이므로 제4도에서와 같이 상기 신호 DTPO가 인에이블되고 이는 제1도에서의 상기 신호 DTPO가 제어하는 첫 로우의 샘 어레이로 상기 입력데이타신호 DATA IN7:0의 데이타가 전송된다. 또한 두번째 전송 싸이클에서는 자동으로 된 카운터출력신호 CNT2, 1, 0가 0, 0, 1에 의해 상기 신호 DTP1이 인에이블된다. 그리고 두번째의 로우인 샘 어레이로 두번째 전송 싸이클에서 선택된 디램 어레이의 컬럼 입력데이타신호 DATA IN7:0를 전송한다. 상기한 바와 같이 본 발명에 따르면, 동일한 8개의 컬럼데이타를 전체 샘 어레이로 전송할 시 한번의 컬럼 어드레스스트로우브 전송 싸이클로서 동일한 동작을 이루게하여 요구되는 싸이클의 횟수를 줄여 시스템 실행도의 향상을 가져오는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (4)

1. 디램 셀 어레이와 샘 셀 어레이를 포함하는 듀얼 포트 메모리로 구성된 반도체 메모리장치의 데이타전송 인에이블신호 발생회로에 있어서, 상기 디램 셀 어레이로 부터 출력되어 하나이상의 비트로 구성되어 다수개의 데이타전송 인에이블신호중 하나를 선택하는 개개의 어드레스 신호를 회로내에 입력시키는 카운터와, 상기 카운터에서 출력되는 세개의 컬럼어드레스신호와 각각 반전된 컬럼어드레스신호를 조합하여 각각의 입력단에 세개의 입력신호로 입력되어 반전논리합하여 출력하는 다수개의 노아게이트와, 상기 노아게이트 각각의 출력단에 입력단이 접속되어 반전된 신호를 출력하는 다수개의 제1인버터와, 일입력단이 다수개의 상기 제1인버터의 출력단과 접속되고 타입력단이 하나의 제3인버터를 포함한 전체 전송정보신호 발생회로와 접속되어 반전논리곱의 논리조합된 신호를 출력하는 다수개의 제1낸드게이트와 상기 제1낸드게이트의 출력단에 제1입력다이 접속되며 상기 데이타 전송 인에이블신호가 디세이블됨을 제어하는 전송디세이블제어신호를 제2입력단에 입력하며 전송싸이클인에이블신호가 제3입력단으로 입력하여 결과적으로 논리곱의 논리조합을 하여 출력신호인 데이타전송 인에이블신호들을 상기 샘 셀 어레이로 동시에 출력하기 위한 제2낸드게이트및 제2인버터로 구성함을 특징으로 하는 반도체 메모리장치의 데이타전송 인에이블신호 발생회로.
2. 제1항에 있어서, 상기 다수개의 노아게이트가 여덟개로 구성함을 특징으로 하는 반도체 메모리장치의 데이타전송 인에이블신호 발생회로.
3. 제1항에 있어서, 상기 다수개의 제1인버터가 여덟개로 구성함을 특징으로 하는 반도체 메모리장치의 데이타전송 인에이블신호 발생회로.
4. 제1항 또는 제3항에 있어서, 상기 다수개의 제2낸드게이트및 제2인버터가 상기 제1낸드게이트및 제1인버터와 동일한 갯수로 구성함을 특징으로 하는 반도체 메모리장치의 데이타전송 인에이블신호 발생회로.