JPH0740430B2 - メモリ装置 - Google Patents

メモリ装置

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JPH0740430B2
JPH0740430B2 JP61158250A JP15825086A JPH0740430B2 JP H0740430 B2 JPH0740430 B2 JP H0740430B2 JP 61158250 A JP61158250 A JP 61158250A JP 15825086 A JP15825086 A JP 15825086A JP H0740430 B2 JPH0740430 B2 JP H0740430B2
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JP
Japan
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data
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registers
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

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  • Multimedia (AREA)
  • Static Random-Access Memory (AREA)
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルポート構成のマルチアドレス型MOSダ
イナミックランダムアクセス半導体メモリに関する。
〔従来の技術〕
1980年２月の半導体国際学会ISSCCにて、256Kビットの
デュアルポートメモリが発表された。このメモリは、従
来RAMをRAMポとし、これに、シリアルアクセスを可能と
するデータレジスタを付加し、これをシリアルポートと
したもので、相互のインタラクションを意味するデータ
転送サイクルを除き、２つのポートは完全非同期に動作
しうる点を大きな特長とし、この機能を使えば、これま
でのグラフィックシステムの性能を大幅に向上できるも
のであった。
〔発明が解決しようとする問題点〕
上述した、従来形のデュアルポートメモリにおいては、
文字通り完全に非同期で互いのポートが動作しうるもの
ではなく、RAMポートと、シリアルポート間でデータの
やりとりを行なう、データ転送サイクルでは、必ず、両
ポート間で、タイミングを必ず一時的に同期を取らなけ
ればならぬという欠点がある。すなわち、データ転送は
RAMポート側からデータ転送制御端子▲▼を予め、
▲▼クロックの降下に先がけ、ロウレベルとして
おき、さらに、メモリサイクルの進行に応じ、▲▼
端子をハイレベルに上昇することにより、実行される。
▲▼端子のハイレベルの上昇には、シリアルポート
の駆動クロックSCの立ち上がりのエッジに同期すること
が条件で、シリアルポートの動作を妨げることなく、デ
ータ転送を行うには、１・SCサイクル内に必ず、DT端子
の立ち上がりエッジを納めることが必須条件でなり、使
用者は、この条件を守るべく、タイミング回路の設計し
なければならなかった。このことは、いかに両ポートが
非同期タイミングで動作しようとも、このデータ転送時
に必ず、同期をとらねばならないという制約が課せられ
ていた。
〔問題点を解決するための手段〕
本発明のメモリ装置は、従来形のＭ行×Ｎ列のマトリク
ス状に配置されたメモリセルアレイと前記Ｍ個の行を選
択する複数個の行デコーダと、前記Ｎ個の列を選択する
複数個の列デコーダを有するマルチアドレス型のダイナ
ミックランダムアクセス半導体メモリに、Ｎビットのデ
ータを保持するデータレジスタとＮ対のトランスファゲ
ートの組み合わせを基本として、構築されるデュアルポ
ート構造のメモリにおいて、前記Ｎビットのデータレジ
スタを２分割したダブルバッファレジスタを有してい
る。
従って、本発明のメモリ装置は、データ転送が２分割し
た２つのデータレジスタに対し、交互に行なわれるの
で、これまで公知のいわゆるダブルバッファ方式のデー
タアクセスが本メモリにおいても実施可能で、データ転
送のタイミングをシリアルポートの動作に対し、全くフ
リーに行なうことができる。すなわち、２分割したデー
タレジスタをＡ、Ｂレジスタと名付けると、Ａレジスタ
がシリアルアクセスされており、いわゆるビジー状態で
あれば、Ｂレジスタはアイドル状態であるから、Ｂレジ
スタにデータ転送を実施できる。このデータ転送はレジ
スタＡ、Ｂに対し、交互に実施可能でデータ転送タイミ
ング（▲▼とSCクロッククロックのタイミング同
期）に気を使う必要は全くない。
〔実施例〕
以下、本発明の実施例について、図面を参照して説明す
る。
第１図は、本発明の一実施例の構成を示すブロック図で
ある。本実施例は、Ｍ行×Ｎ列のマトルクス状に配置さ
れたメモリセルアレイ100と、前記Ｍ個の行を選択する
行デコーダ200と前記Ｎ個の列を選択する列デコーダ300
と、外部アドレス信号をストローブするアドレスバッフ
ァ400とから成る従来形メモリに、第1,2のトランスファ
ゲート501,502と、第1,2のデータレジスタ601,602と、
シリアルデータセレクタ700とを含むことを基本構成と
している。なお、第１図において、800はアドレスカウ
ンタ、900,901はそれぞれRAMポート、シリアルポートの
入出力バッファである。1000はタイミング発生回路で、
▲▼は行アドレスストローブ信号、▲▼は
列アドレスストローブ信号、▲▼は書き込み制御信
号、▲▼はデータ転送制御信号、▲▼はRAMポ
ート出力制御信号、▲▼はシリアルポート・エネ
ーブル制御信号、▲▼はシリアルポート出力制御
信号である。
次に、本実施例の動作を第２図に示す動作タイミング図
を参照し、説明する。▲▼端子に与える行アドレ
スストローブ信号の降下に先がけ、▲▼端子を予
め、ロウレベルとしておく。データ転送サイクルを起動
すべく、タイミング発生回路1000の内部で、データ転送
制御信号がエネーブルとなる。一方、アドレスバッファ
400にラッチされた外部アドレス信号は、行デコーダに
伝達され、Ｍ個の行デコーダの内、１個を選択する。そ
の後▲▼端子の列アドレスストローブ信号によ
り、列アドレス信号がアドレスバッファ400に取り込ま
れる。列デコーダ300はこの列アドレス信号を受け、Ｎ
個の列デコーダの内１個を選択し、メモリサイクルが進
行していく。エネーブルとなったデータ転送制御信号
は、このメモリサイクルの信号に伴い、適当な時刻で発
生し、トランスファゲートを開き、さらに、データレジ
スタをエネーブルとし、データ転送を促進する。トラン
スファゲート＃1,＃２のいずれかを選択するかは列アド
レス信号により行なわれる。例えば、列アドレス信号の
MSBを用いれば、第1,2のデータレジスタを連続した１個
のレジスタとみなし、その中の任意番地をシリアルポー
トからのアクセスの頭出し番地として使うことができ
る。データ転送をシリアルポートを制止することなく、
実施するために、必ずアイドル状態のデータレジスタに
対し、行なう。いわゆるダブルバッファ方式の基本動作
である。この方式を使えば、データ転送をシリアルポー
トのタイミングに気を使うことなく全くフリーに実施で
きる。すなわち、データ制御端子▲▼の電位を▲
▼クロックの降下に先がけ、ロウレベルとし、一時
的にこのままの電位を保持するだけで▲▼制御信号
の上昇エッジをSCクロックにあわせることも不要とな
る。データ転送サイクルが、この操作により、設定され
ると、内部データ転送信号を発生させ、２つのデータレ
ジスタに対し、選択的に転送を行わせしめる。選択的な
データ転送信号の主なものとして、トランスファゲート
制御信号及びデータレジスタエネーブル信号があるが、
第２図では説明を簡単にするため、１つにまとめ、内部
データ転送記号と記述する。内部データ転送の実施に
は、少くとも、メモリセルデータの増幅が完了していな
くてはならない。増幅の途中に転送を行うと、データレ
ジスタに誤データが転送されたり、メモリセルデータも
反転しかねない。内部的にメモリセル増幅完了信号を適
宜、選択しこれにあてる。さらに、２つのレジスタへの
選択信号は第３図に示す、論理回路を用い、容易に作成
できる。
〔発明の効果〕
以上、説明したように、本発明のメモリ装置は、上記の
手段を有しているので、従来のデュアルポートメモリの
基本機能を損うことなく、大きな特長の１つであるデー
タ転送サイクル制御のタイミング発生を簡単化できると
いう効果を有する。これを用いれば、シリアルポートと
RAMポートの動作を完全に非同期化できるので、グラフ
ィックデイスプレイシステムに用いた場合、シリアルク
ロックレートと、RAMポートのサイクルレートを任意に
選択できるので、RAMポート側のμCPUあるいは専用コン
トローラのクロックを最高動作周波数に設定可能となる
ため、その性能を最大限に発揮できるなど、その効用は
極めて大きい。
【図面の簡単な説明】
第１図は本発明の実施例の構成を示すブロック図、第２
図は、その動作タイミング図、第３図は内部タイミング
発生回路図である。 100……メモリセルアレイ、200……行デコーダ、300…
…列デコーダ、400……アドレスバッファ、501,502……
トランスファゲート、600,601……データレジスタ、700
……シリアルデータセレクタ、800……アドレスカウン
タ、900,901……入出力データバッファ、1000……タイ
ミング発生回路。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数の行及び列を有するメモリセルアレイ
    と、アドレス信号を供給するアドレスバッファと、前記
    アドレスバッファからのアドレス信号に応じて前記メモ
    リセルアレイの行及び列を選択してデータの入出力を行
    う第１の入出力部と、前記メモリセルアレイとの間でデ
    ータの入出力を行う第２の入出力部であって、それぞれ
    複数のデータ保持する第１及び第２のレジスタ及び前記
    第１及び第２のレジスタと前記メモリセルアレイとの間
    にそれぞれ接続された複数の第１及び第２のトランスフ
    ァーゲートとを有する第２の入出力部と、前記アドレス
    信号に応じてアクセス制御情報を出力するアクセス制御
    部と、前記アクセス制御情報を受けて前記第１及び第２
    のレジスタの一方の複数のデータにシリアルにアクセス
    して取り出しまたは書き込むシリアルデータセレクタで
    あって、前記アクセス制御情報に応じて前記第１及び第
    ２のレジスタの他方の複数のデータのうち任意番地の一
    つにアクセスするシリアルデータセレクタとを有するこ
    とを特徴とするメモリ装置。
JP61158250A 1986-07-04 1986-07-04 メモリ装置 Expired - Lifetime JPH0740430B2 (ja)

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JPS6314394A JPS6314394A (ja) 1988-01-21
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