JPH02255923A - 画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像入出力とＣＰＵ（中央処理ユニット）等
からのランダムアクセスを平行して行なえる画像メモリ
に関する。

従来の技術 近年、デジタル画像処理が盛んに利用され、それに伴い
、応用される機器に特化した画像メモリが要望されるよ
うになってきた。

以下、図面を参照しながら、従来の画像メモリの一例に
ついて説明する。

第２図は従来の画像メモリの構成図を示すものである。

第２図において、１は画像データ等を貯えるメモリセル
アレイ、２はメモリセルアレイ１から１行分のデータを
読み出し、シリア／Ｌ’に１ワード毎圀データを出力す
る出力バッファである。

３はメモリアレイ１から出力バッファ２ヘデータを読み
出す毎にインクリメントされる水平／垂直読み出しアド
レスカウンタ、４は１ワード毎にシリアルに入力された
データを１行分貯え、メモリセルアレイ１に書き込む入
力バッファである。５は入力バッファ４から前記メモリ
セルアレイ１にデータを書き込む毎にインクリメントさ
れる水平／垂直書き込みアドレスカウンタである。また
、Ｄｉｎは入力データ、ＤＯｕｔ　は出力データ、ＯＥ
はアウトプットイネーブル信号、ＷＥはライトイネーブ
ル信号、ＣＫＲは出力バッファ２において１ワード毎に
データを順次出力するだめの読み出しクロック、ＯＫＷ
は入力バッファ４において１ワード毎にデータを順次入
力するための書き込みクロック、ＨＣＬＲＯは水平／垂
直書き込みアドレスカウンタ５において行アドレスをイ
ンクリメントするとともに列アドレスをリセットする制
御信号、ＨＯＬＲｌは水平／垂直書き込みアドレスカウ
ンタ３において行アドレスをインクリメントするととも
に列アドレスをリセットする制御信号、ＶＣＬＲ○は水
平／垂直書き込みアドレスカウンタ６において行アドレ
ス及び列アドレスをリセットする制御信号、ＶＩＬＲｌ
は水平／垂直書き込みアドレスカウンタ３において行ア
ドレス及び列アドレスをリセットする制御信号である。

以上のように構成された画像メモリについて、以下その
動作について説明する。

まず、入力データＤｉｎは書き込みクロックＣＸＷによ
ってシリアルに１ワード毎に入力バッファ４に取り込ま
れる。適当なタイミングＨＣＬＲｏを入力すると入力バ
ッファ４に取り込まれたデータは水平／垂直書き込みア
ドレスカウンタ５で示されるメモリセルアレイ１に転送
されるとともに行アドレスを１インクリメントする。適
当な行アドレスまで書き込みがされた後、ＶＣＬＫＯを
入力すると、水平／垂直書き込みアドレスカウンタ５が
リセットされ、メモリセルアレイ１の最初から書き込み
がなされる。同様に出力データＤｏｕｔは読み出しクロ
ックＯＫＨによってシリアルに１ワード毎に出力バッフ
ァ２から出力される。適当なタイミングでＨＣＬＲｌを
入力すると、水平／垂直読み出しアドレスカウンタ３で
示されるメモリセ）Ｖ７レイ１から出力バッファ２にデ
ータが転送されるとともに、行アドレスを１インクリメ
ントする。適当な行アドレスまで読み呂しがされた後、
ＶＣＬＲｌを入力すると、水平／垂直読み出しアドレス
カウンタ３がリセットされ、メモリセルアレイ１の最初
から読み出しがなされる。

発明が解決しようとする課題 しかしながら、上記のような構成では、シーケンシャル
にメモリセルアレイに画像等のデータを書き込んだり、
シーケンシャルにメモリセルアレイから画像等のデータ
を読み出したりしながらメモリセルアレイに蓄積された
画像等のデータをＣＰＵ等でランダムに読み出したり書
き込んだりできないという課題を有していた。

本発明は上記課題に鑑み、シーケンシャルにメモリセル
アレイに画像等のデータを書き込んだり、シーケンシャ
ルにメモリセルアレイから画像等のデータを読み出した
りしながら前記メモリセルアレイに蓄積された画像等の
データをＣＰＵ等でランダムに読み出したり書き込んだ
りすることができる画像メモリを提供することを目的と
するものである。

課題を解決するだめの手段 上記課題を解決するために、本発明の画像メモリは、メ
モリセルアレイと、このメモリセルアレイをワード単位
でランダムアクセスするためのアドレスレジスタと、行
デコーダと、列デコーダと、このアドレスレジスタで指
定されたメモリセルアレイにデータを書き込むための書
き込みデータレジスタと、アドレスレジスタで指定され
たメモリセルアレイからデータを読み出すための読み出
しデータレジスタと、書き込みデータレジスタへ書き込
むデータと読み出しデータレジスタから読み出すデータ
を制御するだめの入出力バッファと、カメラ等からの画
像データをメモリセルアレイに順次書き込むための水平
／垂直書き込みアドレスカウンタと、画像データを一時
的に数ワード分貯えておく入力バッファと、メモリセル
アレイから順次データを読み出すための水平／垂直読み
出しアドレスカウンタと、水平／垂直読み出しアドレス
カウンタによってメモリセルアレイから読み出された数
ワード分のデータを１ワード毎に出力する出力バッファ
とを備えたものである。

作用 本発明は、上記した構成によって、画像データ等のシー
ケンシャル入力は水平／垂直書き込みアドレスカウンタ
と数ワード分貯えておく入力バッファが、表示装置等へ
のシーケンシャル出力は水平／垂直読み出しアドレスカ
ウンタと数ワード分貯えておく出力バッファが、また、
ＣＰＵなどとのランダム読み出し及び書き込みはアドレ
スレジスタと行デコーダと列デコーダと書き込みデータ
レジスタと読み出しデータレジスタと入出力バッファが
各々行なうことにより、ジ−ケンシャμにメモリセルア
レイに画像等のデータを書き込んだり、シーケンシャル
に前記メモリセルアレイから画像等のデータを読み出し
たシしながら前記メモリセルアレイに蓄積された画像等
のデータをＣＰＵ等でランダムに読み出したり書き込ん
だシすることができる。

実施例 以下、本発明の一実施例の画像メモリについて、図面を
参照しながら説明する。第１図は本発明の実施例におけ
る画像メモリの構成を示すものである。

第１図において、１から６及びＤ　ｉ　ｎ　、　Ｄｏｕ
ｔ。

ＣＫＲ、ＣＫＷ　、ＨＯＬＲＯ、ＨＣＬＲｌ　。

ＶＣＬＲＯ，”／ＣＬＲ１は第２図に示す従来例と同じ
である。６はアドレスレジスタ、７はメモリセルアレイ
１の行方向のアドレスを示す行デコーダ、８はメモリセ
ルアレイ１０列方向のアドレスを示す列デコーダ、９は
ＣＰＵ等からの１ワ一ド分の書き込みデータ用の書き込
みデータレジスタ、１ｏはＣＰＵ等への１ワ一ド分の読
み出しデータ用の読み出しデータレジスタ、１１はＣＰ
Ｕ等がデータを書き込んだ時にデータがぶつからないよ
うに、また、ＣＰＵ等が読み出した時にデータが正しく
出力されるようにデータの人出方制脚を行なう入出力バ
ッファ、ＯＥはＣＰＵ等がメモリセルアレイ１からデー
タを読み出す時に入出力バッフ７１１を出力モードにす
るアウトプットイネーブル、ＷＥはＣＰＵ等がメモリセ
ルアレイ１にデータを書き込む時に書き込み動作をイネ
ーブルにするライトイネーブルである。

以上のように構成された画像メモリについて、第１図を
用いてその動作を説明する。

まず、入力データＤｉｎは書き込みクロックＣＫＷによ
ってシリアルに１ワード毎に入力バッファ４に取り込ま
れる。適当なタイミングでＨＣＬＲｏを入力すると、入
力バッファ４に取り込まれたデータは水平／垂直書き込
みアドレスカウンタ６で示されるメモリセルアレイ１に
転送されるとともに行アドレスを１インクリメントする
。

適当な行アドレスまで書き込みがされた後、ＶＣＬＫＯ
を入力すると、水平／垂直書き込みアドレスカウンタ５
がリセットされ、メモリセルアレイ１の最初から書き込
みがなされる。同様に、出力データＤｏｕｔは読み出し
クロックＣＫＲによってシリアルに１ワード毎に出力バ
ッフ１２から出力される。適当なタイミングでＨＣＬＲ
ｌを入力すると、水平／垂直読み出しアドレスカウンタ
３で示されるメモリセルアレイ１から出力バッファ２に
データが転送されるとともに、行アドレスを１インクリ
メントする。適当な行アドレスまで読み出しがされた後
、ＶＣＬＲｌを入力すると、水平／垂直読み出しアドレ
スカウンタ３がリセットされ、メモリセルアレイ１の最
初から読み出しがされる。

ＣＰＵ等からランダムに１ワード毎に読み書きする時は
、所定のアドレスがアドレスレジスタ６に書かれ、行デ
コーダ７と列デコーダ８に振り分けられ、メモリセルア
レイ１から指定された１ワ一ド分が選択される。読み出
す時は、読み出しデータレジスタ１ｏにアドレスレジス
タ６で指定されたメモリセルアレイ１の１ワ一ド分が読
み出され、アウトプットイネープ／Ｌ１０Ｅによって入
出力バッファ１１からＤｉｙｌに出力される。書き込む
時は、Ｄｉｎから人出力バッファ１１を通じて入力され
だ１ワ一ド分のデータが書き込みデータレジスタ９に書
き込まれ、アドレスレジスタ６で指定されたメモリセル
アレイ１に書き込まれる。データの書き込み制御はライ
トイネープ／Ｌ／ＷＥによって行なう。

以上のように、本実施例によれば、同一のメモリセルア
レイに対してシリアル入出力に対する水平／垂直読み出
しアドレスカウンタと水平／垂直書き込みアドレスカウ
ンタと読み出しデータバッファと書き込みデータバッフ
ァを別々に設け、さらにランダム読み出し及び書き込み
に対応するアドレス制御部とデータ制御部を同一に設け
ることによシ、シーケンシャルにメモリセルアレイに画
像等のデータを書き込んだり、シーケンシャルに前記メ
モリセルアレイから画像等のデータを読み出したシしな
がらメモリセルアレイに蓄積された画像等のデータをＣ
ＰＵ等でランダムに読み出したり書き込んだシすること
ができる。

発明の効果 以上のように、本発明によれば、シーケン７ヤルにメモ
リセルアレイに画像等のデータを書き込んタリ、シーケ
ンシャルにメモリセルアレイから画像等のデータを読み
出したりしながらメモリセルアレイに蓄積された画像等
のデータをＣＰＵ等でランダムに読み出したり書き込ん
だりすることができ、その実用的効果は大なるものがあ
る。

【図面の簡単な説明】

第１図は本発明の一実施例における画像メモリのブロッ
ク図、第２図は従来例の画像メモリのブロック図である
。 １・・・・・・メモリセルアレイ、２・・・・・・出力
バッファ、３・・・・・水平／垂直読み出しアドレスカ
ウンタ、４・・・・・入力バッファ、５・・・・・・水
平／垂直書き込みアドレスカウンタ、ｅ・・・・・・ア
ドレスレジスタ、７・・・行デコーダ、８・・・・・・
列デコーダ、９・・・・・・書き込みデータレジスタ、
１ｏ・・・・・・読み出しデータレジスタ、１１・・・
・・・入出力バッファ、Ｄｉｎ・・・・・・入力データ
、Ｄｏｕｔ・・・・・・出力データ、Ｏｘ・・・・・・
アウトプットイネーブル信号、ＷＴＬ・・・・・・ライ
トイネーブル信号、ＣＫＲ・・・・・・読み出しクロッ
ク、ＣＫＷ・・・・・・書き込みクロック、ＨＣＬＲＯ
・・・・・・水平リセット信号０ＳＨＣＬＲ１・・・・
・・水平リセット信号１、ＶＣＬＲＯ・・・・・・垂直
リセット信号ｏ、ＶＣＬＲ１・・・・・・垂直リセット
信号１゜ 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第１
図 Ｅ

Claims (1)

【特許請求の範囲】
1. メモリセルアレイと、前記メモリセルアレイをワード単
   位でランダムアクセスするアドレスレジスタと、行デコ
   ーダと、列デコーダと、前記アドレスレジスタで指定さ
   れた前記メモリセルアレイにデータを書き込む書き込み
   データレジスタと、前記アドレスレジスタで指定された
   前記メモリセルアレイからデータを読み出す読み出しデ
   ータレジスタと、前記書き込みデータレジスタへ書き込
   むデータと前記読み出しデータレジスタから読み出すデ
   ータを制御する入出力バッファと、カメラ等からの画像
   データを前記メモリセルアレイに順次書き込む水平／垂
   直書き込みアドレスカウンタと、前記画像データを一時
   的に数ワード分貯えておく入力バッファと、前記メモリ
   セルアレイから順次データを読み出す水平／垂直読み出
   しアドレスカウンタと、前記水平／垂直読み出しアドレ
   スカウンタによって前記メモリセルアレイから読み出さ
   れた数ワードのデータを１ワード毎に出力する出力バッ
   ファとを備えたことを特徴とする画像メモリ。