JPS62144257A - キヤツシユメモリ - Google Patents
キヤツシユメモリInfo
- Publication number
- JPS62144257A JPS62144257A JP60284280A JP28428085A JPS62144257A JP S62144257 A JPS62144257 A JP S62144257A JP 60284280 A JP60284280 A JP 60284280A JP 28428085 A JP28428085 A JP 28428085A JP S62144257 A JPS62144257 A JP S62144257A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- block
- program
- programs
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子計算機のキャッシュメモリ、特に複数
個のブロックに分割され、それぞれのブロックがプログ
ラムによって使用されるキャッシュメモリに関するもの
である。
個のブロックに分割され、それぞれのブロックがプログ
ラムによって使用されるキャッシュメモリに関するもの
である。
８３図は従来のキャッシュメモリを使用した電子計算機
の構成図である。
の構成図である。
図において、ｆ／ｌはＣＰＵ、（２）は主メモリ、（３
）はキャッシュメモリである。なお、キャッシュメモリ
（３）は動的キャッシュメモリ（ｇｌおよび静的キャッ
シュメモリ（５）からなる。
）はキャッシュメモリである。なお、キャッシュメモリ
（３）は動的キャッシュメモリ（ｇｌおよび静的キャッ
シュメモリ（５）からなる。
従来のキャッシュメモリを使用した電子計算機は上述し
たように構成されており、ＣＰｔＨ／ｌが主メモ１月２
１ヲアクセスするとき、まずアクセスするデータがキャ
ッシュメモリ（、？）の中にあるかどうがを探索する。
たように構成されており、ＣＰｔＨ／ｌが主メモ１月２
１ヲアクセスするとき、まずアクセスするデータがキャ
ッシュメモリ（、？）の中にあるかどうがを探索する。
もしアクセスするデータがキャッシュメモ１月３）の中
にあるならば、主メモ１月２）をアクセスする必要はな
く、キャッシュメモリ（３）のみをアクセスする。逆に
もしアクセスするデータがキャッシュメモ１月３〕の中
にないならば、主メモ１月２）をアクセスする。このと
き同時に同じデータをキャッシュメモリ（３）内の動的
キャッシュメモリ（Ｋ＋にコピーしておき、次の同一デ
ータに対してアクセスされることに備える。
にあるならば、主メモ１月２）をアクセスする必要はな
く、キャッシュメモリ（３）のみをアクセスする。逆に
もしアクセスするデータがキャッシュメモ１月３〕の中
にないならば、主メモ１月２）をアクセスする。このと
き同時に同じデータをキャッシュメモリ（３）内の動的
キャッシュメモリ（Ｋ＋にコピーしておき、次の同一デ
ータに対してアクセスされることに備える。
静的キャッシュメモ１月５）は、あらがじめＣＰ Ｕ（
／１からの指令によって主メモ１月＝）の特定の部分の
データがコピーされており、ＣＰ Ｕ（／ｌからの指令
がない限り、主メモ１月二］の特定の部分との対応付け
は変わらない。これに対して、動的キャッシュメモ１月
ｑ）は、ＣＰ Ｕｆ／ｌから指令によらないで自動的に
最新にアクセスされた主メモ１月２）内のデータのコピ
ーを保持する。
／１からの指令によって主メモ１月＝）の特定の部分の
データがコピーされており、ＣＰ Ｕ（／ｌからの指令
がない限り、主メモ１月二］の特定の部分との対応付け
は変わらない。これに対して、動的キャッシュメモ１月
ｑ）は、ＣＰ Ｕｆ／ｌから指令によらないで自動的に
最新にアクセスされた主メモ１月２）内のデータのコピ
ーを保持する。
主メモリ（２）をアクセスするのに要する時間より、キ
ャッシュメモリ（３）をアクセスするのに要する時間を
はるかに短かくて済むようにしておくことにより、ＣＰ
ＵＩ／）は統計的に主メモリ（２）を直接アクセスする
ことよりはるかに短い時間で主メモリ（２）内のデータ
をアクセスできる。
ャッシュメモリ（３）をアクセスするのに要する時間を
はるかに短かくて済むようにしておくことにより、ＣＰ
ＵＩ／）は統計的に主メモリ（２）を直接アクセスする
ことよりはるかに短い時間で主メモリ（２）内のデータ
をアクセスできる。
静的キャッシュメモ１月ｊ）と主メモ１月＝）との対応
付けは、ＣＰｔＪＭからの指令がない限り変化しないの
で、静的キャッシュメモリにはあらかじめ頻繁にアクセ
スされる主メモリー）の部分を対応させておくと効果が
ある。一方、動的キャッシュメモリ（φ）は自動的に主
メモ１月２）との対応付けが変化するので、主メモリ（
２１のＷ４繁にアクセスされる部分があらかじめわかっ
ていない場合に適している。
付けは、ＣＰｔＪＭからの指令がない限り変化しないの
で、静的キャッシュメモリにはあらかじめ頻繁にアクセ
スされる主メモリー）の部分を対応させておくと効果が
ある。一方、動的キャッシュメモリ（φ）は自動的に主
メモ１月２）との対応付けが変化するので、主メモリ（
２１のＷ４繁にアクセスされる部分があらかじめわかっ
ていない場合に適している。
従来の動的キャッシュメモリでは、電子計算機上での処
理が複数のプログラムを同時に実行させるマルチプログ
ラミングを行なうことについては考慮ちれておらす、特
定の指定したプログラムの行すう主メモリへのアクセス
を高速に行なうことができないという問題点があった。
理が複数のプログラムを同時に実行させるマルチプログ
ラミングを行なうことについては考慮ちれておらす、特
定の指定したプログラムの行すう主メモリへのアクセス
を高速に行なうことができないという問題点があった。
また、そのようなプログラムのアクセスする主メモリの
部分を静的キャッシュメモリに対応付けても、アクセス
する主メモリの部分の大きさが静的キャッシュメモリよ
り大きい場合には十分な効果を得ることができないとい
う問題点もあった。
部分を静的キャッシュメモリに対応付けても、アクセス
する主メモリの部分の大きさが静的キャッシュメモリよ
り大きい場合には十分な効果を得ることができないとい
う問題点もあった。
この発明は上記のような問題点を解決するためになされ
たもので、マルチプログラミング環境におい１、指定さ
れた１つ又は幾つかのプログラムノ行なう主メモリへの
アクセスを高速＆Ｃするコトができるキャッシュメモリ
を得ることを目的とする。
たもので、マルチプログラミング環境におい１、指定さ
れた１つ又は幾つかのプログラムノ行なう主メモリへの
アクセスを高速＆Ｃするコトができるキャッシュメモリ
を得ることを目的とする。
この発明にかかるキャッシュメモリは、′０．数個のブ
ロックに分割され、その分割されたブロックの各々が１
つの指定されたプログラムに対して割当てられ、また複
数のプログラムが共用するブロックとして割当てらるも
のでめる。
ロックに分割され、その分割されたブロックの各々が１
つの指定されたプログラムに対して割当てられ、また複
数のプログラムが共用するブロックとして割当てらるも
のでめる。
この発明においては、プログラムの行なう主メモリへの
アクセスを他のプログラムに妨害されることなく高速に
行なうことができる。
アクセスを他のプログラムに妨害されることなく高速に
行なうことができる。
以下、この発明の一実施例を第１図および第二図につい
て説明する。第１図はこの発明のキャッシュメモリの一
実施例を使用し良電子計算機の構成図であり、そして第
２図はこのキャッシュメモリの各ブロックとプログラム
との対応の一例を示す図である。図において、（ハはＣ
ＰＵ、（２１は主メモリ、（３Ａ）はキャッシュメモリ
、（６）はキャッシュメモＩＪ（、？Ａ）を複数個の同
じ大きさに分割したブロック、（ワ）はプログラムであ
る。第２図は、ブロックの数がψ個でプログラムの数が
弘つの場合について示されている。
て説明する。第１図はこの発明のキャッシュメモリの一
実施例を使用し良電子計算機の構成図であり、そして第
２図はこのキャッシュメモリの各ブロックとプログラム
との対応の一例を示す図である。図において、（ハはＣ
ＰＵ、（２１は主メモリ、（３Ａ）はキャッシュメモリ
、（６）はキャッシュメモＩＪ（、？Ａ）を複数個の同
じ大きさに分割したブロック、（ワ）はプログラムであ
る。第２図は、ブロックの数がψ個でプログラムの数が
弘つの場合について示されている。
第二図においてキャッシュメモリ（３Ａ）はブロックＯ
からブロック３までの９個のブロックに分割されている
。一方、プログラム（ワ）としてはプログラム０からプ
ログラム３″１での１つがある。プログラム（７）とキ
ャッシュメモリ（３Ａ）のブロック（６）との対応はＣ
Ｐ Ｕ（／１からの指令によって行なわれる。第１図で
は、プログラムＯに対してはブロック０が割当てられ、
プログ２ムｌに対してはブロックｌとブロックコがそれ
ぞれ専用に割当てられ、そしてブロック３は残りのプロ
グラムであるプロゲラムコとプログラムＪの共用のブロ
ックとして割当てられている。
からブロック３までの９個のブロックに分割されている
。一方、プログラム（ワ）としてはプログラム０からプ
ログラム３″１での１つがある。プログラム（７）とキ
ャッシュメモリ（３Ａ）のブロック（６）との対応はＣ
Ｐ Ｕ（／１からの指令によって行なわれる。第１図で
は、プログラムＯに対してはブロック０が割当てられ、
プログ２ムｌに対してはブロックｌとブロックコがそれ
ぞれ専用に割当てられ、そしてブロック３は残りのプロ
グラムであるプロゲラムコとプログラムＪの共用のブロ
ックとして割当てられている。
このように、プログラム（７）とブロック（６）の対応
付けを行なうことにより、プログラムθはブロック０を
他のプログラムによって妨害されずに使用することがで
きる。また、プログラム／はブロック／とブロックコを
専用に使用することができ、このときプログラムｌのア
クセスする主メモリ（２）の部分の大きさが割当てられ
たブロックｌとブロツクコの大きさより大きい場合には
、キャッシュメモＩＪ（ＪＡ）は割当てられたブロック
の太ささの範囲内で主メモＩＪ （，２１との対応付け
を自動的に変更する。ブロック３は、７つのプログラム
に専用的に割当てられるのではなく、残りの全てのプロ
グラムによって共用され、従来のキャッシュメモリ（３
）における動的キャッシュメモ１月りの役割を果してい
る。
付けを行なうことにより、プログラムθはブロック０を
他のプログラムによって妨害されずに使用することがで
きる。また、プログラム／はブロック／とブロックコを
専用に使用することができ、このときプログラムｌのア
クセスする主メモリ（２）の部分の大きさが割当てられ
たブロックｌとブロツクコの大きさより大きい場合には
、キャッシュメモＩＪ（ＪＡ）は割当てられたブロック
の太ささの範囲内で主メモＩＪ （，２１との対応付け
を自動的に変更する。ブロック３は、７つのプログラム
に専用的に割当てられるのではなく、残りの全てのプロ
グラムによって共用され、従来のキャッシュメモリ（３
）における動的キャッシュメモ１月りの役割を果してい
る。
以上のように、プログラムとブロックの対応付けは、固
定的なものではなく、ＣＰＵからの指令によって変更す
ることができて、最も効率の良い対応付けを行なうこと
が可能である。
定的なものではなく、ＣＰＵからの指令によって変更す
ることができて、最も効率の良い対応付けを行なうこと
が可能である。
なお、上記実施例では、ブロックの数はｑ個としたが、
２個以上の任意の数であってもよい。また、ブロックの
大きさは同一としたがブロックによっては大きさが異な
っていてもよい。
２個以上の任意の数であってもよい。また、ブロックの
大きさは同一としたがブロックによっては大きさが異な
っていてもよい。
以上に説明したように、この発明のキャッシュメモリは
複数個のブロックに分割され、各々のブロックとプログ
ラムの対応付けをＣＰＵからの指令によって決定するこ
とにより、各ブロックｆｉつ又は複数のプログラムが専
用に又は共用して使用できるように構成されているので
、幾つかの特定のプログラムの行なう王メモリへのアク
セスを他のプログラムに妨害されることなく高速にでき
る、
複数個のブロックに分割され、各々のブロックとプログ
ラムの対応付けをＣＰＵからの指令によって決定するこ
とにより、各ブロックｆｉつ又は複数のプログラムが専
用に又は共用して使用できるように構成されているので
、幾つかの特定のプログラムの行なう王メモリへのアク
セスを他のプログラムに妨害されることなく高速にでき
る、
第１図はこの発明の一実施例を使用した電子計算機の構
成図、第２図はこの発明のキャッシュメモリのブロック
とプログラムとの対応の一例を示す図、第３図は従来の
キャッシュメモリを使用した電子計算機の構成図である
。 図において、（／ｌ ＃ ＠ ＣＰＵ、 Ｌ２１ ｅ
０主メモリ、（３１と（３Ａ）・φキャッシュメモリ、
（ｑｌ・φ動的キャッシュメモリ、（Ｓ）・Φ静的キャ
ッシュメモリ、（ミ）・φキャッシュメモリのブロック
、（７）・・プログラムである。 なお、図中、同一符号は同−又は相当部分を示す。
成図、第２図はこの発明のキャッシュメモリのブロック
とプログラムとの対応の一例を示す図、第３図は従来の
キャッシュメモリを使用した電子計算機の構成図である
。 図において、（／ｌ ＃ ＠ ＣＰＵ、 Ｌ２１ ｅ
０主メモリ、（３１と（３Ａ）・φキャッシュメモリ、
（ｑｌ・φ動的キャッシュメモリ、（Ｓ）・Φ静的キャ
ッシュメモリ、（ミ）・φキャッシュメモリのブロック
、（７）・・プログラムである。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (3)
- （１）複数個のブロックに分割され、それぞれのブロッ
クが１つ又は複数のプログラムによつて専用的に又は共
用して使用され、前記ブロックと前記プログラムの対応
付けがＣＰＵからの指令によつて制御されることを特徴
とするキャシュメモリ。 - （２）各ブロックの大きさが同一である特許請求の範囲
第１項記載のキャッシュメモリ。 - （３）各ブロックの大きさが互に異なる特許請求の範囲
第１項記載のキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284280A JPS62144257A (ja) | 1985-12-19 | 1985-12-19 | キヤツシユメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284280A JPS62144257A (ja) | 1985-12-19 | 1985-12-19 | キヤツシユメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62144257A true JPS62144257A (ja) | 1987-06-27 |
Family
ID=17676486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60284280A Pending JPS62144257A (ja) | 1985-12-19 | 1985-12-19 | キヤツシユメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144257A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0492943A (ja) * | 1990-08-06 | 1992-03-25 | Toshiba Corp | 高速ｌａｎのディスクサーバ |
| JP2004178571A (ja) * | 2002-11-11 | 2004-06-24 | Matsushita Electric Ind Co Ltd | キャッシュ制御装置、キャッシュ制御方法、コンピュータシステム |
| JP2006520044A (ja) * | 2003-03-06 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データフローアプリケーションを処理するために最適化されるキャッシュを備えるデータ処理システム |
| US7287123B2 (en) | 2004-05-31 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Cache memory, system, and method of storing data |
-
1985
- 1985-12-19 JP JP60284280A patent/JPS62144257A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0492943A (ja) * | 1990-08-06 | 1992-03-25 | Toshiba Corp | 高速ｌａｎのディスクサーバ |
| JP2004178571A (ja) * | 2002-11-11 | 2004-06-24 | Matsushita Electric Ind Co Ltd | キャッシュ制御装置、キャッシュ制御方法、コンピュータシステム |
| JP4664586B2 (ja) * | 2002-11-11 | 2011-04-06 | パナソニック株式会社 | キャッシュ制御装置、キャッシュ制御方法、コンピュータシステム |
| JP2006520044A (ja) * | 2003-03-06 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データフローアプリケーションを処理するために最適化されるキャッシュを備えるデータ処理システム |
| US7287123B2 (en) | 2004-05-31 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Cache memory, system, and method of storing data |
| US7574572B2 (en) | 2004-05-31 | 2009-08-11 | Panasonic Corporation | Cache memory, system, and method of storing data |
| US7904675B2 (en) | 2004-05-31 | 2011-03-08 | Panasonic Corporation | Cache memory, system, and method of storing data |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040143712A1 (en) | Task synchronization mechanism and method | |
| CA2386558A1 (en) | Register set used in multithreaded parallel processor architecture | |
| ATE12708T1 (de) | Verfahren und vorrichtung zum steuern von konflikten bei mehrfachzugriffen zum selben cache-speicher eines digitalen datenverarbeitungssystems mit zumindest zwei, je einen cache enthaltenden, prozessoren. | |
| JPS62165250A (ja) | 仮想記憶方法 | |
| CN107704324B (zh) | 一种面向多核确定性的基于硬件的内存隔离方法 | |
| JPS62144257A (ja) | キヤツシユメモリ | |
| JPS5911921B2 (ja) | 数値制御装置 | |
| CA2081913A1 (en) | Method and apparatus for managing page zero memory accesses in a multi-processor system | |
| JPS63244152A (ja) | 拡張記憶装置アクセス制御装置 | |
| JPH0370038A (ja) | 高級言語プログラムの変数割付け方式 | |
| JPS6299844A (ja) | アドレス変換装置 | |
| JPS62131352A (ja) | アドレス変換制御方式 | |
| JPS5619153A (en) | Virtual computer system | |
| JPS61193244A (ja) | 仮想記憶方式のウインドウ経由デ−タアクセス方法 | |
| KR940022284A (ko) | 공유메모리의 액세스 제어 방법 | |
| JPH02115958A (ja) | データ転送制御方式 | |
| JPS60134940A (ja) | 情報処理装置のレジスタ選択方式 | |
| JPS63108448A (ja) | 入出力要求制御方式 | |
| JPS6364132A (ja) | タスク制御構造体アクセス方式 | |
| JPH02171831A (ja) | コンパイラのデータ接近方式 | |
| JPS6360427B2 (ja) | ||
| JPS6195463A (ja) | 固有空間制御方式 | |
| JPH02101552A (ja) | アドレス変換バッファ処理方式 | |
| KR20020063365A (ko) | 다중 프로세서의 공유메모리 실시간 공유 사용방법 | |
| JPH03132842A (ja) | 高速オンデマンドページング方式 |