JPS62144257A - Cache memory - Google Patents

Abstract

PURPOSE:To given an access at a main memory at high speed by dividing a cache memory into plural blocks and allocating each of these blocks exclusively or in common to plural programs. CONSTITUTION:A cache memory 3A is divided into four blocks 0-3. While a program 7 includes four programs 0-3. Then the correspondence is secured between the program 7 and the block 6 of the memory 3A by the command of a CPU 1. In other words, a block 0 is allocated to a program 0 and can be used exclusively with no disturbance given from other programs. Then blocks 1 and 2 are allocated to a program 1 for the exclusive use of both blocks. A block 3 is allocated in common to both programs 2 and 3.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子計算機のキャッシュメモリ、特に複数
個のブロックに分割され、それぞれのブロックがプログ
ラムによって使用されるキャッシュメモリに関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a cache memory for an electronic computer, and particularly to a cache memory that is divided into a plurality of blocks, each of which is used by a program.

〔従来の技術〕[Conventional technology]

８３図は従来のキャッシュメモリを使用した電子計算機
の構成図である。FIG. 83 is a block diagram of an electronic computer using a conventional cache memory.

図において、ｆ／ｌはＣＰＵ、（２）は主メモリ、（３
）はキャッシュメモリである。なお、キャッシュメモリ
（３）は動的キャッシュメモリ（ｇｌおよび静的キャッ
シュメモリ（５）からなる。In the figure, f/l is the CPU, (2) is the main memory, and (3
) is cache memory. Note that the cache memory (3) consists of a dynamic cache memory (gl) and a static cache memory (5).

従来のキャッシュメモリを使用した電子計算機は上述し
たように構成されており、ＣＰｔＨ／ｌが主メモ１月２
１ヲアクセスするとき、まずアクセスするデータがキャ
ッシュメモリ（、？）の中にあるかどうがを探索する。A computer using conventional cache memory is configured as described above, and CPtH/l is the main memo January 2
1. When accessing something, first it is searched to see if the data to be accessed is in the cache memory (,?).

もしアクセスするデータがキャッシュメモ１月３）の中
にあるならば、主メモ１月２）をアクセスする必要はな
く、キャッシュメモリ（３）のみをアクセスする。逆に
もしアクセスするデータがキャッシュメモ１月３〕の中
にないならば、主メモ１月２）をアクセスする。このと
き同時に同じデータをキャッシュメモリ（３）内の動的
キャッシュメモリ（Ｋ＋にコピーしておき、次の同一デ
ータに対してアクセスされることに備える。If the data to be accessed is in the cache memo (January 3), there is no need to access the main memory (January 2), and only the cache memory (3) is accessed. Conversely, if the data to be accessed is not in the cache memo January 3], the main memo January 2) is accessed. At this time, the same data is simultaneously copied to the dynamic cache memory (K+) in the cache memory (3) in preparation for the next access to the same data.

静的キャッシュメモ１月５）は、あらがじめＣＰ　Ｕ（
／１からの指令によって主メモ１月＝）の特定の部分の
データがコピーされており、ＣＰ　Ｕ（／ｌからの指令
がない限り、主メモ１月二］の特定の部分との対応付け
は変わらない。これに対して、動的キャッシュメモ１月
ｑ）は、ＣＰ　Ｕｆ／ｌから指令によらないで自動的に
最新にアクセスされた主メモ１月２）内のデータのコピ
ーを保持する。The static cache memo (January 5) is preliminarily cached by the CPU (
The data of a specific part of the main memo January =) has been copied by a command from /1, and the data is associated with a specific part of the main memo January 2] by the CPU (unless there is a command from /l). On the other hand, the dynamic cache memo January q) automatically maintains a copy of the data in the main memo January 2) that was most recently accessed without any command from the CP Uf/l. do.

主メモリ（２）をアクセスするのに要する時間より、キ
ャッシュメモリ（３）をアクセスするのに要する時間を
はるかに短かくて済むようにしておくことにより、ＣＰ
ＵＩ／）は統計的に主メモリ（２）を直接アクセスする
ことよりはるかに短い時間で主メモリ（２）内のデータ
をアクセスできる。By ensuring that the time required to access the cache memory (3) is much shorter than the time required to access the main memory (2), the CP
UI/) can access data in main memory (2) statistically in much less time than directly accessing main memory (2).

静的キャッシュメモ１月ｊ）と主メモ１月＝）との対応
付けは、ＣＰｔＪＭからの指令がない限り変化しないの
で、静的キャッシュメモリにはあらかじめ頻繁にアクセ
スされる主メモリー）の部分を対応させておくと効果が
ある。一方、動的キャッシュメモリ（φ）は自動的に主
メモ１月２）との対応付けが変化するので、主メモリ（
２１のＷ４繁にアクセスされる部分があらかじめわかっ
ていない場合に適している。The correspondence between the static cache memo January j) and the main memory January =) will not change unless there is a command from CPtJM, so the part of the main memory (main memory) that is frequently accessed is stored in advance in the static cache memory. It will be effective if you respond accordingly. On the other hand, the dynamic cache memory (φ) automatically changes its association with the main memory (January 2), so the main memory (φ) changes automatically.
W4 of 21 is suitable when frequently accessed parts are not known in advance.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の動的キャッシュメモリでは、電子計算機上での処
理が複数のプログラムを同時に実行させるマルチプログ
ラミングを行なうことについては考慮ちれておらす、特
定の指定したプログラムの行すう主メモリへのアクセス
を高速に行なうことができないという問題点があった。Conventional dynamic cache memory does not take into account multiprogramming, in which multiple programs are executed simultaneously on a computer; instead, it handles access to main memory by a specific specified program. There was a problem that it could not be done at high speed.

また、そのようなプログラムのアクセスする主メモリの
部分を静的キャッシュメモリに対応付けても、アクセス
する主メモリの部分の大きさが静的キャッシュメモリよ
り大きい場合には十分な効果を得ることができないとい
う問題点もあった。Furthermore, even if such programs access a portion of main memory that is associated with static cache memory, sufficient effects may not be obtained if the size of the portion of main memory that is accessed is larger than the static cache memory. There was also the problem that it was not possible.

この発明は上記のような問題点を解決するためになされ
たもので、マルチプログラミング環境におい１、指定さ
れた１つ又は幾つかのプログラムノ行なう主メモリへの
アクセスを高速＆Ｃするコトができるキャッシュメモリ
を得ることを目的とする。This invention was made in order to solve the above-mentioned problems, and provides a cache that can perform high-speed access to main memory for one or several specified programs in a multiprogramming environment. The purpose is to obtain memory.

〔問題点を解決するための手段〕[Means for solving problems]

この発明にかかるキャッシュメモリは、′０．数個のブ
ロックに分割され、その分割されたブロックの各々が１
つの指定されたプログラムに対して割当てられ、また複
数のプログラムが共用するブロックとして割当てらるも
のでめる。The cache memory according to the present invention includes '0. It is divided into several blocks, each of which has 1 block.
A block is allocated to one specified program, and is also allocated as a block shared by multiple programs.

〔作　用〕[For production]

この発明においては、プログラムの行なう主メモリへの
アクセスを他のプログラムに妨害されることなく高速に
行なうことができる。In this invention, a program can access the main memory at high speed without being interfered with by other programs.

〔実施例〕〔Example〕

以下、この発明の一実施例を第１図および第二図につい
て説明する。第１図はこの発明のキャッシュメモリの一
実施例を使用し良電子計算機の構成図であり、そして第
２図はこのキャッシュメモリの各ブロックとプログラム
との対応の一例を示す図である。図において、（ハはＣ
ＰＵ、（２１は主メモリ、（３Ａ）はキャッシュメモリ
、（６）はキャッシュメモＩＪ（、？Ａ）を複数個の同
じ大きさに分割したブロック、（ワ）はプログラムであ
る。第２図は、ブロックの数がψ個でプログラムの数が
弘つの場合について示されている。An embodiment of the present invention will be described below with reference to FIGS. 1 and 2. FIG. 1 is a block diagram of a computer using an embodiment of the cache memory of the present invention, and FIG. 2 is a diagram showing an example of the correspondence between each block of the cache memory and a program. In the figure, (C is C
PU, (21 is the main memory, (3A) is the cache memory, (6) is a block obtained by dividing the cache memory IJ (,?A) into multiple pieces of the same size, and (wa) is the program. Fig. 2 is shown for the case where the number of blocks is ψ and the number of programs is large.

第二図においてキャッシュメモリ（３Ａ）はブロックＯ
からブロック３までの９個のブロックに分割されている
。一方、プログラム（ワ）としてはプログラム０からプ
ログラム３″１での１つがある。プログラム（７）とキ
ャッシュメモリ（３Ａ）のブロック（６）との対応はＣ
Ｐ　Ｕ（／１からの指令によって行なわれる。第１図で
は、プログラムＯに対してはブロック０が割当てられ、
プログ２ムｌに対してはブロックｌとブロックコがそれ
ぞれ専用に割当てられ、そしてブロック３は残りのプロ
グラムであるプロゲラムコとプログラムＪの共用のブロ
ックとして割当てられている。In Figure 2, the cache memory (3A) is block O
It is divided into nine blocks from block 3 to block 3. On the other hand, there is one program (wa) from program 0 to program 3''1.The correspondence between program (7) and block (6) of cache memory (3A) is C
This is done by a command from P U (/1. In FIG. 1, block 0 is assigned to program O,
For program 2ml, block 1 and blockco are respectively allocated exclusively, and block 3 is allocated as a block shared by the remaining programs, progelamco and program J.

このように、プログラム（７）とブロック（６）の対応
付けを行なうことにより、プログラムθはブロック０を
他のプログラムによって妨害されずに使用することがで
きる。また、プログラム／はブロック／とブロックコを
専用に使用することができ、このときプログラムｌのア
クセスする主メモリ（２）の部分の大きさが割当てられ
たブロックｌとブロツクコの大きさより大きい場合には
、キャッシュメモＩＪ（ＪＡ）は割当てられたブロック
の太ささの範囲内で主メモＩＪ　（，２１との対応付け
を自動的に変更する。ブロック３は、７つのプログラム
に専用的に割当てられるのではなく、残りの全てのプロ
グラムによって共用され、従来のキャッシュメモリ（３
）における動的キャッシュメモ１月りの役割を果してい
る。By associating program (7) and block (6) in this way, program θ can use block 0 without being interfered with by other programs. Also, program / can use block / and blockco exclusively, and in this case, if the size of the part of main memory (2) that program l accesses is larger than the size of allocated block l and blockco, The cache memo IJ (JA) automatically changes its association with the main memory IJ (,21) within the range of the allocated block thickness.Block 3 is exclusively allocated to seven programs. It is shared by all remaining programs instead of using traditional cache memory (3
) plays the role of dynamic cache memo January.

以上のように、プログラムとブロックの対応付けは、固
定的なものではなく、ＣＰＵからの指令によって変更す
ることができて、最も効率の良い対応付けを行なうこと
が可能である。As described above, the correspondence between programs and blocks is not fixed, but can be changed by instructions from the CPU, making it possible to perform the most efficient correspondence.

なお、上記実施例では、ブロックの数はｑ個としたが、
２個以上の任意の数であってもよい。また、ブロックの
大きさは同一としたがブロックによっては大きさが異な
っていてもよい。In addition, in the above embodiment, the number of blocks was q, but
It may be any number greater than or equal to two. Furthermore, although the blocks are assumed to have the same size, some blocks may have different sizes.

〔発明の効果〕〔Effect of the invention〕

以上に説明したように、この発明のキャッシュメモリは
複数個のブロックに分割され、各々のブロックとプログ
ラムの対応付けをＣＰＵからの指令によって決定するこ
とにより、各ブロックｆｉつ又は複数のプログラムが専
用に又は共用して使用できるように構成されているので
、幾つかの特定のプログラムの行なう王メモリへのアク
セスを他のプログラムに妨害されることなく高速にでき
る、As explained above, the cache memory of the present invention is divided into a plurality of blocks, and by determining the correspondence between each block and a program according to a command from the CPU, each block can be dedicated to one or more programs. Because it is configured so that it can be used separately or in common, access to the main memory performed by some specific programs can be made faster without being interfered with by other programs.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例を使用した電子計算機の構
成図、第２図はこの発明のキャッシュメモリのブロック
とプログラムとの対応の一例を示す図、第３図は従来の
キャッシュメモリを使用した電子計算機の構成図である
。 図において、（／ｌ　＃　＠　ＣＰＵ、　Ｌ２１　ｅ　
０主メモリ、（３１と（３Ａ）・φキャッシュメモリ、
（ｑｌ・φ動的キャッシュメモリ、（Ｓ）・Φ静的キャ
ッシュメモリ、（ミ）・φキャッシュメモリのブロック
、（７）・・プログラムである。 なお、図中、同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram of an electronic computer using an embodiment of the present invention, FIG. 2 is a diagram showing an example of the correspondence between cache memory blocks of the present invention and programs, and FIG. 3 is a diagram showing a conventional cache memory. It is a block diagram of the electronic computer used. In the figure, (/l # @ CPU, L21 e
0 main memory, (31 and (3A)・φ cache memory,
(ql/φ dynamic cache memory, (S)/φ static cache memory, (mi)/φ cache memory block, (7)... program. In the figure, the same reference numerals are the same or equivalent. Show parts.

Claims (3)

【特許請求の範囲】[Claims] （１）複数個のブロックに分割され、それぞれのブロッ
クが１つ又は複数のプログラムによつて専用的に又は共
用して使用され、前記ブロックと前記プログラムの対応
付けがＣＰＵからの指令によつて制御されることを特徴
とするキャシュメモリ。(1) It is divided into a plurality of blocks, each block is used exclusively or shared by one or more programs, and the correspondence between the blocks and the programs is determined by instructions from the CPU. A cache memory characterized by being controlled. （２）各ブロックの大きさが同一である特許請求の範囲
第１項記載のキャッシュメモリ。(2) The cache memory according to claim 1, wherein each block has the same size. （３）各ブロックの大きさが互に異なる特許請求の範囲
第１項記載のキャッシュメモリ。(3) The cache memory according to claim 1, in which each block has a different size.