JPS62131572A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPS62131572A JPS62131572A JP27148585A JP27148585A JPS62131572A JP S62131572 A JPS62131572 A JP S62131572A JP 27148585 A JP27148585 A JP 27148585A JP 27148585 A JP27148585 A JP 27148585A JP S62131572 A JPS62131572 A JP S62131572A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- film
- oxidation
- layer
- convex
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の製造方法に係り、特に凸型半導
体層の側壁に高精度な接合面積の多結晶半導体層を設け
るのに適したものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a method for manufacturing a semiconductor device, and is particularly suitable for providing a polycrystalline semiconductor layer with a highly precise bonding area on the side wall of a convex semiconductor layer. It is.
従来の半導体装置は特開昭５８−７３１５６号に記載の
ように、バイポーラ・トランジスタのベース電極を絶縁
膜にはさまれた多結晶半導体層により取り出す構造によ
って寄生容量が小さく高速動作を実現していた。ここで
、このトランジスタのペース電極である多結晶半導体層
の形成までの工程は第１図に示したようである。その製
造工程を説明すると、第１図（ａ） ： ｐ型８１基板
１上にｎ２型埋込層拡散２を行ないｎ型Ｓｉエピタキシ
ャル層３を成長し、全面にシリコン酸化膜１０．シリコ
ン酸化膜以外の絶縁膜たとえばシリコンちつ化膜（ＳＩ
ｉＮ４）５０ 、およびシリコン酸化膜２０を堆積し、
パターンニングしてトランジスタの活性部分に３層膜１
０，５０．２０を残す。その３層絶縁膜１０，５０．２
０をマスクとしてシリコン・エピタキシャル層をエツチ
ングして凸型になるようにする。このとき、エツチング
によりマスク１０．５０．２０の端部より内側にシリコ
ン層が入り込む様にする。Conventional semiconductor devices have a structure in which the base electrode of a bipolar transistor is extracted from a polycrystalline semiconductor layer sandwiched between insulating films, as described in Japanese Patent Application Laid-Open No. 58-73156, which achieves low parasitic capacitance and high-speed operation. Ta. Here, the steps up to the formation of the polycrystalline semiconductor layer which is the space electrode of this transistor are as shown in FIG. To explain the manufacturing process, FIG. 1(a): An n2 type buried layer diffusion 2 is performed on a p type 81 substrate 1, an n type Si epitaxial layer 3 is grown, and a silicon oxide film 10 is formed on the entire surface. Insulating films other than silicon oxide films, such as silicon oxide films (SI
iN4) 50 and a silicon oxide film 20 are deposited,
Patterning and forming a three-layer film 1 on the active part of the transistor
0.50.20 left. The three-layer insulating film 10, 50.2
Using 0 as a mask, the silicon epitaxial layer is etched into a convex shape. At this time, etching is performed so that the silicon layer enters inside the edges of the masks 10, 50, and 20.
第１図（ｂ）：熱酸化により酸化膜３０を形成後、シリ
コン５つ化膜（８１ｘＮ４１６０を全面に堆積し、選択
エツチングにより凸型シリコン層の側面にのみシリコン
ちつ化膜６０を残す。FIG. 1(b): After forming an oxide film 30 by thermal oxidation, a silicon nitride film (81×N4160) is deposited on the entire surface, and a silicon nitride film 60 is left only on the side surfaces of the convex silicon layer by selective etching.
第１図（Ｃ）：熱酸化により酸化ｇＸ４０を形成するっ
このとき凸型シリコン層の側面のシリコン酸化膜はほと
んど成長せず凸型以外の領域のみ厚い酸化膜４０となる
。FIG. 1(C): Forming oxide gX40 by thermal oxidation At this time, the silicon oxide film on the side surfaces of the convex silicon layer hardly grows, leaving a thick oxide film 40 only in areas other than the convex type.
第１図（ｄ）：シリコンちつ化膜６０を除去後ホトレジ
ストヲ塗布しパターンニングして（１００）、シリコン
酸化膜４０をエツチングする。このとき。FIG. 1(d): After removing the silicon oxide film 60, a photoresist is applied and patterned (100), and the silicon oxide film 40 is etched. At this time.
凸型シリコン層上部に開口部２００ができる。An opening 200 is formed above the convex silicon layer.
第１図（ｅ）：全面に多結晶シリコン層を形成し、パタ
ーンニングして（３００）、エピタキシャル層の凸部の
側面のみ多結晶シリコンと接するようにする。FIG. 1(e): A polycrystalline silicon layer is formed over the entire surface and patterned (300) so that only the sides of the convex portions of the epitaxial layer are in contact with the polycrystalline silicon.
以上の工程によって凸型シリコン層の側面に多結晶シリ
コン層を接する構造を実現できる。しか・Ｕながら、第
１図（Ｃ）において熱酸化により形成されたシリコン酸
化膜４０は凸型シリコン層の上方にも成長し図に示す様
な形状をとる。それ故、第１図（ｄ）のシリコン酸化膜
エツチング時に凸型シリコン側面の開口部２０００面積
がばらつきやすく。Through the above steps, a structure in which the polycrystalline silicon layer is in contact with the side surface of the convex silicon layer can be realized. However, in FIG. 1C, the silicon oxide film 40 formed by thermal oxidation also grows above the convex silicon layer and takes the shape shown in the figure. Therefore, when etching the silicon oxide film in FIG. 1(d), the area of the opening 2000 on the side surface of the convex silicon tends to vary.
後の工程で多結晶シリコン層３００からｐ型不純物を拡
散した場合、このｐ型拡散領域とシリコン・エピタキシ
ャル層の接合面積が高精度に制御しにくい。このため、
逆方向動作におけるベース・エミッタ間電圧ＶＢＫのば
らつきが犬きくなり集積回路への適用の障害となる可能
性があつ之つ〔発明の目的〕
本発明の目的は、従来の半導体装置製造方法の上述の欠
点を改善し、凸型シリコン層側面に高精度の開口部を形
成し、多結晶シリコン層との接合面積のばらつきを低減
できる半導体装置の製造方法を提供することにある。When p-type impurities are diffused from the polycrystalline silicon layer 300 in a later step, it is difficult to control the junction area between the p-type diffusion region and the silicon epitaxial layer with high precision. For this reason,
The dispersion of the base-emitter voltage VBK during reverse operation becomes severe and may become an obstacle to application to integrated circuits. It is an object of the present invention to provide a method for manufacturing a semiconductor device, which can improve the drawbacks of the semiconductor device, form a highly accurate opening on the side surface of a convex silicon layer, and reduce variations in the junction area with a polycrystalline silicon layer.
そこで本発明では、上記目的のために凸型シリコン層側
面のシリコンちつ化膜形成を２度行なりことにより高精
度のシリコン開口部を形成し、多結晶シリコン層との接
合面積のばらつきを低減した。Therefore, in the present invention, for the above purpose, a silicon dust film is formed on the side surface of the convex silicon layer twice to form a highly precise silicon opening and to reduce the variation in the bonding area with the polycrystalline silicon layer. Reduced.
以下に１本発明の実施例を参照して詳細に説明する。 The present invention will be described in detail below with reference to one embodiment.
実施例１
第２図に１本発明の半導体装置の製造方法の実施例をホ
す。第２図（ａ） ： ｐ型Ｓ１基板１上にｎ０埋込層
拡散２を行いｎ型エピタキシャル層３を成長し、全面に
シリコン酸化膜１０． シリコン酸化膜以外の絶縁膜、
九とえばシリコンちつ化膜（Ｓ’３Ｎ４）５０．および
シリコン酸化膜２０を堆積し、パターンニングしてトラ
ンジスタの活性部分のみ３層１０，５０．２０を残す、
３層絶縁膜１０．５０．２０をマスクトシてシリコンエ
ピタキシャル層をエツチングして凸型になる様にする。Embodiment 1 FIG. 2 shows an embodiment of the method for manufacturing a semiconductor device according to the present invention. FIG. 2(a): On a p-type S1 substrate 1, an n0 buried layer is diffused 2, an n-type epitaxial layer 3 is grown, and a silicon oxide film 10 is formed on the entire surface. Insulating films other than silicon oxide films,
For example, silicon film (S'3N4) 50. and depositing a silicon oxide film 20 and patterning it to leave three layers 10, 50 and 20 only in the active part of the transistor,
The three-layer insulating film 10, 50, 20 is masked and the silicon epitaxial layer is etched to form a convex shape.
このエツチング深さによって凸型シリコン層の側面部の
多結晶シリコンとの接合面積を決定する。The etching depth determines the bonding area of the side surface of the convex silicon layer with the polycrystalline silicon.
第２図（ｂ）：熱酸化により酸化膜３１を形成し。FIG. 2(b): An oxide film 31 is formed by thermal oxidation.
全面にシリコンちつ化膜を堆積し選択エツチングにより
凸型シリコン層の側面にのみシリコンちつ化膜７０を残
す。A silicon dust film is deposited on the entire surface and selectively etched to leave the silicon dust film 70 only on the side surfaces of the convex silicon layer.
第２図（Ｃ）：シリコン酸化膜３１をエツチングして突
起部以外のシリコン・エピタキシャル層を露出し、シリ
コン・エピタキシャル層をエツチングして熱酸化して酸
化膜３２を形成する。その後、全面にシリコンちつ化物
全堆積し選択エツチングにより凸型シリコン層の側面に
のみシリコンちつ化膜８０を残す。ここでシリコン酸化
膜３１の側面にはシリコンちつ化膜７０，８０が２層構
造となりシリコン酸化膜３２の側面ではシリコンちつ化
膜８０が１層である。FIG. 2(C): The silicon oxide film 31 is etched to expose the silicon epitaxial layer other than the protrusions, and the silicon epitaxial layer is etched and thermally oxidized to form an oxide film 32. FIG. Thereafter, silicon nitride is completely deposited on the entire surface, and by selective etching, the silicon nitride film 80 is left only on the side surfaces of the convex silicon layer. Here, the side surface of the silicon oxide film 31 has a two-layer structure of silicon dust films 70 and 80, and the side surface of the silicon oxide film 32 has a single layer of silicon dust film 80.
第２図（ｄ）：熱酸化により、酸化膜４１を形成する。FIG. 2(d): An oxide film 41 is formed by thermal oxidation.
このとき、凸型シリコン層の側面にシリコンちつ化膜が
２層７０．８０残っている部分においてはシリコンちつ
化膜が１層８０の部分に比べて酸化膜が成長せず、はぼ
酸化膜３１の厚さは変化しない。At this time, in the part where two silicon dust films remain on the side surface of the convex silicon layer, the oxide film does not grow as much as in the part where one silicon dust film 80 remains. The thickness of oxide film 31 does not change.
第２図（ｅ）：シリコンちつ化膜７０，８０を除去後ホ
トレジストを塗布しパターンニングして（１００）、シ
リコン酸化膜４１をエツチングする。このとき、凸型シ
リコン層上部に開口部２０１ができる。ここではホトレ
ジストを用いてシリコン酸化膜４１をエツチングしてい
るが、特にエツチングのためのパターンニングは行なわ
なくても良い。ここで、この開口部形成工程では開口部
下方のシリコン酸化膜４１は第２図（ｄ）の熱酸化によ
りシリコン酸化膜３１より厚く成長しており、その厚さ
の差によりシリコン酸化膜３１部分のみが選択的に開口
できる。FIG. 2(e): After removing the silicon nitride films 70 and 80, photoresist is applied and patterned (100), and the silicon oxide film 41 is etched. At this time, an opening 201 is formed above the convex silicon layer. Although the silicon oxide film 41 is etched here using photoresist, it is not necessary to perform any particular patterning for etching. In this opening forming process, the silicon oxide film 41 below the opening has grown thicker than the silicon oxide film 31 due to the thermal oxidation shown in FIG. 2(d), and due to the difference in thickness, the silicon oxide film 31 only can be selectively opened.
第２図（０：全面に多結晶シリコン層を堆積しパターン
ニングして（３００）、エピタキシャル層の凸部の側面
のみ多結晶シリコンと接するようにする。FIG. 2 (0: A polycrystalline silicon layer is deposited and patterned on the entire surface (300) so that only the side surfaces of the convex portions of the epitaxial layer are in contact with the polycrystalline silicon.
以上の工程により、凸型シリコン層側面の多結晶シリコ
ン層の接する面積を高精度に制御できる。Through the above steps, the area in contact with the polycrystalline silicon layer on the side surface of the convex silicon layer can be controlled with high precision.
すなわち、その接合面積は８２図（ａ）のシリコン層エ
ツチング深さで決定され、その後の工程ではシリコン酸
化膜、シリコンちつ化膜で覆われたまま維持される。さ
らにその部分のシリコン酸化膜のみが選択的にエツチン
グできるからである。That is, the junction area is determined by the etching depth of the silicon layer shown in FIG. 82(a), and is maintained covered with the silicon oxide film and silicon dust film in the subsequent steps. Furthermore, only that portion of the silicon oxide film can be selectively etched.
実施例２
第３図は１本発明における半導体装置の製造方法におい
て、第２図（Ｃ）の熱酸化工程で形成する酸化膜を酸化
膜３１の２倍以上の厚い酸化膜３３とする方法を示した
ものである。その他の工程は第２図で示したものと同様
である。本方法金用いれば、凸型シリコン層側面に多結
晶シリコン層を接するために行なうシリコン酸化膜のエ
ツチング（第２図（ｅ））において、開口予定部の酸化
膜厚さが薄いため一層の選択性をもたせることができる
。Embodiment 2 FIG. 3 shows a method of manufacturing a semiconductor device according to the present invention, in which the oxide film formed in the thermal oxidation step of FIG. This is what is shown. The other steps are the same as those shown in FIG. If this method is used, the etching of the silicon oxide film (Fig. 2(e)) for contacting the polycrystalline silicon layer with the side surface of the convex silicon layer will be easier because the oxide film is thinner in the area where the opening is planned. It can have sex.
実施例３
第４図は１本発明だおける半導体装置の潤造方法におい
て、第２図（Ｃ）のシリコン・エツチング工程で凸型シ
リコン層下部にテーパーを設ける方法を示したものであ
る。その他の工程は第２図で示したものと同様である。Embodiment 3 FIG. 4 shows a method of forming a taper at the bottom of a convex silicon layer in the silicon etching step of FIG. 2(C) in a method of fabricating a semiconductor device according to the present invention. The other steps are the same as those shown in FIG.
本方法を用いれば、その後の熱酸化膜４１形成工程にお
いて凸型シリコン部のテーパーによって応力が集中せず
欠陥発生を防止することができる。また、凸型シリコン
のテーパーによってシリコンちつ化ｇｓｏの選択エツチ
ング時に側面のシリコンちつ化膜８０の厚さが下端部に
向って薄くなるため、後の熱酸化によって酸化膜４１の
バーズビークが酸化膜３１の下端部にまで達して酸化膜
３１よりも厚く形成される。If this method is used, stress will not be concentrated due to the taper of the convex silicon portion in the subsequent step of forming the thermal oxide film 41, and defects can be prevented from occurring. In addition, due to the taper of the convex silicon, the thickness of the silicon dust film 80 on the side surface becomes thinner toward the lower end during selective etching of the silicon dust gso, so that the bird's beak of the oxide film 41 is oxidized by subsequent thermal oxidation. It reaches the lower end of the film 31 and is formed thicker than the oxide film 31.
それ故、後のシリコン酸化１４エツチング工程（第２図
（ｅ））において選択性を向上できる。Therefore, the selectivity can be improved in the subsequent silicon oxide 14 etching step (FIG. 2(e)).
以上の各実施例１〜３においては、半導体としてＱａＡ
ｓ等の池の半導体を用いても実現でき、また各実施例で
のｐ型、ｎ型の導電型を逆に用いることができるのは勿
論である。In each of Examples 1 to 3 above, QaA is used as the semiconductor.
It goes without saying that the present invention can be realized using a semiconductor such as S or the like, and the conductivity types of p-type and n-type in each embodiment can be reversed.
本発明如よれば、凸型半導体層の側壁に絶縁１漠ではさ
まれた多結晶半導体層を接する構造を設けるのに際して
、その接合面、償金高精度に制御することが可能で、半
導体装置の精度向上にムめて有効である。According to the present invention, when providing a structure in which a polycrystalline semiconductor layer sandwiched between insulating layers is in contact with the side wall of a convex semiconductor layer, it is possible to control the bonding surface and compensation with high precision, and to improve the performance of a semiconductor device. This is extremely effective in improving accuracy.
第１図は従来の半導体装置の製造方法を示す断面図、第
２図は本発明の半導体装置の製造方法を示す断面図、第
３図、第４図は本発明の半導体装置の製造方法の他の実
施例を示す断面図である。
ｌ・・・ｐｍｓｉ基板、２・・・ｎ０型埋込層、３・・
・ｎ型Ｓｒｘピタキシャル層、１０，２０，３０，３１
゜３２．３３，３４．４０．４１・・・シリコン酸化膜
、５０．６０，７０．８０・・・シリコンちっ化膜、１
００・・・レジスト、２００．２０１・・・シリコン開
茅１０
（ａ−）
′４１囚
Ｃｅ）
茅２０
茅２凹FIG. 1 is a cross-sectional view showing a conventional method for manufacturing a semiconductor device, FIG. 2 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the present invention, and FIGS. 3 and 4 are cross-sectional views showing a method for manufacturing a semiconductor device according to the present invention. FIG. 7 is a sectional view showing another embodiment. l... pmsi substrate, 2... n0 type buried layer, 3...
・N-type Srx pitaxial layer, 10, 20, 30, 31
゜32.33, 34.40.41...Silicon oxide film, 50.60,70.80...Silicon nitride film, 1
00...Resist, 200.201...Silicon open 10 (a-) '41 Ce) 20 Chi 2 concave
Claims (1)
、耐酸化性膜および絶縁膜を順次形成する工程と、前記
３層膜をパターンニングしてこの３層膜をマスクにして
半導体層をエッチングして凸型半導体層を形成する工程
と、第１の絶縁膜を形成する工程と、全面に第１の耐酸
化性膜を堆積し異方性エッチングにより凸型半導体層側
面にのみ第１の耐酸化性膜を残す工程と、凸型半導体層
部以外の第１の絶縁膜をエッチング除去する工程と、露
出した半導体層をエッチングする工程と、第２の絶縁膜
を形成する工程と、全面に第２の耐酸化性膜を堆積し異
方性エッチングにより凸型半導体層側面にのみ第２の耐
酸化性膜を残す工程と、凸型半導体層以外の部分を選択
酸化法により第３の絶縁膜を形成する工程と、第１、第
２の耐酸化性膜を除去する工程と、エッチングにより凸
型半導体層上部に半導体層の露出した開口部を形成する
工程と、全面に多結晶半導体層を堆積しパターンニング
して凸型半導体層側面にのみ多結晶半導体層が接するよ
うに設ける工程とを有することを特徴とする半導体装置
の製造方法。 ２、第１導電型半導体基板表面部に第１導電型と反対導
電型の第２導電量の領域を設けた半導体基板上に第２導
電型半導体層を形成する工程と、絶縁膜、耐酸化性膜お
よび絶縁膜を順次形成する工程と、前記３層膜をパター
ンニングしてこの３層膜をマスクにして半導体層をエッ
チングして凸型半導体層を形成する工程と、第１の絶縁
膜を形成する工程と、全面に第１の耐酸化性膜を堆積し
異方性エッチングにより凸型半導体層側面にのみ第１の
耐酸化性膜を残す工程と、凸型半導体層部以外の第１の
絶縁膜をエッチング除去する工程と、露出した半導体層
をエッチングする工程と、第２の絶縁膜を形成する工程
と、全面に第２の耐酸化性膜を堆積し、異方性エッチン
グにより凸型半導体層側面にのみ第２の耐酸化性膜を残
す工程と、凸型半導体層以外の部分を選択酸化法により
第３の絶縁膜を形成する工程と、第１、第２の耐酸化性
膜を除去する工程と、エッチングにより凸型半導体層上
部に半導体層の露出した開口部を形成する工程と、全面
に多結晶半導体層を堆積しパターンニングして凸型半導
体層側面にのみ多結晶半導体層が接するように設ける工
程とを有することを特徴とする半導体装置の製造方法。 ３、第１導電型半導体基板表面部に第１導電型と反対導
電型の第２導電型の領域を設けた半導体基板上に第２導
電型半導体層を形成する工程と、絶縁膜、耐酸化性膜お
よび絶縁膜を順次形成する工程と、前記３層膜をパター
ンニングしてこの３層膜をマスクにして半導体層をエッ
チングして凸型半導体層を形成する工程と、第１の絶縁
膜を形成する工程と、全面に第１の耐酸化性膜を堆積し
異方性エッチングにより凸型半導体層側面にのみ第１の
耐酸化性膜を残す工程と、凸型半導体層部以外の第１の
絶縁膜をエッチング除去する工程と、露出した半導体層
をテーパーエッチングする工程と、第２の絶縁膜を形成
する工程と、全面に第２の耐酸化性膜を堆積し、異方性
エッチングにより凸型半導体層側面にのみ第２の耐酸化
性膜を残す工程と、凸型半導体層以外の部分を選択酸化
法により第３の絶縁膜を形成する工程と、第１、第２の
耐酸化性膜を除去する工程と、エッチングにより凸型半
導体層上部に半導体層の露出した開口部を形成する工程
と、全面に多結晶半導体層を堆積しパターンニングして
凸型半導体層側面にのみ多結晶半導体層が接するように
設ける工程とを有することを特徴とする半導体装置の製
造方法。 ４、第２の絶縁膜の厚さが第１の絶縁膜の厚さの２倍以
上であることを特徴とする特許請求の範囲第３の半導体
装置の製造方法。[Claims] 1. A step of forming a semiconductor layer on a semiconductor substrate, a step of sequentially forming an insulating film, an oxidation-resistant film, and an insulating film, and patterning the three-layer film to form the three-layer film. A process of etching the semiconductor layer using a mask as a mask to form a convex semiconductor layer, a process of forming a first insulating film, and a process of depositing a first oxidation-resistant film on the entire surface and anisotropic etching to form a convex semiconductor layer. A step of leaving the first oxidation-resistant film only on the side surface of the semiconductor layer, a step of etching away the first insulating film other than the convex semiconductor layer portion, a step of etching the exposed semiconductor layer, and a step of etching the second insulating film. a step of forming a film, a step of depositing a second oxidation-resistant film on the entire surface and leaving the second oxidation-resistant film only on the side surfaces of the convex semiconductor layer by anisotropic etching, and a step of depositing a second oxidation-resistant film on the entire surface and leaving the second oxidation-resistant film only on the side surfaces of the convex semiconductor layer, and parts other than the convex semiconductor layer. forming a third insulating film by selective oxidation, removing the first and second oxidation-resistant films, and forming an exposed opening in the semiconductor layer on the top of the convex semiconductor layer by etching. 1. A method for manufacturing a semiconductor device, comprising the steps of: depositing a polycrystalline semiconductor layer over the entire surface and patterning it so that the polycrystalline semiconductor layer contacts only the side surfaces of the convex semiconductor layer. 2. Forming a second conductivity type semiconductor layer on a semiconductor substrate having a second conductivity region of a conductivity type opposite to the first conductivity type on the surface of the first conductivity type semiconductor substrate, and forming an insulating film and an oxidation-resistant a first insulating film; a step of patterning the three-layer film and etching the semiconductor layer using the three-layer film as a mask to form a convex semiconductor layer; a step of depositing a first oxidation-resistant film on the entire surface and leaving the first oxidation-resistant film only on the side surfaces of the convex semiconductor layer by anisotropic etching; A process of etching away the first insulating film, a process of etching the exposed semiconductor layer, a process of forming a second insulating film, and a process of depositing a second oxidation-resistant film on the entire surface and anisotropic etching. A step of leaving a second oxidation-resistant film only on the side surface of the convex semiconductor layer, a step of forming a third insulating film on a portion other than the convex semiconductor layer by selective oxidation, and a step of forming the first and second oxidation-resistant films. a process of removing the polycrystalline semiconductor layer, a process of forming an exposed opening in the semiconductor layer on the top of the convex semiconductor layer by etching, and a process of depositing and patterning a polycrystalline semiconductor layer on the entire surface to form a polycrystalline semiconductor layer only on the side surfaces of the convex semiconductor layer. 1. A method of manufacturing a semiconductor device, comprising the step of providing crystalline semiconductor layers in contact with each other. 3. Forming a second conductivity type semiconductor layer on a semiconductor substrate having a second conductivity type region opposite to the first conductivity type on the surface of the first conductivity type semiconductor substrate, and forming an insulating film and an oxidation-resistant layer. a first insulating film; a step of patterning the three-layer film and etching the semiconductor layer using the three-layer film as a mask to form a convex semiconductor layer; a step of depositing a first oxidation-resistant film on the entire surface and leaving the first oxidation-resistant film only on the side surfaces of the convex semiconductor layer by anisotropic etching; A step of etching away the first insulating film, a step of taper etching the exposed semiconductor layer, a step of forming a second insulating film, a step of depositing a second oxidation-resistant film on the entire surface, and anisotropic etching. a step of leaving a second oxidation-resistant film only on the side surface of the convex semiconductor layer, a step of forming a third insulating film by selective oxidation on a portion other than the convex semiconductor layer, and a step of forming the first and second oxidation-resistant films. a process of removing the oxidizing film, a process of forming an exposed opening in the semiconductor layer on the top of the convex semiconductor layer by etching, and a process of depositing and patterning a polycrystalline semiconductor layer on the entire surface and patterning it only on the sides of the convex semiconductor layer. 1. A method of manufacturing a semiconductor device, comprising the step of providing polycrystalline semiconductor layers in contact with each other. 4. The method of manufacturing a semiconductor device according to claim 3, wherein the thickness of the second insulating film is at least twice the thickness of the first insulating film.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27148585A JPH0783023B2 (en) | 1985-12-04 | 1985-12-04 | Method for manufacturing semiconductor device |
| US06/937,610 US4887145A (en) | 1985-12-04 | 1986-12-03 | Semiconductor device in which electrodes are formed in a self-aligned manner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27148585A JPH0783023B2 (en) | 1985-12-04 | 1985-12-04 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131572A true JPS62131572A (en) | 1987-06-13 |
| JPH0783023B2 JPH0783023B2 (en) | 1995-09-06 |
Family
ID=17500703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27148585A Expired - Fee Related JPH0783023B2 (en) | 1985-12-04 | 1985-12-04 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783023B2 (en) |
-
1985
- 1985-12-04 JP JP27148585A patent/JPH0783023B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783023B2 (en) | 1995-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5369052A (en) | Method of forming dual field oxide isolation | |
| JPS5951153B2 (en) | Manufacturing method of semiconductor device | |
| JPS6242382B2 (en) | ||
| JPS6359538B2 (en) | ||
| JPS62131572A (en) | Manufacture of semiconductor device | |
| JPS61172346A (en) | Semiconductor integrated circuit device | |
| JP3321613B2 (en) | Method for forming shallow and deep grooves in silicon substrate | |
| JPS6161539B2 (en) | ||
| JPS61135136A (en) | Manufacture of semiconductor device | |
| JPS6237543B2 (en) | ||
| JPS5933271B2 (en) | Manufacturing method of semiconductor device | |
| JP2817184B2 (en) | Method for manufacturing semiconductor device | |
| JPS60128633A (en) | Semiconductor device and manufacture thereof | |
| JPS59177940A (en) | Manufacture of element isolation region | |
| JPH0546706B2 (en) | ||
| JPS5823745B2 (en) | MOS | |
| JPH08236608A (en) | Fabrication of semiconductor device | |
| JPS6113383B2 (en) | ||
| JPH0221662A (en) | Insulating gate field effect transistor | |
| JPS62281469A (en) | Semiconductor device | |
| JPS62165364A (en) | Semiconductor device | |
| JPS58137259A (en) | Manufacture of semiconductor device | |
| JPS61196549A (en) | Manufacture of semiconductor integrated circuit device | |
| JPS61112375A (en) | Manufacture of semiconductor device | |
| JPH01302863A (en) | Manufacture of mis type transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |