JPS63271561A - Ｄｍａ制御回路 - Google Patents
Ｄｍａ制御回路Info
- Publication number
- JPS63271561A JPS63271561A JP10428587A JP10428587A JPS63271561A JP S63271561 A JPS63271561 A JP S63271561A JP 10428587 A JP10428587 A JP 10428587A JP 10428587 A JP10428587 A JP 10428587A JP S63271561 A JPS63271561 A JP S63271561A
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- JP
- Japan
- Prior art keywords
- memory
- write signal
- group
- dma
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 34
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 1
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡ制御回路に係り、特に、メモリ及びＩ／
Ｏ群とチャンネル群を介して情報の授受を行うに好適な
りＭＡ制御回路に関する。
Ｏ群とチャンネル群を介して情報の授受を行うに好適な
りＭＡ制御回路に関する。
Ｉｌｏとメモリとの間のデータ転送の高速化とＣＰＵの
負担軽減のために、メモリとＩｌｏとの′間で直接デー
タ転送を行うＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒ
ｙＡｄｄｒｅｓｓ ）制御回路が用いられてきた。ＤＭ
Ａ制御回路はＩｌｏに対するデータ転送（以下ＤＭＡと
称する）信号と、メモリに対するアドレスの発生とその
更新及びメモリ、Ｉ／Ｏ両者に対するデータストローブ
を発生するように構成されていた。
負担軽減のために、メモリとＩｌｏとの′間で直接デー
タ転送を行うＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒ
ｙＡｄｄｒｅｓｓ ）制御回路が用いられてきた。ＤＭ
Ａ制御回路はＩｌｏに対するデータ転送（以下ＤＭＡと
称する）信号と、メモリに対するアドレスの発生とその
更新及びメモリ、Ｉ／Ｏ両者に対するデータストローブ
を発生するように構成されていた。
従来のこの種のＤＭＡ制御回路としては、第３図に示さ
れるものが知られている。ＤＭＡ制御回路はコントロー
ルロジック１．優先制御部２．アドレスカウンタ３，４
，５．６から構成されている。優先制御部２はＩｌｏか
らのＤＭＡ要求信号（Ｄ ＲＥ Ｑ）を取り込み、これ
らの信号の優先度を判定し、最も優先度の高いＩｌｏに
ＤＭＡ許可信号（ＤＡＣＫ）を発生するようになってい
る。
れるものが知られている。ＤＭＡ制御回路はコントロー
ルロジック１．優先制御部２．アドレスカウンタ３，４
，５．６から構成されている。優先制御部２はＩｌｏか
らのＤＭＡ要求信号（Ｄ ＲＥ Ｑ）を取り込み、これ
らの信号の優先度を判定し、最も優先度の高いＩｌｏに
ＤＭＡ許可信号（ＤＡＣＫ）を発生するようになってい
る。
コントロールロジック１はメモリアドレス生成用のアド
レスカウンタとＣＰＵとの間でバスの使用権の調停を行
い、かつＩｌｏ及びメモリへのデータストローブを生成
するように構成されている。
レスカウンタとＣＰＵとの間でバスの使用権の調停を行
い、かつＩｌｏ及びメモリへのデータストローブを生成
するように構成されている。
ＤＭＡ制御回路はメモリからＩｌｏへのデータの転送を
行う場合には、第４図に示されるように。
行う場合には、第４図に示されるように。
読出し時にはＣＡＳ（カラムアドレスストローブ）から
ｔＡＣだけ遅れてデータが確定する。そしてＩｌｏから
メモリへデータを転送する場合には、第５図に示される
ように書き込み時にはＣＡＳの立ち下がりに対しｔｓｕ
だけのセットアツプを必要とする。又、Ｉｌｏは読出し
時には、第５図に示されるようにＩＯＨの立ち下がりか
らｔＡＣでデータが確定し、書き込み時には、第４図に
示されるようにＩＯＷの立ち上がりに対してｔｓｕのセ
ットアツプを必要とする。このため、メモリからＩｌｏ
へのデータ転送時に、Ｉｌｏの要求するｔｓｕが満足さ
れないときにはＤＭＡ制御回路にＷａｉｔ信号を与えて
データストローブ幅を伸ばすことによってＩＯＷの立ち
上がりを遅くしてｔｓｕを確保するようになっている。
ｔＡＣだけ遅れてデータが確定する。そしてＩｌｏから
メモリへデータを転送する場合には、第５図に示される
ように書き込み時にはＣＡＳの立ち下がりに対しｔｓｕ
だけのセットアツプを必要とする。又、Ｉｌｏは読出し
時には、第５図に示されるようにＩＯＨの立ち下がりか
らｔＡＣでデータが確定し、書き込み時には、第４図に
示されるようにＩＯＷの立ち上がりに対してｔｓｕのセ
ットアツプを必要とする。このため、メモリからＩｌｏ
へのデータ転送時に、Ｉｌｏの要求するｔｓｕが満足さ
れないときにはＤＭＡ制御回路にＷａｉｔ信号を与えて
データストローブ幅を伸ばすことによってＩＯＷの立ち
上がりを遅くしてｔｓｕを確保するようになっている。
これに対してＩｌｏからメモリへのデータ転送を行うと
きに、ＩｌｏからのデータがデータＡのタイミングのと
きには、メモリに対するライト信号ＡＭＥＭＷからダイ
ナミックＲＡＭへの書き込み動作をしたとき、ＣＡＳに
対するセットアツプｔｓｕを満足しない。即ちデータＢ
がダイナミックＲＡＭに対して必要なデータタイミング
を示す。
きに、ＩｌｏからのデータがデータＡのタイミングのと
きには、メモリに対するライト信号ＡＭＥＭＷからダイ
ナミックＲＡＭへの書き込み動作をしたとき、ＣＡＳに
対するセットアツプｔｓｕを満足しない。即ちデータＢ
がダイナミックＲＡＭに対して必要なデータタイミング
を示す。
この場合ＤＲＡＭ制御信号であるＲＡＳ、ＣＡＳの立ち
下がりはライト信号ＡＭＥＭＷの立ち下がりで決まるの
で、ＤＭＡＣをＷａｉｔ状態にしてデータストローブ幅
を伸ばしても効果はない。
下がりはライト信号ＡＭＥＭＷの立ち下がりで決まるの
で、ＤＭＡＣをＷａｉｔ状態にしてデータストローブ幅
を伸ばしても効果はない。
この対策として、一般のＤＭＡ制御回路では、第５図に
示されるライト信号ＭＥＭＷのように、ＩＯＨに対し遅
れてメモリへの書き込み信号を発生させることでＲＡＳ
、ＣＡＳを遅らせ、メモリの必要とするデータのタイミ
ングをデータＣとすることでｔｓｕを確保している。
示されるライト信号ＭＥＭＷのように、ＩＯＨに対し遅
れてメモリへの書き込み信号を発生させることでＲＡＳ
、ＣＡＳを遅らせ、メモリの必要とするデータのタイミ
ングをデータＣとすることでｔｓｕを確保している。
ただし、第５図においても、Ｉｌｏのアクセスタイムｔ
ＡＣが充分小さければ、ライト信号ＡＭＥＭＷを用いて
もセットアツプ時間ｔｓｕを確保できる。又、ライト信
号ＡＭＥＭＷを用いた方がメモリへのデータ書き込みが
早く終了し、ＤＭＡ制御回路自体を高速化することがで
きる。
ＡＣが充分小さければ、ライト信号ＡＭＥＭＷを用いて
もセットアツプ時間ｔｓｕを確保できる。又、ライト信
号ＡＭＥＭＷを用いた方がメモリへのデータ書き込みが
早く終了し、ＤＭＡ制御回路自体を高速化することがで
きる。
このため、１ｎｔｅ１社のｉ ８２５７．８２３７など
のＬＳＩ化されたＤＭＡ制御回路においては、ライト信
号ＡＭＥＭＷ、ＭＥＭＷのいずれか一方を選択して使用
する構成が採用されている。
のＬＳＩ化されたＤＭＡ制御回路においては、ライト信
号ＡＭＥＭＷ、ＭＥＭＷのいずれか一方を選択して使用
する構成が採用されている。
しかしながら、前記のものは、各チャンネルに対してラ
イト信号ＡＭＥＭＷ、ＭＥＭＷの切換えを一括して行っ
ていたため、複数のＩｌｏに対してＤＭＡ制御を行い、
かつそれぞれのＩｌｏのアクセスタイム（ｔＡＣ）が異
なる場合、一番遅いＩｌｏに合わせざるを得なかった。
イト信号ＡＭＥＭＷ、ＭＥＭＷの切換えを一括して行っ
ていたため、複数のＩｌｏに対してＤＭＡ制御を行い、
かつそれぞれのＩｌｏのアクセスタイム（ｔＡＣ）が異
なる場合、一番遅いＩｌｏに合わせざるを得なかった。
又、ライト信号ＭＥＭＷとライト信号ＭＥＭＷのタイミ
ング差はＤＭＡ制御回路の動作ロックにより一段階に固
定されているため、ライト信号ＭＥＭＷを用いてもメモ
リに対するセットアツプ時間ｔｓｕを満足しないＩｌｏ
がある場合、動作クロックを遅くするしかなく、いずれ
にしてもＤＭＡ速度の低下をもたらす、このため、ＤＭ
Ａ速度を低下させず、アクセスタイムｔＡＣの遅いＩｌ
ｏに対する方法として、メモリ制御側でＣＡＳを遅らせ
てセットアツプ時間ｔｓｕを確保することがなされてい
る。
ング差はＤＭＡ制御回路の動作ロックにより一段階に固
定されているため、ライト信号ＭＥＭＷを用いてもメモ
リに対するセットアツプ時間ｔｓｕを満足しないＩｌｏ
がある場合、動作クロックを遅くするしかなく、いずれ
にしてもＤＭＡ速度の低下をもたらす、このため、ＤＭ
Ａ速度を低下させず、アクセスタイムｔＡＣの遅いＩｌ
ｏに対する方法として、メモリ制御側でＣＡＳを遅らせ
てセットアツプ時間ｔｓｕを確保することがなされてい
る。
このような観点からなされた装置として第６図に示され
るものが知られている。
るものが知られている。
第６図においそ、メモリ群はメモリ１２，１３゜１４か
ら構成されており、工／Ｏ群はｌ／Ｏ／Ｏ゜１１から構
成されている。そしてＤＭＡ制御回路８は、ＣＰＵ９と
は別に各メモリ及び各Ｉ／Ｏと情報の授受を行うように
なっている。メモリ１２は、第７図に示されるように、
ＲＡＳ、ＣＡＳとアドレス切替信号ＳＥＬを発生するメ
モリシーケンサ１５と、アドレス切替信号ＳＥＬにより
ダイナミックＲＡＭのローアドレスとカラムアドレスを
切替るアドレスセレクタ１８．ＤＡＣＫＩ〜ＤＡＣＫ４
によりＤＭＡ対象のＩｌｏを判別し判別結果に応じてＣ
ＡＳのタイミングを制御するＩ／Ｏ判別回路１６などか
ら構成されている。
ら構成されており、工／Ｏ群はｌ／Ｏ／Ｏ゜１１から構
成されている。そしてＤＭＡ制御回路８は、ＣＰＵ９と
は別に各メモリ及び各Ｉ／Ｏと情報の授受を行うように
なっている。メモリ１２は、第７図に示されるように、
ＲＡＳ、ＣＡＳとアドレス切替信号ＳＥＬを発生するメ
モリシーケンサ１５と、アドレス切替信号ＳＥＬにより
ダイナミックＲＡＭのローアドレスとカラムアドレスを
切替るアドレスセレクタ１８．ＤＡＣＫＩ〜ＤＡＣＫ４
によりＤＭＡ対象のＩｌｏを判別し判別結果に応じてＣ
ＡＳのタイミングを制御するＩ／Ｏ判別回路１６などか
ら構成されている。
上記従来技術では、各メモリ毎にＩ／Ｏ判別回路と遅延
回路が必要である。このため構成が複雑になるという不
具合があった。
回路が必要である。このため構成が複雑になるという不
具合があった。
本発明の目的はアクセス速度の異なる複数のＩｌｏと最
適なアクセスタイムによってデータの授受を行うことが
できるＤＭＡ制御回路を提供することにある。
適なアクセスタイムによってデータの授受を行うことが
できるＤＭＡ制御回路を提供することにある。
前記目的を達成するために、本発明はメモリ及びＩ／Ｏ
群とチャンネル群を介して情報の授受を行うＤＭＡ制御
回路において、メモリ及びＩ／Ｏ群のデータ入出力特性
から定まるデータ転送タイミングの遅延量をチャンネル
毎に記憶する記憶手段と、ライト信号により計時を開始
して計数値を出力する計時手段と、Ｉ／Ｏ群からのデー
タ転送指令により計時手段の計数値と各チャンネルの遅
延量とを比較し、両者の値が一致したとき順次各Ｉ／Ｏ
へライト信号を出力する比較手段と、を有するＤＭＡ制
御回路を構成したものである。
群とチャンネル群を介して情報の授受を行うＤＭＡ制御
回路において、メモリ及びＩ／Ｏ群のデータ入出力特性
から定まるデータ転送タイミングの遅延量をチャンネル
毎に記憶する記憶手段と、ライト信号により計時を開始
して計数値を出力する計時手段と、Ｉ／Ｏ群からのデー
タ転送指令により計時手段の計数値と各チャンネルの遅
延量とを比較し、両者の値が一致したとき順次各Ｉ／Ｏ
へライト信号を出力する比較手段と、を有するＤＭＡ制
御回路を構成したものである。
各Ｉ／Ｏから転送指令が発せられた計時手段の計数値と
記憶手段に記憶された各チャンネル毎の遅延量とを比較
し、両者の値が一致したとき順次各Ｉ／Ｏヘデータスト
ローグ信号を出力する。
記憶手段に記憶された各チャンネル毎の遅延量とを比較
し、両者の値が一致したとき順次各Ｉ／Ｏヘデータスト
ローグ信号を出力する。
以下、本発明の実施例を第１図に基づいて説明する。
本実施例はコントロールロジック１と優先制御部２との
間にライトタイミングコントロール７を設けたものであ
り、他の構成は第３図のものと同様であるので、同一の
ものには同一符号を付してそれらの説明は省略する。
間にライトタイミングコントロール７を設けたものであ
り、他の構成は第３図のものと同様であるので、同一の
ものには同一符号を付してそれらの説明は省略する。
ライトタイミングコントロール７は、第２図に示される
ようにレジスタ２０，２１，２２，２３゜コンパレータ
２４．カウンタ２５から構成されており、レジスタ２０
〜２３が各チャンネルを介してＩｌｏに接続され、カウ
ンタ２５がコントロールロジック１に接続されている。
ようにレジスタ２０，２１，２２，２３゜コンパレータ
２４．カウンタ２５から構成されており、レジスタ２０
〜２３が各チャンネルを介してＩｌｏに接続され、カウ
ンタ２５がコントロールロジック１に接続されている。
レジスタ２０〜２３には、メモリ及びＩ ／Ｃ１’のデ
ータ入出力特性から定まるデータ転送タイミングの遅延
量がそれ（れ格納されている。即ち各レジスタは遅延量
を記憶する記憶手段として構成されている。カウンタ２
５はコントロールロジック１からのライト信号ＭＥＭＷ
により計時を開始して計数値をコンパレータ２４へ出力
する計時手段として構成されている。比較手段としての
コンパレータ２４はＩｌｏからのデータ転送指令によリ
カウンタ２５の計数値と各レジスタの遅延量とを比較し
、両者の値が一致したチャンネル毎に最適なタイミング
でライト信号を出力するようになっている。このため、
本実施例によれば、複数の工／○を有するシステムにお
いても、各メモリ毎にＣＡＳの遅延回路を設ける必要は
なく、回路の簡素化を図ることができると共に最適なタ
イミングでデータ転送を行うことができるためＤＭＡ速
度の向上を図ることができる。
ータ入出力特性から定まるデータ転送タイミングの遅延
量がそれ（れ格納されている。即ち各レジスタは遅延量
を記憶する記憶手段として構成されている。カウンタ２
５はコントロールロジック１からのライト信号ＭＥＭＷ
により計時を開始して計数値をコンパレータ２４へ出力
する計時手段として構成されている。比較手段としての
コンパレータ２４はＩｌｏからのデータ転送指令によリ
カウンタ２５の計数値と各レジスタの遅延量とを比較し
、両者の値が一致したチャンネル毎に最適なタイミング
でライト信号を出力するようになっている。このため、
本実施例によれば、複数の工／○を有するシステムにお
いても、各メモリ毎にＣＡＳの遅延回路を設ける必要は
なく、回路の簡素化を図ることができると共に最適なタ
イミングでデータ転送を行うことができるためＤＭＡ速
度の向上を図ることができる。
以上説明したように、本発明によれば、Ｉ／Ｏ群からの
データ転送指令によりライト信号を発生するとき、各Ｉ
／Ｏに適したタイミングでライト信号を出力するように
したため、ＤＭＡ速度を高速化することができる。
データ転送指令によりライト信号を発生するとき、各Ｉ
／Ｏに適したタイミングでライト信号を出力するように
したため、ＤＭＡ速度を高速化することができる。
第１図は本発明の一実施例を示す全体構成図、第２図は
ライトタイミングコントロールの具体的構成図、第３図
は従来例の構成図、第４図及び第５図は第３図に示す装
置の作用を説明するための波形図、第６図は他の従来例
の構成図、第７図は第６図に示すメモリ１２の具体的構
成図である。 １・・・コントロールロジック、２・・・優先制御部、
７・・・ライトタイミングコントロール、２０，２１゜
茅 ）Ｉ２］ 第 ２ 図 ′４３図 某４図 第５図 第７図
ライトタイミングコントロールの具体的構成図、第３図
は従来例の構成図、第４図及び第５図は第３図に示す装
置の作用を説明するための波形図、第６図は他の従来例
の構成図、第７図は第６図に示すメモリ１２の具体的構
成図である。 １・・・コントロールロジック、２・・・優先制御部、
７・・・ライトタイミングコントロール、２０，２１゜
茅 ）Ｉ２］ 第 ２ 図 ′４３図 某４図 第５図 第７図
Claims (1)
- １、メモリ及びＩ／Ｏ群とチャンネル群を介して情報の
授受を行うＤＭＡ制御回路において、メモリ及びＩ／Ｏ
群のデータ入出力特性から定まるデータ転送タイミング
の遅延量をチャンネル毎に記憶する記憶手段と、ライト
信号により計時を開始して計数値を出力する計時手段と
、Ｉ／Ｏ群からのデータ転送指令により計時手段の計数
値と各チャンネルの遅延量とを比較し、両者の値が一致
したとき順次各Ｉ／Ｏへライト信号を出力する比較手段
と、を有することを特徴とするＤＭＡ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10428587A JPS63271561A (ja) | 1987-04-30 | 1987-04-30 | Ｄｍａ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10428587A JPS63271561A (ja) | 1987-04-30 | 1987-04-30 | Ｄｍａ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271561A true JPS63271561A (ja) | 1988-11-09 |
Family
ID=14376658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10428587A Pending JPS63271561A (ja) | 1987-04-30 | 1987-04-30 | Ｄｍａ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156553A (ja) * | 1989-11-14 | 1991-07-04 | Hitachi Ltd | Ｄｍａ制御装置および情報処理システム |
| US5732284A (en) * | 1995-03-31 | 1998-03-24 | Nec Corporation | Direct memory access (DMA) controller utilizing a delayed column address strobe (CAS) signal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573127A (en) * | 1980-06-05 | 1982-01-08 | Nec Corp | Direct memory access controller |
| JPS626360A (ja) * | 1985-07-03 | 1987-01-13 | Hitachi Ltd | メモリ制御回路 |
-
1987
- 1987-04-30 JP JP10428587A patent/JPS63271561A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573127A (en) * | 1980-06-05 | 1982-01-08 | Nec Corp | Direct memory access controller |
| JPS626360A (ja) * | 1985-07-03 | 1987-01-13 | Hitachi Ltd | メモリ制御回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156553A (ja) * | 1989-11-14 | 1991-07-04 | Hitachi Ltd | Ｄｍａ制御装置および情報処理システム |
| US5732284A (en) * | 1995-03-31 | 1998-03-24 | Nec Corporation | Direct memory access (DMA) controller utilizing a delayed column address strobe (CAS) signal |
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