JPS62104321A - A/d converter - Google Patents
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- JPS62104321A JPS62104321A JP24434085A JP24434085A JPS62104321A JP S62104321 A JPS62104321 A JP S62104321A JP 24434085 A JP24434085 A JP 24434085A JP 24434085 A JP24434085 A JP 24434085A JP S62104321 A JPS62104321 A JP S62104321A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、バイポーラ型のトランジスタによって構成
される積分型のＡ／Ｄコンバータに関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an integral type A/D converter constituted by bipolar transistors.
［発明の技術的背景］
従来、この種のＡ／Ｄコンバータは、例えば第４図に示
すように構成されている。すなわち、アナログ入力電圧
ＡＶｉｎが供給される入力端子１１には、ダイオード１
２のカソードが接続され、このダイオード１２のアノー
ドにはダイオード１３のカソードが接続される。上記ダ
イオード１３のアノードには、スイッチ１５の固定接点
１５ａが接続されるとともに、負荷抵抗１４を介して電
源Ｖｃｃが接続される。[Technical Background of the Invention] Conventionally, this type of A/D converter is configured as shown in FIG. 4, for example. That is, a diode 1 is connected to the input terminal 11 to which the analog input voltage AVin is supplied.
The cathode of diode 2 is connected to the anode of diode 12, and the cathode of diode 13 is connected to the anode of diode 12. The anode of the diode 13 is connected to a fixed contact 15a of a switch 15, and is also connected to a power supply Vcc via a load resistor 14.
上記スイッチ旦の可動接点１５ｂには、コンデンサ１６
の一方の電極が接続され、このコンデンサ１６の他方の
電極には接地点が接続される。また、上記スイッチ亜の
固定接点１５ｃと接地点間には、定電流源１７が接続さ
れる。上記スイッチ亜の可動接点１５ｂには、コンパレ
ータ１８の非反転入力端（＋）が接続され、このコンパ
レータ１８の反転入力端（−）には、基準電源Ｖｒｅｒ
１を発生する電源１９の正極が接続される。この電源１
９の負極には接地点が接続される。上記コンパレータ１
８の出力端には、パルスカウンタ２０の入力端が接続さ
れ、このパルスカウンタ２０の出力端には演算回路２１
の入力端が接続される。そして、制御回路２２の出力に
より、上記スイッチ旦および上記パルスカウンタ２０．
演算回路２１が制御されるとともに、上記パルスカウン
タ２０にクロック信号φが供給され、上記演算回路２１
からディジタル出力［）ｏｕｔを得るようになっている
。A capacitor 16 is connected to the movable contact 15b of the switch.
One electrode of the capacitor 16 is connected to the other electrode of the capacitor 16, and a ground point is connected to the other electrode of the capacitor 16. Further, a constant current source 17 is connected between the fixed contact 15c of the switch and the ground point. A non-inverting input terminal (+) of a comparator 18 is connected to the movable contact 15b of the switch 18, and a reference power supply Vrer is connected to the inverting input terminal (-) of the comparator 18.
The positive terminal of a power supply 19 that generates 1 is connected. This power supply 1
A ground point is connected to the negative electrode 9. Comparator 1 above
The input terminal of a pulse counter 20 is connected to the output terminal of 8, and the arithmetic circuit 21 is connected to the output terminal of this pulse counter 20.
The input end of is connected. Then, the output of the control circuit 22 causes the switch 20. and the pulse counter 20.
While the arithmetic circuit 21 is controlled, a clock signal φ is supplied to the pulse counter 20, and the arithmetic circuit 21
A digital output [) out is obtained from the .
なお、上記ダイオード１２．１３は、アナログ入力電圧
ＡＶｉｎがＯＶの時、コンデンサ１６をその順方向降下
電圧のレベルに充電することにより、コンデンサ１６の
放電電圧の線形性の高い領域のみ利用して高精度化を図
るものである。Note that, when the analog input voltage AVin is OV, the diodes 12 and 13 charge the capacitor 16 to the level of its forward voltage drop, thereby utilizing only the region where the discharge voltage of the capacitor 16 has high linearity. This is intended to improve accuracy.
次に、上記のような構成において動作を説明する。まず
、制御回路２２の出力によりスイッチ１５が制御され、
可動接点１５ｂが固定接点１５ａに接続されると、コン
デンサ１６がアナログ入力電圧ＡＶｉｎに対応した電圧
に充電される。この時、コンデンサ１６には、ダイオー
ド１２．１３の順方向降下電圧弁が重畳された電圧が印
加される。上記コンデンサ１６の充電電圧が電源１９の
基準電圧ｖｒｅｒｉより高くなると、コンパレータ１８
の出力がハイ（”Ｈ”）レベルとなる。次に、制御回路
２２の出力によりスイッチ旦が制御され、可動接点１５
ｂが固定接点１５Ｃに接続される。これによってコンデ
ンサ１６の充電電圧が定電流源１７により放電されると
ともに、パルスカウンタ２０によるクロック信号φの計
数動作が開始される。そして、上記コンデンサ１６の充
電電圧が基準電圧Ｖｒｅｆ１より低くなると、コンパレ
ータ１８の出力が“ＨＴルベルからロー（”Ｌ”）レベ
ルに変化する。この変化を捕えてパルスカウンタ２０の
計数動作が停止される。次に、上記パルスカウンタ２０
の計数値を演算回路２１に供給し、この演算回路２１に
より所定の演算を行なってディジタル出力［）ｏｕｔを
得る。以下、上述した動作を順次繰り返すことにより、
アナログ入力電圧ＡＶｉｎをＡ／Ｄ変換したディジタル
出力Ｄｏｕｔを得る。Next, the operation in the above configuration will be explained. First, the switch 15 is controlled by the output of the control circuit 22,
When the movable contact 15b is connected to the fixed contact 15a, the capacitor 16 is charged to a voltage corresponding to the analog input voltage AVin. At this time, a voltage is applied to the capacitor 16, which is superimposed by the forward voltage drop valve of the diodes 12 and 13. When the charging voltage of the capacitor 16 becomes higher than the reference voltage vreri of the power supply 19, the comparator 18
The output becomes high (“H”) level. Next, the switch is controlled by the output of the control circuit 22, and the movable contact 15
b is connected to the fixed contact 15C. As a result, the voltage charged in the capacitor 16 is discharged by the constant current source 17, and the pulse counter 20 starts counting the clock signal φ. Then, when the charging voltage of the capacitor 16 becomes lower than the reference voltage Vref1, the output of the comparator 18 changes from the "HT level" to the low ("L") level. This change is captured and the counting operation of the pulse counter 20 is stopped. Next, the pulse counter 20
The counted value of is supplied to the arithmetic circuit 21, which performs a predetermined arithmetic operation to obtain a digital output [) out. By sequentially repeating the above operations,
A digital output Dout is obtained by A/D converting the analog input voltage AVin.
［背景技術の問題点］
しかし、上記のような構成では、アナログ入力電圧ＡＶ
ｉｎが負電圧の場合には、コンパレータ１８の出力が゛
Ｈ″レベルとなることがなく、コンパレータ１８の出力
が１１８ Ｉ＋レベルから“Ｌａルベルに変化する瞬間
を捕えて計数動作を制御するようなカウンタ（例えば１
チツプマイクロコンピユータに内蔵されている簡素なカ
ウンタ）では正常な計数動作ができない欠点がある。[Problems in the background art] However, in the above configuration, the analog input voltage AV
When in is a negative voltage, the output of the comparator 18 does not go to the "H" level, and the counting operation is controlled by capturing the moment when the output of the comparator 18 changes from the 118 I+ level to the "La level". counter (e.g. 1
A simple counter built into a chip microcomputer has the disadvantage that it cannot perform normal counting operations.
［発明の目的］
この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、アナログ入力電圧が所定値
以下で計測できない領域においてもコンパレータの出力
信号をカウンタの計数開始より遅らせてハイレベルから
ローレベルに変化させ、パルスカウンタの計数動作が異
常とならないようにするとともに、正常なアナログ入力
電圧の場合に高精度なＡ／Ｄ変換が行なえるＡ／Ｄコン
バータを提供することである。[Object of the Invention] The present invention has been made in view of the above-mentioned circumstances, and its purpose is to enable the output signal of the comparator to be counted by the counter even in a region where the analog input voltage is below a predetermined value and cannot be measured. The A/D converter changes from high level to low level with a delay from the start to prevent the counting operation of the pulse counter from becoming abnormal. It is to provide.
［発明の概要］
すなわち、この発明においては、上記の目的を達成する
ために、アナログ入力電圧が所定の値より低い際に、コ
ンデンサを検出可能な最低レベルよりも高い電位に充電
するためのクランプ回路を設けたものである。[Summary of the Invention] That is, in order to achieve the above object, the present invention provides a clamp for charging a capacitor to a potential higher than the lowest detectable level when the analog input voltage is lower than a predetermined value. It is equipped with a circuit.
［発明の実施例］
以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第４図と同一構成部には同
じ符号を付す。第１図に示すＡ／Ｄコンバータは、３つ
の入力端子２３．１１および２４を有しており、入力端
子２３には例えばＯＶ１入力端子１１にはアナログ入力
電圧ＡＶｉｎ、入力端子２４には例えば５Ｖがそれぞれ
印加されるようになっている。そして、ＯＶと５■の各
入力電圧を基準としてアナログ入力電圧ＡＶ！ｎのＡ／
Ｄ変換を行なうことにより、変換精度の高精度化を図っ
ている。上記各入力端子２３．１１．２４にはそれぞれ
、コレクタが接地されたＰＮＰ型のバイポーラトランジ
スタ２５．２６．２７のベースが接続される。これらト
ランジスタ２５．２６．２７のエミッタにはそれぞれ、
定電流源２８．２９．３０が接続されるとともに、コレ
クタが接地されたＰＮＰ型のバイポーラトランジスタ３
１．３２．３３のベースが接続される。上記各トランジ
スタ３１．３２．３３のエミッタと接地点間には、制御
回路２２からのスイッチ制御信号Ｓｌ 、 ３２ 。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. In FIG. 1, the same components as those in FIG. 4 are given the same reference numerals. The A/D converter shown in FIG. 1 has three input terminals 23, 11 and 24, and the input terminal 23 has an analog input voltage AVin, for example, the OV1 input terminal 11, and the input terminal 24 has an analog input voltage AVin, for example, 5V. are applied respectively. Then, with each input voltage of OV and 5■ as a reference, the analog input voltage AV! A/ of n
By performing D conversion, the conversion accuracy is improved. The bases of PNP-type bipolar transistors 25, 26, and 27 whose collectors are grounded are connected to each of the input terminals 23, 11, and 24, respectively. The emitters of these transistors 25, 26, and 27 have, respectively,
A PNP type bipolar transistor 3 to which a constant current source 28, 29, 30 is connected and whose collector is grounded.
1.32.33 bases are connected. A switch control signal Sl, 32 from the control circuit 22 is connected between the emitter and ground of each of the transistors 31, 32, 33.
Ｓ３でオン／オフ制御されるスイッチ３４．３５．３６
が接続される。また、上記トランジスタ３１．３２゜３
３のエミッタにはそれぞれ、定電流源３７．３８．３９
が接続されるとともに、ＮＰＮ型のバイポーラトランジ
スタ４０．４１．４２のベースが接続される。上記各ト
ランジスタ４０．４１．４２の各コレクタおよび各エミ
ッタはそれぞれ共通接続されており、これらコレクタ接
続点およびエミッタ接続点には、ＮＰＮ型のバイポーラ
トランジスタ４３のコレクタおよびエミッタが各々接続
される。このトランジスタ４３のベースには、基準電圧
Ｖ ｒｅｆ２を発生する電源４４の正極が接続される。Switch 34.35.36 controlled on/off by S3
is connected. In addition, the above transistor 31.32°3
Constant current sources 37, 38, 39 are connected to the emitters of 3, respectively.
are connected, and the bases of NPN bipolar transistors 40, 41, and 42 are also connected. The collectors and emitters of the transistors 40, 41, and 42 are commonly connected, and the collector and emitter of an NPN bipolar transistor 43 are connected to these collector connection points and emitter connection points, respectively. The base of this transistor 43 is connected to the positive pole of a power supply 44 that generates a reference voltage V ref2.
上記トランジスタ４３と電源４４は、クランプ回路を構
成しており、基準電圧Ｖ ｒｅｒ２は、ｒ Ｖ ｒｅｆ
ｌ ＜ Ｖ ｒｅｆ２＜△ＶＢ Ｅ Ｊなる電圧に設定
されている。なお、ΔＶＢＥは測定すべき最小電圧で充
電されるコンデンサ１６の電圧である。上記トランジス
タ４３のエミッタには、コレクタ、ベース間が接続され
たＮＰＮ型のバイポーラトランジスタ４５のエミッタが
接続される。上記トランジスタ４３．４５のエミッタ共
通接続点と接地点間には、定電流源４６および上記制御
回路２２からのスイッチ制御信号Ｓ４でオン／オフ制御
されるスイッチ４７が接続される。また、上記トランジ
スタ４３．４５のコレクタと電源Ｖｃｅ間にはそれぞれ
、カレントミラー回路を構成するＮＰＮ型のバイポーラ
トランジスタ４８．４９のコレクタ、エミッタがそれぞ
れ接続される。上記トランジスタ４８．４９のベースは
共通接続され、このベース共通接続点には上記トランジ
スタ４３のコレクタが接続される。The transistor 43 and the power supply 44 constitute a clamp circuit, and the reference voltage V rer2 is r V ref
The voltage is set to l<Vref2<ΔVBEJ. Note that ΔVBE is the voltage of the capacitor 16 charged with the minimum voltage to be measured. The emitter of the transistor 43 is connected to the emitter of an NPN bipolar transistor 45 whose collector and base are connected. A switch 47, which is controlled on/off by a switch control signal S4 from a constant current source 46 and the control circuit 22, is connected between the common emitter connection point of the transistors 43 and 45 and the ground point. Furthermore, the collectors and emitters of NPN bipolar transistors 48 and 49 constituting a current mirror circuit are connected between the collectors of the transistors 43 and 45 and the power supply Vce, respectively. The bases of the transistors 48 and 49 are commonly connected, and the collector of the transistor 43 is connected to this base common connection point.
上記トランジスタ４５のベースには、コンパレータ１８
の非反転入力端（＋）が接続され、この非反転入力端（
＋）と接地点間にはコンデンサ１６が接続されるととも
に、定電流源１７．上記制御回路２２からのスイッチ制
御信号Ｓ５でオン／オフ制御されるスイッチ５０が直列
接続される。上記コンパレータ１８の反転入力端（−）
には、基準電圧Ｖｒｅｆ１を発生する電源１９の正極が
接続され、この電源１９の負極には接地点が接続される
。上記コンパレータ１８の出力端には、パルスカウンタ
２０の入力端が接続され、このパルスカウンタ２０の出
力端には演算回路２１の入力端が接続される。この演算
回路２１には、上記パルスカウンタ２０から出力される
計数値を記憶するためのメモリが設けられている。そし
て、制御回路２２の出力により、上記スイッチ３４゜３
５、３６．４７．５０および上記パルスカウンタ２０．
演算回路２１が制御されると−ともに、上記パルスカウ
ンタ２０にクロック信号φが供給される。そして、上記
演算回路２１からアナログ入力電圧Ａ ＶｉｎをＡ／Ｄ
変換したディジタル出力Ｄｏｕｔを得るようにして成る
。A comparator 18 is connected to the base of the transistor 45.
The non-inverting input terminal (+) of is connected, and this non-inverting input terminal (
A capacitor 16 is connected between the constant current source 17 . Switches 50 that are on/off controlled by a switch control signal S5 from the control circuit 22 are connected in series. Inverting input terminal (-) of the above comparator 18
is connected to the positive pole of a power supply 19 that generates the reference voltage Vref1, and the negative pole of this power supply 19 is connected to a ground point. The output end of the comparator 18 is connected to the input end of a pulse counter 20, and the output end of the pulse counter 20 is connected to the input end of an arithmetic circuit 21. This arithmetic circuit 21 is provided with a memory for storing the count output from the pulse counter 20. Then, by the output of the control circuit 22, the switch 34°3
5, 36.47.50 and the above pulse counter 20.
The arithmetic circuit 21 is controlled and a clock signal φ is supplied to the pulse counter 20. Then, the analog input voltage A Vin from the arithmetic circuit 21 is converted to A/D.
The converted digital output Dout is obtained.
次に、上記のような構成において第２図のタイミングチ
ャートを参照しつつ動作を説明する。時刻ｔ１にスイッ
チ制御信号３１．３５が“Ｌ″レベルスイッチ制御信号
Ｓ４が１４ ＨＩＴレベルとなる（この時、スイッチ制
御信号３２ 、Ｓ３は“Ｈ１１レベルが維持される）と
、スイッチ３４．５０がオフ状態、スイッチ３５．３８
．４７がオン状態となり、コンデンサ１６へ入力端子２
３に印加されるＯの電圧に対応した電圧での充電が開始
される。この時、トランジスタ４３はオフ状態が維持さ
れる。そして、時刻ｔ２にコンデンサ１６の充電電圧が
基準電圧ｙｒｅｒｉより高くなると、コンパレータ１８
の出力が“′Ｈ″レベルとなる。次の時刻ｔ４に、スイ
ッチ制御信号Ｓｌ 、３５が“Ｈ１ｌレベル、Ｓ４が“
ＬＩＴレベルとなると、定電流源１７によるコンデンサ
１６の放電が開始される。この放電によりコンデンサ１
６の充電電圧が低下し、基準電圧ｖｒｅｆ１より低くな
る時刻ｔ４に、コンパレータ１８の出力が“′Ｌ′ルベ
ルとなる。上記コンデンサ１６の放電が開始される時刻
ｔ４から、上記コンパレータ１８の出力が“Ｈ１＋レベ
ルから１１１１１レベルに変化する時刻ｔ５の時点での
計数値が演算回路２１に供給されて記憶される。Next, the operation of the above configuration will be explained with reference to the timing chart of FIG. 2. At time t1, switch control signal 31.35 becomes "L" level switch control signal S4 becomes 14 HIT level (at this time, switch control signals 32 and S3 are maintained at "H11 level"), switch 34.50 becomes "L" level. Off state, switch 35.38
．． 47 is turned on, and the input terminal 2 to the capacitor 16
Charging is started at a voltage corresponding to the voltage of O applied to 3. At this time, the transistor 43 is maintained in an off state. Then, when the charging voltage of the capacitor 16 becomes higher than the reference voltage yreri at time t2, the comparator 18
The output becomes "'H" level. At the next time t4, the switch control signal Sl, 35 is at "H1l level" and S4 is "
When the LIT level is reached, the constant current source 17 starts discharging the capacitor 16. This discharge causes capacitor 1
At the time t4 when the charging voltage of the capacitor 6 decreases and becomes lower than the reference voltage vref1, the output of the comparator 18 becomes "'L" level.From the time t4 when the discharge of the capacitor 16 starts, the output of the comparator 18 becomes "'L" level. The count value at time t5 when the level changes from the H1+ level to the 11111 level is supplied to the arithmetic circuit 21 and stored.
次の時刻ｔ５に、スイッチ制御信号３３ 、 Ｓ５が“
ＬＩＴレベル、スイッチ制御信号Ｓ４が゛Ｈｅｍレベル
となる（この時、スイッチ制御信号Ｓ１゜Ｓ２は４４
ＨＩＴレベルが維持される）と、スイッチ３６、５０が
オフ状態、スイッチ３４．３５．４７がオン状態となり
、コンデンサ１６へ入力端子２４に印加される５Ｖの電
圧に対応した電圧での充電が開始される。この時、トラ
ンジスタ４３はオフ状態が維持される。そして、時刻ｔ
６にコンデンサ１６の充電電圧が基準電圧ｖｒｅｆ１よ
り高くなると、コンパレータ１８の出力が“Ｈ″レベル
なる。次の時刻ｔ７に、スイッチ制御信号Ｓ３．８５が
“′Ｈ″レベル、Ｓ４が“ビルベルとなると、定電流源
１７によるコンデンサ１６の放電が開始される。この放
電によりコンデンサ１６の充電電圧が低下し、基準電圧
Ｖｒｅｆｔより低くなる時刻ｔ８に、コンパレータ１８
の出力が“ビルベルとなる。上記コンデンサ１６の放電
が開始される時刻ｔ７から、上記コンパレータ１８の出
力が“Ｈ″レベルら“１１ルベルに変化する時刻ｔ８の
時点での計数値が演算回路２１に供給されて記憶される
。At the next time t5, the switch control signal 33, S5 becomes “
LIT level, switch control signal S4 becomes 'Hem level (at this time, switch control signal S1, S2 becomes 44
(HIT level is maintained), switches 36 and 50 are turned off, switches 34, 35, and 47 are turned on, and charging of the capacitor 16 with a voltage corresponding to the 5V voltage applied to the input terminal 24 begins. be done. At this time, the transistor 43 is maintained in an off state. And time t
6, when the charging voltage of the capacitor 16 becomes higher than the reference voltage vref1, the output of the comparator 18 becomes "H" level. At the next time t7, when the switch control signal S3.85 becomes "H" level and S4 becomes "Bill Bell", the constant current source 17 starts discharging the capacitor 16. Due to this discharging, the charging voltage of the capacitor 16 decreases. Then, at time t8 when the voltage becomes lower than the reference voltage Vreft, the comparator 18
The output of the capacitor 16 becomes "Bill Bel." From the time t7 when the discharging of the capacitor 16 starts, the count value at the time t8 when the output of the comparator 18 changes from "H" level to "11 Lebel" is calculated by the arithmetic circuit 21. is supplied to and stored.
次の時刻ｔ９に、スイッチ制御信号３２ 、３５が“ビ
ルベル、スイッチ制御信号Ｓ４が“Ｈｕレベルとなる（
この時、スイッチ制御信号Ｓ１゜Ｓ３は゛Ｈ″レベルが
維持される）と、スイッチ３５、５０がオフ状態、スイ
ッチ３４．３６．４７がオン状態となり、コンデンサ１
６へ入力端子１１に印加されるアナログ入力電圧ＡＶｉ
ｎに対応した電圧での充電が開始される。この時、アナ
ログ入力電圧ＡＶ！ｎが正の電圧であればトランジスタ
４３のオフ状態が維持され、時刻ｔ１０〜ｔ１２に上述
した入力電圧がＯｖおよび５ｖの場合と同様にして上記
演算回路２１にパルスカウンタ２０の出力を供給し、演
算回路２１により所定の演算を行なってディジタル出力
［）ｏｕｔを得る。一方、アナログ入力電圧ＡＶｉｎが
負電圧の場合には、トランジスタ４１がオフ状態となり
、基準電圧Ｖｒｅｆ２に対応した電圧でコンデンサ１６
の充電が行われる。上記基準電圧Ｖ ｒｅｆ２はＶｒｅ
ｆｌより高いので、コンデンサ１６の充電電圧がｖｒｅ
ｆｌを越える時刻ｔｌｏにコンパレータ１８の出力が゛
Ｈａｔレベルとなる。そして、時刻ｔ１１に、スイッチ
制御信号５２．３５が“ビルベル、Ｓ４が゛ＨＩＴレベ
ルとなると、定電流源１１によるコンデンサ１６の放電
が開始される。この放電によりコンデンサ１６の充電電
圧がＶｒｅｆｌより低下した時刻ｔ１２−に、コンパレ
ータ１８の出力が“Ｌ＋＋レベルとなる。従って、アナ
ログ入力電圧ＡＶｉｎが正電圧の時は、コンパレータ１
８の出力は実線で示すように時刻ｔ１０． ｔ１２間
“ＨＤレベルとなり、負電圧の時は破線で示すように時
刻ｔ ｉｏ。At the next time t9, the switch control signals 32 and 35 become "Bill Bell" and the switch control signal S4 becomes "Hu level" (
At this time, the switch control signals S1 and S3 are maintained at the "H" level), the switches 35 and 50 are turned off, the switches 34, 36, and 47 are turned on, and the capacitor 1
Analog input voltage AVi applied to input terminal 11 to 6
Charging is started at a voltage corresponding to n. At this time, the analog input voltage AV! If n is a positive voltage, the off state of the transistor 43 is maintained, and the output of the pulse counter 20 is supplied to the arithmetic circuit 21 in the same manner as in the case where the input voltage is Ov and 5V from time t10 to t12, The arithmetic circuit 21 performs a predetermined arithmetic operation to obtain a digital output [) out. On the other hand, when the analog input voltage AVin is a negative voltage, the transistor 41 is turned off, and the capacitor 16 is turned off at a voltage corresponding to the reference voltage Vref2.
is charged. The reference voltage V ref2 is Vre
Since it is higher than fl, the charging voltage of capacitor 16 is vre
At time tlo exceeding fl, the output of the comparator 18 becomes the Hat level. Then, at time t11, when the switch control signal 52.35 becomes "Bill Bell" and S4 becomes "HIT level," the constant current source 11 starts discharging the capacitor 16. Due to this discharging, the charging voltage of the capacitor 16 drops below Vrefl. At time t12-, the output of the comparator 18 becomes "L++ level." Therefore, when the analog input voltage AVin is a positive voltage, the comparator 1
8 is output at time t10.8 as shown by the solid line. During t12, it becomes "HD level" and when the voltage is negative, it reaches time tio as shown by the broken line.
ｔ１２−間“ＨＦＴレベルとなる。そして、上記コンデ
ンサ１６の放電開始から上記コンパレータ１８の出力が
“Ｈ″レベルら“′ビルレベルに変化するまでの期間の
クロック信号φの数を計数して演算回路２１に記憶する
とともに、この計数値と上記演算回路２１に先に記憶さ
れた入力電圧がＯｖと５■の場合の計数値とに基づいて
所定の演算を行ないディジタル出力□ｏｕｔを得る。こ
の際、前述したＯＶおよび５Ｖの入力電圧のＡ／Ｄ変換
データを基準とすることにより、アナログ入力電圧ＡＶ
ｉｎのディジタル変換出力□ｏｕｔの高精度化を図る。t12 - reaches the "HFT level. Then, the number of clock signals φ during the period from the start of discharging of the capacitor 16 until the output of the comparator 18 changes from the "H" level to the "' building level is calculated. It is stored in the circuit 21, and a predetermined calculation is performed based on this count value and the count value previously stored in the calculation circuit 21 when the input voltage is Ov and 5■ to obtain a digital output □out. At this time, the analog input voltage AV
Aim to improve the accuracy of the digital conversion output □out of in.
すなわち、入力電圧がＯＶの時に得られた計数値をＴｏ
、５ｖの時に得られた計数値をＴ５、アナログ入力電圧
ＡＶｉｎにより得られた計数値をＴｉｎ、入力端子２４
の印加電圧をＶ２４とした時、とすれば良い。In other words, the count value obtained when the input voltage is OV is To
, T5 is the count value obtained when the voltage is 5V, Tin is the count value obtained from the analog input voltage AVin, and input terminal 24
When the applied voltage is set to V24, it is sufficient to do this.
従って、このような構成によれば、アナログ入力電圧Ａ
Ｖｉｎが負電圧であっても、トランジスタ４３および電
源４４によってコンデンサ１６の充電電圧がコンパレー
タ１８の反転入力端子（−）に印加される電圧ｖｒｅｆ
１より高くなるように設定できるので、コンパレータ１
８の出力はコンデンサ１６の放電開始後確実に“Ｈｎレ
ベルから“じ゛レベルに反転するため、１チツプマイク
ロコンピユータ等に内蔵された簡素なカウンタを使用し
てＡ／Ｄ変換を行なうことができる。Therefore, according to such a configuration, the analog input voltage A
Even if Vin is a negative voltage, the charging voltage of the capacitor 16 is applied to the inverting input terminal (-) of the comparator 18 by the transistor 43 and the power supply 44.
Since it can be set higher than 1, comparator 1
Since the output of 8 reliably inverts from the "Hn level" to the "d" level after the capacitor 16 starts discharging, A/D conversion can be performed using a simple counter built into a 1-chip microcomputer, etc. .
第３図は、この発明の他の実施例を示すもので、前記第
１図の回路よりもざらにＡ／Ｄ変換の高精度化を図った
ものである。第３図において、前記第１図と同一構成部
分には同じ符号を付してその詳細な説明は省略する。す
なわち、トランジスタ４８、４９のベース共通接続点に
はダイオード５１のアノードが接続され、このダイオー
ド５１のカソードにはＰＮＰ型のバイポーラトランジス
タ５２のコレクタが共通接続される。上記トランジスタ
５２は、ＰＮＰ型のバイポーラトランジスタ５３ととも
にカレントミラー回路を構成しており、トランジスタ５
２、５３のベース共通接続点にはトランジスタ５３のコ
レクタが接続される。上記各トランジスタ５２゜５３の
コレクタには、前記クランプ回路を構成するトランジス
タ４３およびＮＰＮ型のバイポーラトランジスタ５４の
コレクタがそれぞれ接続される。上記トランジスタ４３
．５４のエミッタは共通接続され、このエミッタ共通接
続点と接地点間には、定電流源５５および制御回路２２
から出力されるスイッチ制御信号Ｓ４によってオン／オ
フ制御されるスイッチ５６が直列接続される。そして、
上記トランジスタ５４のベースには、コンパレータ１８
の非反転入力端（＋）が接続されて成る。FIG. 3 shows another embodiment of the present invention, in which the A/D conversion is made more precise than the circuit shown in FIG. 1. In FIG. 3, the same components as those in FIG. 1 are given the same reference numerals, and detailed explanation thereof will be omitted. That is, the anode of a diode 51 is connected to the base common connection point of the transistors 48 and 49, and the collector of a PNP type bipolar transistor 52 is commonly connected to the cathode of the diode 51. The transistor 52 constitutes a current mirror circuit together with a PNP type bipolar transistor 53.
The collector of the transistor 53 is connected to the base common connection point of the transistors 2 and 53. The collectors of the transistors 52 and 53 are connected to the collectors of the transistor 43 and the NPN bipolar transistor 54 that constitute the clamp circuit, respectively. The transistor 43
．． 54 emitters are commonly connected, and a constant current source 55 and a control circuit 22 are connected between this emitter common connection point and a ground point.
Switches 56 are connected in series and are controlled on/off by a switch control signal S4 output from the switch control signal S4. and,
A comparator 18 is connected to the base of the transistor 54.
The non-inverting input terminal (+) of is connected.
このような構成によれば、Ａ／Ｄ変換の精度をさらに向
上できる。すなわち、前記第１図の回路ではアナログ入
力電圧ＡＶｉｎが基準電圧Ｖ ｒｅｆ２に近い場合、ト
ランジスタ４１．４３のオン／オフが完全に定まらず誤
差が生ずるが、第３図に示す如くトランジスタ５２．５
３．４３．５４、電源４４、定電流源５５およびスイッ
チ５６から成るコンパレータＨを設けることにより、こ
のコンパレータＨの増幅作用を利用してトランジスタ４
１．４３のオン／オフを完全にでき、高精度化を図れる
。According to such a configuration, the accuracy of A/D conversion can be further improved. That is, in the circuit shown in FIG. 1, when the analog input voltage AVin is close to the reference voltage V ref2, the on/off state of the transistor 41.43 is not completely determined and an error occurs, but as shown in FIG.
3.43.54, by providing a comparator H consisting of a power supply 44, a constant current source 55, and a switch 56, the transistor 4 is
1.43 can be turned on and off completely, achieving high accuracy.
［発明の効果］
以上説明したようにこの発明によれば、アナログ入力電
圧が所定値以下で計測できない領域においてもコンパレ
ータの出力信号をカウンタの計数開始より遅らせてハイ
レベルからローレベルに変化させ、パルスカウンタの計
数動作が異常とならないようにするとともに、正常なア
ナログ入力電圧の場合に高精度なＡ／Ｄ変換が行なえる
Ａ／Ｄコンバータが得られる。[Effects of the Invention] As explained above, according to the present invention, even in a region where the analog input voltage is below a predetermined value and cannot be measured, the output signal of the comparator is changed from high level to low level with a delay from the start of counting of the counter, It is possible to obtain an A/D converter that prevents the counting operation of a pulse counter from becoming abnormal and that can perform highly accurate A/D conversion in the case of a normal analog input voltage.
第１図はこの発明の一実施例に係わるＡ／Ｄコンバータ
を示す回路図、第２図は上記第１図の回路の動作を説明
するためのタイミングチャート、第３図はこの発明の他
の実施例について説明するための回路図、第４図は従来
のＡ／Ｄコンバータについて説明するための回路図であ
る。
１６・・・コンデンサ、ＡＶｉｎ・・・アナログ入力電
圧、ｖｒｅｆｌ・・・第１の基準電圧、１８・・・コン
パレータ（比較手段）、２０・・・パルスカウンタ（計
時手段）、２１・・・演算回路（演算手段）、ｖｒｅｆ
２・・・第２の基準電圧。FIG. 1 is a circuit diagram showing an A/D converter according to an embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of the circuit shown in FIG. 1, and FIG. 3 is a circuit diagram showing another embodiment of the invention. A circuit diagram for explaining the embodiment, and FIG. 4 is a circuit diagram for explaining a conventional A/D converter. 16... Capacitor, AVin... Analog input voltage, vrefl... First reference voltage, 18... Comparator (comparison means), 20... Pulse counter (time measuring means), 21... Calculation circuit (calculating means), vref
2...Second reference voltage.
Claims (1)
応した電圧に充電する充電手段と、この充電手段による
上記コンデンサへの充電終了後、このコンデンサを一定
の電流で放電する放電手段と、上記コンデンサの電圧と
第１の基準電圧とを比較する比較手段と、上記放電手段
による上記コンデンサの放電開始から、上記比較手段に
よりコンデンサの充電電圧が第１の基準電圧に低下した
のを検出するまでの時間を計時する計時手段と、この計
時手段の出力に基づいてディジタル信号を得る演算手段
とを備えたＡ／Ｄコンバータにおいて、上記アナログ入
力電圧が上記第１の基準電圧より低い時、この第１の基
準電圧より高く且つ測定すべき最小電圧で充電される上
記コンデンサの電圧より低い第２の基準電圧で上記コン
デンサを充電するクランプ手段を設け、アナログ入力電
圧が上記第１の基準電圧より低い場合にも出力を得る如
く構成したことを特徴とするＡ／Ｄコンバータ。A capacitor, a charging means for charging the capacitor to a voltage corresponding to an analog input voltage, a discharging means for discharging the capacitor with a constant current after the charging means finishes charging the capacitor, and a voltage of the capacitor. a comparison means for comparing the voltage with a first reference voltage; and a time period from when the discharging means starts discharging the capacitor to when the comparison means detects that the charging voltage of the capacitor has decreased to the first reference voltage. In the A/D converter, the analog input voltage is lower than the first reference voltage, when the analog input voltage is lower than the first reference voltage. A clamping means is provided for charging the capacitor with a second reference voltage which is higher and lower than the voltage of the capacitor charged at the minimum voltage to be measured, and outputs even when the analog input voltage is lower than the first reference voltage. An A/D converter characterized in that it is configured to obtain.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24434085A JPS62104321A (en) | 1985-10-31 | 1985-10-31 | A/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24434085A JPS62104321A (en) | 1985-10-31 | 1985-10-31 | A/d converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104321A true JPS62104321A (en) | 1987-05-14 |
| JPH02895B2 JPH02895B2 (en) | 1990-01-09 |
Family
ID=17117249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24434085A Granted JPS62104321A (en) | 1985-10-31 | 1985-10-31 | A/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104321A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116065A (en) * | 1977-03-22 | 1978-10-11 | Hitachi Ltd | A/d converting circuit |
| JPS5448470A (en) * | 1977-08-29 | 1979-04-17 | Hitachi Ltd | A/d conversion circuit |
| JPS6037829A (en) * | 1983-08-10 | 1985-02-27 | Fujitsu Ten Ltd | Analog-digital converter |
-
1985
- 1985-10-31 JP JP24434085A patent/JPS62104321A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116065A (en) * | 1977-03-22 | 1978-10-11 | Hitachi Ltd | A/d converting circuit |
| JPS5448470A (en) * | 1977-08-29 | 1979-04-17 | Hitachi Ltd | A/d conversion circuit |
| JPS6037829A (en) * | 1983-08-10 | 1985-02-27 | Fujitsu Ten Ltd | Analog-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02895B2 (en) | 1990-01-09 |
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Legal Events
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