JPS6320191Y2 - - Google Patents
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- JPS6320191Y2 JPS6320191Y2 JP1986057649U JP5764986U JPS6320191Y2 JP S6320191 Y2 JPS6320191 Y2 JP S6320191Y2 JP 1986057649 U JP1986057649 U JP 1986057649U JP 5764986 U JP5764986 U JP 5764986U JP S6320191 Y2 JPS6320191 Y2 JP S6320191Y2
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は通信、電子機器等の分野に用いられる
一重積分型Ａ／Ｄ（アナログ−デイジタル）変換
回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a single integral type A/D (analog-digital) conversion circuit used in fields such as communications and electronic equipment.
従来のこの積のＡ／Ｄ変換回路は、第１図の回
路図の例に見られるように、単電源によつて動作
するものが多く用いられている。この図におい
て、端子３に加えられる電源電圧V2は、オペア
ンプ（演算増幅器）やコンパレータを作動させる
ための固定バイアス電圧、端子６に加えられる電
源電圧V1は、積分用コンデンサ１０を充電する
ための定電流源を電源電圧に影響しないようにも
うけた定電圧源からの供給電圧である。
Many conventional A/D conversion circuits with this product operate on a single power supply, as shown in the example circuit diagram of FIG. In this figure, the power supply voltage V 2 applied to terminal 3 is a fixed bias voltage for operating an operational amplifier and a comparator, and the power supply voltage V 1 applied to terminal 6 is for charging an integrating capacitor 10. This is the supply voltage from a constant voltage source that has a constant current source so as not to affect the power supply voltage.
次に、このようなＡ／Ｄ変換回路の動作を定性
的に説明する。まず、積分用コンデンサ１０の電
荷を放電させるトランジスタ９を端子１４を介し
て得られたトリガ信号Ｓにより“オン”から“オ
フ”状態にして、積分用コンデンサ１０を定電流
充電させる。この充電された電圧はコンパレータ
１２の反転端子に前段オペアンプ２を介して加え
られたアナログ入力と比較される。比較の結果、
一致したとき、コンパレータ１２の出力を端子１
３に抽出し、トリガ信号Ｓの立下り時点からコン
パレータ１２の出力に反転信号が出るまでの時間
に比例して上記アナログ入力をデイジタル信号に
変換する。この時間は、基準パルス時間幅と比較
することによつて容易にデイジタル量に変換でき
るので、結果としてＡ／Ｄ変換が可能となる。い
ま、入力端子１に加えられた入力アナログ電圧
Vin＝（V3＋ΔV3）をＡ／Ｄ変換する場合を考え
る。V3は入力の固定分、ΔV3はその変化分とす
る。この入力はオペアンプ２により増幅され、コ
ンパレータ１２の反転端子には、
V1＝V3＋R2／R1・ΔV3 ……(1)
なる電圧が現われる。ここにR1を抵抗５の抵
抗値、R2を抵抗４の抵抗値とする。トリガ信号
Ｓが高レベルに変わると、トランジスタ９は“オ
ン”から“オフ”に変わるので、コンパレータ１
２の非反転端子には、
VN＝V2＋１／Ｃ∫t pIdt
＝V2＋１／ＣIt ……(2)
で表わされる電圧が加えられる。ここにＣは積
分用コンデンサ１０の容量、Ｉは充電用の定電流
値である。VNが時間と共に増加して、VI＝VNに
なると、コンパレータ１２の出力は抵レベルから
高レベルとなり、結局、ΔV3のアナログ量は、
ｔ＝Ｃ／Ｉ・R2／R1・ΔV3 ……(3)
で表わされる時間ｔに変換される。この時間を
基準パルス幅と比較すれば、ΔV3のアナログ量を
Ａ／Ｄ変換できることになる。 Next, the operation of such an A/D conversion circuit will be qualitatively explained. First, the transistor 9 for discharging the charge of the integrating capacitor 10 is turned from "on" to "off" state by the trigger signal S obtained through the terminal 14, and the integrating capacitor 10 is charged with a constant current. This charged voltage is compared with the analog input applied to the inverting terminal of the comparator 12 via the previous operational amplifier 2. As a result of the comparison,
When they match, the output of comparator 12 is connected to terminal 1.
3, and converts the analog input into a digital signal in proportion to the time from the fall of the trigger signal S until the inverted signal appears at the output of the comparator 12. This time can be easily converted into a digital quantity by comparing it with the reference pulse time width, and as a result, A/D conversion becomes possible. The input analog voltage now applied to input terminal 1
Consider the case where Vin=(V 3 +ΔV 3 ) is A/D converted. Let V 3 be the fixed amount of input, and ΔV 3 be its changing amount. This input is amplified by the operational amplifier 2, and a voltage of V 1 =V 3 +R 2 /R 1 ·ΔV 3 (1) appears at the inverting terminal of the comparator 12. Here, R 1 is the resistance value of the resistor 5, and R 2 is the resistance value of the resistor 4. When the trigger signal S changes to high level, the transistor 9 changes from "on" to "off", so the comparator 1
A voltage expressed as V N =V 2 +1/C∫ t p Idt =V 2 +1/CIt (2) is applied to the non-inverting terminal of No. 2. Here, C is the capacity of the integrating capacitor 10, and I is the constant current value for charging. When V N increases with time and V I = V N , the output of the comparator 12 goes from a low level to a high level, and in the end, the analog quantity of ΔV 3 is t=C/I・R 2 /R 1・It is converted into time t expressed as ΔV 3 ...(3). If this time is compared with the reference pulse width, the analog quantity of ΔV 3 can be A/D converted.
しかし乍ら、この場合には、ΔV3が大きくなつ
て、(1)式におけるVIの値が電源電圧V1の値に近
づいてくると、トランジスタ７のVCE電圧がトラ
ンジスタの非飽和領域にはいつて定電流Ｉの値が
小さくなり、Ａ／Ｄ変換誤差を生ずるという欠点
があつた。
However, in this case, as ΔV 3 increases and the value of V I in equation (1) approaches the value of the power supply voltage V 1 , the V CE voltage of transistor 7 approaches the non-saturation region of the transistor. However, the value of the constant current I becomes smaller over time, resulting in an A/D conversion error.
本考案の目的は、上記の欠点を除去して、アナ
ログ入力電圧が大きいときでも誤差のないＡ／Ｄ
変換出力を得ることのできるＡ／Ｄ変換回路を提
供するにある。 The purpose of the present invention is to eliminate the above-mentioned drawbacks and to provide an A/D device with no errors even when the analog input voltage is large.
An object of the present invention is to provide an A/D conversion circuit that can obtain a converted output.
本考案によれば、アナログ入力信号を非反転入
力端子に受ける演算増幅器と、この演算増幅器の
出力端子と反転入力端子との間に接続された第１
の抵抗と、コンデンサと、電圧供給端子と前記コ
ンデンサとの間にエミツタ−コレクタ路が接続さ
れベース−エミツタ間が定電圧でバイアスされて
前記コンデンサを充電するための定電流を発生す
るトランジスタと、前記コンデンサの充電電圧と
前記演算増幅器の出力電圧を比較し前記充電電圧
が前記出力電圧に達したとき出力レベルを反転す
るコンパレータと、前記電圧供給端子の電圧を可
変分圧するポテンシヨメータと、このポテンシヨ
メータの出力電圧を受けるボルテージホロアと、
このボルテージホロアの出力端子と前記演算増幅
器の反転入力端子との間に接続された第２の抵抗
とを備え、前記アナログ入力信号が最大の信号レ
ベルをとつた時でも前記トランジスタのコレクタ
−エミツタ間電圧が前記トランジスタの定電流特
性を損なう電圧値まで減少しないうちに前記コン
パレータの充電電圧が前記演算増幅器の出力電圧
に達するように前記ポテンシヨメータによる分圧
比を調整したアナログ−デイジタル変換回路が得
られる。
According to the present invention, there is provided an operational amplifier that receives an analog input signal at its non-inverting input terminal, and a first operational amplifier connected between the output terminal and the inverting input terminal of the operational amplifier.
a transistor whose emitter-collector path is connected between a voltage supply terminal and the capacitor and whose base and emitter are biased at a constant voltage to generate a constant current for charging the capacitor; a comparator that compares the charging voltage of the capacitor with the output voltage of the operational amplifier and inverts the output level when the charging voltage reaches the output voltage; a potentiometer that variably divides the voltage of the voltage supply terminal; a voltage follower that receives the output voltage of the potentiometer;
a second resistor connected between the output terminal of the voltage follower and the inverting input terminal of the operational amplifier; an analog-to-digital conversion circuit that adjusts a voltage dividing ratio by the potentiometer so that the charging voltage of the comparator reaches the output voltage of the operational amplifier before the voltage between the transistors decreases to a voltage value that impairs constant current characteristics of the transistor; can get.
次に、本考案による実施例の回路を、第２図の
回路図を参照して詳しく説明する。図において、
演算増幅器２のバイアス電圧源として、第１図の
V2のかわりに、VKを与えるポテンシヨメータ２
１とボルテージホロア２２とからなるレベル調整
回路を付加している。このＡ／Ｄ変換回路は、以
下に説明するように働らかせる以外は、第１図に
見られる従来例とその構成および動作が同じであ
る。第２図において、演算増幅器２の出力電圧を
求めるために、まずポテンシヨメータ２１によつ
て調整される電圧VKを、
VK＝V4＋ΔV4
とおく。ここに、V4はバイアス電圧の固定分、
ΔV4はその調整分を表わす。これによつて、演算
増幅器２の出力電圧V′Iは、
V′I＝V3＋ΔV3＋ΔV3−ΔV4／R1・R2
＝V3＋（１＋R2／R1）ΔV3−R2／R1ΔV4
となる。今、（V3＋ΔV3）の最大値を演算増幅
器２の入力端子１に与えたとき、出力V′Iが電源
電圧V1に近づき、または大きくなる場合には、
あらかじめポテンシヨメータ２１を調整して、
ΔV3の最大値のときにV′Iの大きさが（V1−
VCEMIN）に一致するように設定しておけばよい。
ここで、VCEMINは定電流源の電流値Ｉが特性上そ
こなわない時のトランジスタ７の最小コレクタ−
エミツタ間電圧に相当する。
Next, a circuit according to an embodiment of the present invention will be explained in detail with reference to the circuit diagram of FIG. In the figure,
As a bias voltage source for the operational amplifier 2, the voltage source shown in FIG.
Potentiometer 2 giving V K instead of V 2
A level adjustment circuit consisting of a voltage follower 1 and a voltage follower 22 is added. This A/D conversion circuit has the same structure and operation as the conventional example shown in FIG. 1, except that it operates as described below. In FIG. 2, in order to obtain the output voltage of the operational amplifier 2, the voltage V K adjusted by the potentiometer 21 is first set as V K =V 4 +ΔV 4 . Here, V 4 is the fixed bias voltage,
ΔV 4 represents the adjustment amount. As a result, the output voltage V' I of the operational amplifier 2 is: V' I = V 3 + ΔV 3 + ΔV 3 − ΔV 4 /R 1 · R 2 = V 3 + (1 + R 2 / R 1 ) ΔV 3 − R 2 /R 1 ΔV 4 . Now, when the maximum value of (V 3 + ΔV 3 ) is applied to the input terminal 1 of the operational amplifier 2, if the output V' I approaches or becomes larger than the power supply voltage V 1 , then
Adjust the potentiometer 21 in advance,
At the maximum value of ΔV 3 , the magnitude of V′ I becomes (V 1 −
V CEMIN ).
Here, V CEMIN is the minimum collector value of transistor 7 when the current value I of the constant current source is not impaired due to its characteristics.
Corresponds to the emitter voltage.
なお、この回路は、入力アナログ電圧の最小値
がV3に対してある固定電圧δの重畳された（V3
＋δ）によつて表わされる場合に、特に有用であ
る。その理由は、入力電圧（V3＋δ）のとき、
パルス数が“０”という調整をポテンシヨメータ
２１によつて容易に設定できるからである。ま
た、低電圧駆動の場合も、電源電圧V1の値が大
きくとれないので、ボルテージホロア２２とポテ
ンシヨメータ２１とからなるレベル調整回路を付
加することによつて、ΔV3が大きくなつても、全
範囲に亘りＡ／Ｄ変換機能をそこなうことがな
い。 Note that this circuit is designed so that the minimum value of the input analog voltage is a fixed voltage δ superimposed on V 3 (V 3
+δ) is particularly useful. The reason is that when the input voltage (V 3 + δ) is
This is because adjustment such that the number of pulses is "0" can be easily set using the potentiometer 21. Also, in the case of low voltage drive, since the value of the power supply voltage V 1 cannot be large, ΔV 3 can be increased by adding a level adjustment circuit consisting of the voltage follower 22 and potentiometer 21. However, the A/D conversion function is not impaired over the entire range.
〔考案の効果〕
以上の説明によつて明らかなように、本考案に
よれば、アナログ入力電圧の最大値が電源電圧と
比較し大きな値になつても、誤差なくＡ／Ｄ変換
ができることは勿論のこと、アナログ入力電圧の
変化範囲の下限、または上限における変換デイジ
タル量の設定が容易にできる点において、その得
られる効果は大きい。[Effect of the invention] As is clear from the above explanation, according to the invention, even if the maximum value of the analog input voltage becomes a large value compared to the power supply voltage, A/D conversion can be performed without error. Of course, the effect obtained is significant in that it is possible to easily set the converted digital amount at the lower limit or upper limit of the range of variation of the analog input voltage.
第１図は従来のＡ／Ｄ変換回路の例を示す回路
図、第２図は本考案によるＡ／Ｄ変換回路の実施
例を示す回路図である。
図において、２は演算増幅器、４，５は抵抗、
７〜９はトランジスタ、１０は積分用コンデン
サ、１１は定電流源、１２はコンパレータ、２１
はポテンシヨメータ、２２はボルテージホロアで
ある。
FIG. 1 is a circuit diagram showing an example of a conventional A/D conversion circuit, and FIG. 2 is a circuit diagram showing an embodiment of an A/D conversion circuit according to the present invention. In the figure, 2 is an operational amplifier, 4 and 5 are resistors,
7 to 9 are transistors, 10 is an integrating capacitor, 11 is a constant current source, 12 is a comparator, 21
is a potentiometer, and 22 is a voltage follower.
Claims (1)
算増幅器と、この演算増幅器の出力端子と反転入
力端子との間に接続された第１の抵抗と、コンデ
ンサと、電圧供給端子と前記コンデンサとの間に
エミツタ−コレクタ路が接続されベース−エミツ
タ間が定電圧でバイアスされて前記コンデンサを
充電するための定電流を発生するトランジスタ
と、前記コンデンサの充電電圧と前記演算増幅器
の出力電圧を比較し前記充電電圧が前記出力電圧
に達したとき出力レベルを反転するコンパレータ
と、前記電圧供給端子の電圧を可変分圧するポテ
ンシヨメータと、このポテンシヨメータの出力電
圧を受けるボルテージホロアと、このボルテージ
ホロアの出力端子と前記演算増幅器の反転入力端
子との間に接続された第２の抵抗とを備え、前記
アナログ入力信号が最大の信号レベルをとつた時
でも前記トランジスタのコレクタ−エミツタ間電
圧が前記トランジスタの定電流特性を損なう電圧
値まで減少しないうちに前記コンパレータの充電
電圧が前記演算増幅器の出力電圧に達するように
前記ポテンシヨメータによる分圧比を調整したア
ナログ−デイジタル変換回路。 an operational amplifier that receives an analog input signal at a non-inverting input terminal, a first resistor connected between the output terminal of the operational amplifier and the inverting input terminal, a capacitor, and a voltage supply terminal and the capacitor. A transistor whose emitter-collector path is connected and whose base-emitter is biased at a constant voltage to generate a constant current for charging the capacitor; a comparator that inverts the output level when the voltage reaches the output voltage; a potentiometer that variably divides the voltage at the voltage supply terminal; a voltage follower that receives the output voltage of the potentiometer; and a voltage follower that receives the output voltage of the potentiometer. and a second resistor connected between the output terminal of the operational amplifier and the inverting input terminal of the operational amplifier, the collector-emitter voltage of the transistor remains the same even when the analog input signal has a maximum signal level. An analog-to-digital conversion circuit that adjusts a voltage division ratio by the potentiometer so that the charging voltage of the comparator reaches the output voltage of the operational amplifier before the voltage decreases to a voltage value that impairs constant current characteristics of the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986057649U JPS6320191Y2 (en) | 1986-04-18 | 1986-04-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986057649U JPS6320191Y2 (en) | 1986-04-18 | 1986-04-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184337U JPS61184337U (en) | 1986-11-17 |
| JPS6320191Y2 true JPS6320191Y2 (en) | 1988-06-06 |
Family
ID=30582373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986057649U Expired JPS6320191Y2 (en) | 1986-04-18 | 1986-04-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320191Y2 (en) |
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-
1986
- 1986-04-18 JP JP1986057649U patent/JPS6320191Y2/ja not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS61184337U (en) | 1986-11-17 |
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