JPS6196764A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6196764A JPS6196764A JP59217713A JP21771384A JPS6196764A JP S6196764 A JPS6196764 A JP S6196764A JP 59217713 A JP59217713 A JP 59217713A JP 21771384 A JP21771384 A JP 21771384A JP S6196764 A JPS6196764 A JP S6196764A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、°電界効果型半導体装置の製造方法に時に、
かつ自己整合的に高融点金属のシリサイド層を形成する
方法に関するものである。
かつ自己整合的に高融点金属のシリサイド層を形成する
方法に関するものである。
（従来技術）
従来、電界効果型半導体装置のソース・ドレイン拡散層
上と、ゲート電極及び配線上に自己整合的に高融点金属
のシリサイド層を形成する方法は、以下のごとくであっ
た。以下に第２図を用い説明する。
上と、ゲート電極及び配線上に自己整合的に高融点金属
のシリサイド層を形成する方法は、以下のごとくであっ
た。以下に第２図を用い説明する。
第２図（ａ）：選択酸化法に依り、半導体基板２１上に
フィールド領域２２と拡散層領域を形成した後、ゲート
電極２３を形成し、拡散層領域上及びゲート電極表面上
に薄い酸化膜を形成し、前記酸化膜を通して、前記半導
体基板２１と逆導電型の不純物をイオン注入し、熱処理
を施し、前記不純物を活性化せしめ、ソース、ドレイン
領域２４を形成する。
フィールド領域２２と拡散層領域を形成した後、ゲート
電極２３を形成し、拡散層領域上及びゲート電極表面上
に薄い酸化膜を形成し、前記酸化膜を通して、前記半導
体基板２１と逆導電型の不純物をイオン注入し、熱処理
を施し、前記不純物を活性化せしめ、ソース、ドレイン
領域２４を形成する。
第２図中）：前記半導体基板上にＣＶＤ法に依り、絶縁
物質膜２５を成長し、異方性ドライエツチングに依り、
全面エッチを行ないゲート電極側面に前記絶縁物質膜を
残し、かつ、半導体基板表面及びゲート電極上部を露出
させるこの時のエツチングに依って、フィールド領域の
端部（ロコスエッヂ部）に於けるバーズビークが後退す
るため、ロコスエッヂ部での、拡散層の接合は、他の部
分に比較し浅くなる。
物質膜２５を成長し、異方性ドライエツチングに依り、
全面エッチを行ないゲート電極側面に前記絶縁物質膜を
残し、かつ、半導体基板表面及びゲート電極上部を露出
させるこの時のエツチングに依って、フィールド領域の
端部（ロコスエッヂ部）に於けるバーズビークが後退す
るため、ロコスエッヂ部での、拡散層の接合は、他の部
分に比較し浅くなる。
第２図（Ｃ）：前記半導体基板上に高融点金属膜を被着
せしめ、熱処理を施し、ゲート電極上及び、ソース・ド
レイン拡散層上に前記高融点金属膜のシリサイド層２６
を形成する。然る後、未反応の前記高融点金属膜を除去
する。
せしめ、熱処理を施し、ゲート電極上及び、ソース・ド
レイン拡散層上に前記高融点金属膜のシリサイド層２６
を形成する。然る後、未反応の前記高融点金属膜を除去
する。
上記の様な従来の製造方法では、以下に示す不利な点が
ある。
ある。
第１に、ロコスエッヂ部に於ける拡散層の接合が浅くな
るため、拡散層上部に高融点金属のシリサイド層を形成
した時、シリサイド層が拡散層を突き抜け、接合がリー
ク特性を示す場合がちる。
るため、拡散層上部に高融点金属のシリサイド層を形成
した時、シリサイド層が拡散層を突き抜け、接合がリー
ク特性を示す場合がちる。
第２に、予め、形成した拡散層上部にシリサイド層を形
成する場合、上記の様な特性の劣化を防ぐため、前記の
拡散層の不純物濃度は、ある程度高く（例えば１０〜Ｉ
Ｑ ｃｍ 程度）し、かつ、接合を深くしておく必要が
ある。このため、ゲート電極幅の短縮化した場合にソー
ス・ドレイン間でのパンチスルーが生じ易い。さらに、
高い不純物濃度を有するソース・ドレインを形成するた
め、ホットキャリア注入現象に依って、トランジスタの
しきい値電圧及び、相互コンタクタンスの変動を招き、
電界効果半導体装置の信頌性を著しく低下させていた。
成する場合、上記の様な特性の劣化を防ぐため、前記の
拡散層の不純物濃度は、ある程度高く（例えば１０〜Ｉ
Ｑ ｃｍ 程度）し、かつ、接合を深くしておく必要が
ある。このため、ゲート電極幅の短縮化した場合にソー
ス・ドレイン間でのパンチスルーが生じ易い。さらに、
高い不純物濃度を有するソース・ドレインを形成するた
め、ホットキャリア注入現象に依って、トランジスタの
しきい値電圧及び、相互コンタクタンスの変動を招き、
電界効果半導体装置の信頌性を著しく低下させていた。
（発明の目的）
本発明の目的は電界効果型半導体装置のガード電極及び
配線上と拡散層上に同時に、かつ、自己整合的に高融点
金属のシリサイド層を形成する方法の内、ロコスエッヂ
部に於いても拡散層の接合特性をそこなうことなく、か
つ、ゲート電極近傍でのドレイン領域の不純物濃度を低
くシ、ゲート電極を短縮した場合に於けるホットエレク
トロン注入を抑え、かつ、浅い接合を有する高信頼度の
半導体装置の製造を可能ならしめるものである。
配線上と拡散層上に同時に、かつ、自己整合的に高融点
金属のシリサイド層を形成する方法の内、ロコスエッヂ
部に於いても拡散層の接合特性をそこなうことなく、か
つ、ゲート電極近傍でのドレイン領域の不純物濃度を低
くシ、ゲート電極を短縮した場合に於けるホットエレク
トロン注入を抑え、かつ、浅い接合を有する高信頼度の
半導体装置の製造を可能ならしめるものである。
（発明の構成） ′
上記目的を達成するための本発明の構成を次に説明する
。
。
本発明は具体的には、電界効果型半導体装置のゲート電
極及び配線上と、拡散層上に同時に、かつ自己整合的に
高融点金属のシリサイド層を形成するに当り、通常の方
法に依り、半導体基板上にフィールド領域及び、拡散層
領域及びゲート電極を形成し、前記拡散層上及びゲート
電標表面に薄い酸化膜を形成し、前記半導体基板上にＣ
ＶＤ法に依り絶縁物質膜を成長し、異方性エツチングに
依り前記絶縁物質膜をゲート電極側面に残し、かつ、前
記ゲート電極上部及びソース・ドレイン拡散層上のシリ
コンを露出させる。然る後、前記露出せしめたシリコン
上に高融点金属のシリサイド層を形成し、ゲート電極側
面の前記絶縁物質膜を除去し、ゲート電極近傍の拡散層
上の酸化膜及び、ロコスエツジ端部の酸化膜をエツチン
グし、前記拡散層上のシリサイド層とフィールド酸化膜
との間にシリコン基板を露出させ、露出したシリコン基
板表面に薄い酸化膜を形成した後前記半導体基板と逆導
電型の不純物をイオン注入し、ソース・ドレインを形成
するという特徴を有する半導体装置の製造方法である。
極及び配線上と、拡散層上に同時に、かつ自己整合的に
高融点金属のシリサイド層を形成するに当り、通常の方
法に依り、半導体基板上にフィールド領域及び、拡散層
領域及びゲート電極を形成し、前記拡散層上及びゲート
電標表面に薄い酸化膜を形成し、前記半導体基板上にＣ
ＶＤ法に依り絶縁物質膜を成長し、異方性エツチングに
依り前記絶縁物質膜をゲート電極側面に残し、かつ、前
記ゲート電極上部及びソース・ドレイン拡散層上のシリ
コンを露出させる。然る後、前記露出せしめたシリコン
上に高融点金属のシリサイド層を形成し、ゲート電極側
面の前記絶縁物質膜を除去し、ゲート電極近傍の拡散層
上の酸化膜及び、ロコスエツジ端部の酸化膜をエツチン
グし、前記拡散層上のシリサイド層とフィールド酸化膜
との間にシリコン基板を露出させ、露出したシリコン基
板表面に薄い酸化膜を形成した後前記半導体基板と逆導
電型の不純物をイオン注入し、ソース・ドレインを形成
するという特徴を有する半導体装置の製造方法である。
これを第１図に示す本発明の実施例によ・り説明すれば
下記のとおりである。
下記のとおりである。
第１図（ａ）：選択酸化法に依り、半導体基板１１上に
フィールド領域１２と拡散層領域を形成した後、ゲート
１極１３を形成し、拡散層領域上及びゲート電極１３表
面上に薄い酸化膜１４を形成する。
フィールド領域１２と拡散層領域を形成した後、ゲート
１極１３を形成し、拡散層領域上及びゲート電極１３表
面上に薄い酸化膜１４を形成する。
第１図（ｂ） ：前記半導体基板１１上にＣＶＤ法に依
り絶縁物質膜（例えば５ｉ３Ｎ４） １５を成長させ
異方性エツチングに依り全面エッチを行ない、ゲート電
極１４側面に前記絶縁物質膜１５を残す。
り絶縁物質膜（例えば５ｉ３Ｎ４） １５を成長させ
異方性エツチングに依り全面エッチを行ない、ゲート電
極１４側面に前記絶縁物質膜１５を残す。
然る後、拡散層上及びゲート電極上部の前記薄い酸化膜
１４を除去しシリコンを露出させる。
１４を除去しシリコンを露出させる。
第１図（Ｃ）：前記半導体基板１１上に高融点金属１
膜を被着し、熱処理を施し、前記露出せしめた
シリコン部に前記高融点金属のシリサイド層１６を形成
する。
膜を被着し、熱処理を施し、前記露出せしめた
シリコン部に前記高融点金属のシリサイド層１６を形成
する。
第１図（ｄ）：ゲート電極側面の前記絶縁物質膜１５を
除去し、次いで前記ゲート電極側面の薄い酸化膜１４を
エツチングすると同時に、ロコスエッヂ部もエツチング
し、バーズビークの拡散層領域へのくい込みを後退させ
、フィールド酸化膜１２と前記拡散層上のシリサイド層
との間にシリコン基板を露出させる。
除去し、次いで前記ゲート電極側面の薄い酸化膜１４を
エツチングすると同時に、ロコスエッヂ部もエツチング
し、バーズビークの拡散層領域へのくい込みを後退させ
、フィールド酸化膜１２と前記拡散層上のシリサイド層
との間にシリコン基板を露出させる。
第１図（ｅ）：前記の露出させたシリコン基板上に薄い
酸化膜を形成した後前記半導体基板と逆導電型の不純物
をイオン注入する。然る後適当な熱処理を施すことによ
りて、前記不純物の活性化を行ないソース・ドレイン１
７を形成する。前記の熱処理に於いて、シリサイド中に
イオン注入された不純物の拡散係数は単結晶シリコン中
のそれに比較し非常に大きいだめ、前記の熱処理によっ
て、シリサイド層の膜厚より深いところに接合が形成さ
れる。一方シリサイド層がない領域ではシリサイド層が
ある領域よりも浅い接合が形成される。
酸化膜を形成した後前記半導体基板と逆導電型の不純物
をイオン注入する。然る後適当な熱処理を施すことによ
りて、前記不純物の活性化を行ないソース・ドレイン１
７を形成する。前記の熱処理に於いて、シリサイド中に
イオン注入された不純物の拡散係数は単結晶シリコン中
のそれに比較し非常に大きいだめ、前記の熱処理によっ
て、シリサイド層の膜厚より深いところに接合が形成さ
れる。一方シリサイド層がない領域ではシリサイド層が
ある領域よりも浅い接合が形成される。
従って、シリサイド層はゲート端及びロコスエッヂ端か
ら離れたところに位置し、かつ、ソース・ドレイン拡散
層を形成する不純物内に位置する。
ら離れたところに位置し、かつ、ソース・ドレイン拡散
層を形成する不純物内に位置する。
第１図（ｆ）二層間絶縁膜１８を成長させ、所定の位置
にコンタクト孔を開孔し、金属配線１９を施す。図は本
発明の最終工程断面図である。
にコンタクト孔を開孔し、金属配線１９を施す。図は本
発明の最終工程断面図である。
（発明の効果）
本発明の製造方法に依り、電界効果半導体装置の拡散層
上と、ゲート電極及び配線上に高融点金属のシリサイド
膜を形成する場合、拡散層上に形成されたシリサイド層
がソース・ドレイン拡散層内に位置し、ロコスエッヂ部
と直接接していないだめ、ロコスエッヂ部に於ける接合
特性の劣化がない、さらに、ノース・ドレインを形成す
る。不純物の製置を低くすることが可能なため、トラン
ジスタのドレイン構造をＬＤＤ化でき、ゲート電極を短
縮した時のホットキャリア注入現象を緩和することがで
き、しきい値電圧、及び相互コンダクタンスの変動を抑
えることができるという効果がある。
上と、ゲート電極及び配線上に高融点金属のシリサイド
膜を形成する場合、拡散層上に形成されたシリサイド層
がソース・ドレイン拡散層内に位置し、ロコスエッヂ部
と直接接していないだめ、ロコスエッヂ部に於ける接合
特性の劣化がない、さらに、ノース・ドレインを形成す
る。不純物の製置を低くすることが可能なため、トラン
ジスタのドレイン構造をＬＤＤ化でき、ゲート電極を短
縮した時のホットキャリア注入現象を緩和することがで
き、しきい値電圧、及び相互コンダクタンスの変動を抑
えることができるという効果がある。
尚、本発明の製造方法はＮチャネル型電界効果半導体装
置、及びＰチャネル型社界効果半導体装置に対して容易
に適用できるものである。
置、及びＰチャネル型社界効果半導体装置に対して容易
に適用できるものである。
第１図（ＩＬ） 、 （ｂ） 、 （（り 、 （ｄ）
、 （ｅ） 、 （ｆ）は本発明の実施例による電界
効果半導体装置の製造工程断面図である。 第２図（ａ） 、 （ｂ） 、 （ｅ）は従来方法によ
る電界効果半導体装置の製造工程断面図である。 １１．２１・・・・・・半導体基板、１２，２２・・・
・・・フィールド酸化膜、１３．３３・・・・・・ゲー
ト電極、１４・・・・・・薄い酸化膜、１５．２５・・
・・・・ＣＶＤ法により成長させた絶縁物質膜、１６．
２６・・・・・・高融点金属のシリサイド層、１７．２
４・・・・・・ソース・ドレイン拡散ｆ昌、１８・・・
・・・層間絶縁膜、１９・・・・・・金属配線である。 第１図 （ＣＬ’。 第１図
、 （ｅ） 、 （ｆ）は本発明の実施例による電界
効果半導体装置の製造工程断面図である。 第２図（ａ） 、 （ｂ） 、 （ｅ）は従来方法によ
る電界効果半導体装置の製造工程断面図である。 １１．２１・・・・・・半導体基板、１２，２２・・・
・・・フィールド酸化膜、１３．３３・・・・・・ゲー
ト電極、１４・・・・・・薄い酸化膜、１５．２５・・
・・・・ＣＶＤ法により成長させた絶縁物質膜、１６．
２６・・・・・・高融点金属のシリサイド層、１７．２
４・・・・・・ソース・ドレイン拡散ｆ昌、１８・・・
・・・層間絶縁膜、１９・・・・・・金属配線である。 第１図 （ＣＬ’。 第１図
Claims (2)
- （１）一導電型半導体基板上に形成された、ゲート電極
上部、及びソース・ドレイン上部に高融点金属のシリサ
イド層を有した電界効果半導体装置に於いて、前記ソー
ス・ドレイン上の前記シリサイド層が、前記半導体基板
と逆導電型の不純物層内にあり、かつ、前記ソース・ド
レイン上のシリサイド層が、フィールド領域の端部及び
、ゲート電極端部から離れている構造を有することを特
徴とする半導体装置。 - （２）一導電型半導体基板上にフィールド領域、不純物
領域及び、ゲート電極を形成し、前記不純物領域上及び
ゲート電極表面上に薄い酸化膜を形成する工程と、前記
半導体基板上に絶縁物質膜を成長させ、異方性エッチン
グに依り全面エッチングを行ない前記ゲート電極側面に
前記絶縁物質膜を残す工程と、前記ゲート電極上部及び
ソース・ドレイン拡散層上のシリコンを露出させる工程
と、前記露出せしめたシリコン上に高融点金属のシリサ
イド層を形成する工程と、前記ゲート電極側面の前記絶
縁物質を除去する工程と、フィールド端部及びゲート電
極近傍の酸化膜をエッチングし、前記拡散層上のシリサ
イド層と、フィールド酸化膜との間にシリコン基板を露
出させる工程と、露出したシリコン基板表面に薄い酸化
膜を形成する工程と、前記シリサイド層及びシリコン基
板中に前記半導体基板と逆導電量の不純物をイオン注入
し、ソース・ドレインを形成する工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217713A JPS6196764A (ja) | 1984-10-17 | 1984-10-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217713A JPS6196764A (ja) | 1984-10-17 | 1984-10-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196764A true JPS6196764A (ja) | 1986-05-15 |
Family
ID=16708566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217713A Pending JPS6196764A (ja) | 1984-10-17 | 1984-10-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196764A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855247A (en) * | 1988-01-19 | 1989-08-08 | Standard Microsystems Corporation | Process for fabricating self-aligned silicide lightly doped drain MOS devices |
| JPH01298768A (ja) * | 1988-05-27 | 1989-12-01 | Sony Corp | Ｍｉｓトランジスタの製造方法 |
| US4912061A (en) * | 1988-04-04 | 1990-03-27 | Digital Equipment Corporation | Method of forming a salicided self-aligned metal oxide semiconductor device using a disposable silicon nitride spacer |
| US5028554A (en) * | 1986-07-03 | 1991-07-02 | Oki Electric Industry Co., Ltd. | Process of fabricating an MIS FET |
| KR19980051516A (ko) * | 1996-12-23 | 1998-09-15 | 김영환 | 반도체소자의 워드라인 형성방법 |
-
1984
- 1984-10-17 JP JP59217713A patent/JPS6196764A/ja active Pending
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