JPS6194090A - Graphic display unit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＩＣメモリで画像メモリを構成した場合のグ
ラフィックディスプレイ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a graphic display device in which an image memory is constituted by an IC memory.

従来例の構成とその問題点 ラスタースキャン形のＣＲＴグラフィックディスプレイ
装置においては、ＣＲＴ上に表示する画像を画像メモリ
に記憶し、ラスタースキャンＣＲＴのスキャンタイミン
グにしたがって連続して画像メモリの内容を読み出して
ＣＲＴ上に表示をするようにしている・との画像メモリ
の容量は、表示するグラフインクの分解能に比例してい
る。例えば、１２８０Ｘ１０２４ドツトの分解能のもの
であれば、１０２８にビット〔Ｋ：１０２４〕の容量の
メモリが必要になる。Conventional Structure and Problems In a raster scan type CRT graphic display device, an image to be displayed on a CRT is stored in an image memory, and the contents of the image memory are read out continuously according to the scan timing of the raster scan CRT. The capacity of the image memory for displaying on a CRT is proportional to the resolution of the graph ink to be displayed. For example, if the resolution is 1280×1024 dots, a memory with a capacity of 1028 bits [K:1024] is required.

一方、画像メモリ素子として、ＩＣメモリを用３ベー／
゛ いる場合には、１６にピント、６４にビット。On the other hand, an IC memory is used as an image memory element.
If there is, focus is on 16 and bit is on 64.

２５６にビットの素子が多く用いられている。In H.256, many bit elements are used.

６４にビットのダイナミック型メモ゛ｌ）　−ｆ、用い
て１２８０Ｘ１０２４ドツトのグラフィックの画像メモ
リを構成する場合であれば、６４にビットのメモリが２
ｏ個以上も必要となる。If 64-bit dynamic memory (l)-f is used to configure an image memory for 1280 x 1024 dot graphics, 64-bit dynamic memory (1) -f is used,
More than o pieces are also required.

一方、Ｄ　Ｄ　Ａ　（Ｄｉｇｉｔａｌ　Ｄｉｆｆｅｒｅ
ｎｃｉａｌＡｎａｌｉｚｅｒ　）　　の演算によって画
像データを画像メモリに記憶してＣＲＴ等に表示する装
置においては、ＤＤ八へ路のＸ軸とＹ軸のカウンタの出
力により画像メモリに画像データを書き込む。一方、Ｘ
軸とＹ軸のカウンタは２進タイプであるため、メモリの
個数ｎとしては２の階乗のものが用いられる。例えば、
１２８０ＸＩ　Ｑ２４ドツトのグラフインクの場合であ
れば、メモリの個数ｎは３２個として用いられる。一方
、３２個の６４にビットのメモリでは、２ｏ４８×１０
２４の画素を記憶できる容量であり、実際に表示に必要
なメモリ以上に画像メモリが用いられててグラフィック
表示装置が高価になってしまうといった問題がある。On the other hand, DDA (Digital Difference)
In a device that stores image data in an image memory and displays it on a CRT or the like by calculating ncialAnalizer), the image data is written in the image memory by the outputs of the X-axis and Y-axis counters on the DD8 path. On the other hand,
Since the axis and Y-axis counters are of binary type, the number n of memories is a factorial of 2. for example,
In the case of 1280XI Q24 dot graph ink, the number n of memories used is 32. On the other hand, with 32 64 bits of memory, 2o48×10
It has a capacity that can store 24 pixels, and there is a problem in that the image memory is used in excess of the memory actually required for display, making the graphic display device expensive.

発明の目的 本発明は、このような従来の欠点を除去するものであり
、画像メモ’Ｊ　ｋ必要最小限の個数用いて構成でき、
安価なグラフィック表示装置を提供することを目的とす
るものである。OBJECTS OF THE INVENTION The present invention eliminates such conventional drawbacks, and can be constructed using the minimum number of image memos necessary.
The object is to provide an inexpensive graphic display device.

発明の構成 本発明においては、ＤＤＡ回路からの画像データ出力が
Ｘ軸およびＹ軸のカウンタに力えられる。Structure of the Invention In the present invention, image data output from the DDA circuit is input to X-axis and Y-axis counters.

このＸ軸とＹ軸のカウンタの出力と画像メモリのアドレ
ス端子の間にアドレス変換をするＲＯＭを挿入すること
により、画像メモリの個数を２の階乗でない個数で構成
することができるものである。By inserting a ROM that performs address conversion between the outputs of the X-axis and Y-axis counters and the address terminals of the image memory, it is possible to configure the number of image memories to be a number that is not a factorial of 2. .

さらに、ＤＤＡ回路のＸ軸カウンタの下位ピントとして
画像メモリの個数ｎを数えるカウンタを用い、上位ビッ
トには２進カウンタを用い、丑たＹ軸カウンタの下位ビ
ットにＹ軸の増加により表示アドレスの増加分を計数す
るカウンタを用い、上位ビットとして２進カウンタを用
いたＤＤＡ回路を用いることにより、画像メモリの個数
を２の階乗でない個数で構成することができるものであ
５　ベー／ る。Furthermore, a counter that counts the number n of image memories is used as the lower focus of the X-axis counter of the DDA circuit, a binary counter is used for the upper bit, and the display address is changed by increasing the Y-axis for the lower bit of the Y-axis counter. By using a DDA circuit that uses a counter that counts the increment and a binary counter as the upper bit, the number of image memories can be configured to a number that is not a factorial of 2, which is 5 B/.

実施例の説明 以下、本発明の一実施例を図面全参照して説明する。第
１図にアドレス変換回路を備えるグラフィックディスプ
レイ装置の構成例を示す。この装置は、ディスプレイプ
ロセッサー１、Ｄ’ＤＡ回路２、書き込み制御回路３、
画像メモリ４、ＣＲＴモニタ回路５、およびアドレス変
換ＲＯＭ回路６等によって構成される。ディスプレイプ
ロセッサ１は、ホストコンピュータ（図示省略）より与
えられる表示命令を解釈して、直線や曲線の生成に必要
なデータを作成する。ＤＤＡ回路２は、プロセッサ１に
よって作られた直線や曲線の情報により、画像データを
演算する回路である。このＤＤＡ回路２は、ＣＲＴ画面
のＸ軸、Ｙ軸の座標に対応したＸ軸カウンタ７ａおよび
Ｙ軸カウンタ７ｂに画像データに対応した値を出力する
。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to all the drawings. FIG. 1 shows an example of the configuration of a graphic display device including an address conversion circuit. This device includes a display processor 1, a D'DA circuit 2, a write control circuit 3,
It is composed of an image memory 4, a CRT monitor circuit 5, an address conversion ROM circuit 6, and the like. The display processor 1 interprets display commands given from a host computer (not shown) and creates data necessary for generating straight lines and curves. The DDA circuit 2 is a circuit that calculates image data using information about straight lines and curves created by the processor 1. This DDA circuit 2 outputs values corresponding to image data to an X-axis counter 7a and a Y-axis counter 7b corresponding to the X-axis and Y-axis coordinates of the CRT screen.

ＤＤＡ回路２の動作を説明すると、ディスプレイプロセ
ッサー１より直線の始点（ｘ、、ｙｌ）から終点（ｘ１
＋ΔＸ、Ｙ、＋ΔＹ）ｔでの直線を表示６　ベー、 する情報が加えられると、ＤＤＡ回路２のＸ軸カウンタ
７ａにｘｌ　　が、Ｙ軸カウンタ７ｂにＹｌ　　が、Ｘ
レジスタ８ａに△Ｘが、Ｙレジスタ８ｂにΔＹがそれぞ
れセットされる。次いで、ＤＤＡ回路２に演算開始指令
信号が与えられるとＤＤＡ回路２の演算が開始され、そ
れに従ってＸ軸カウンタ７ａ、Ｙ軸カウンタ７ｂがアッ
プダウン信号ａ。To explain the operation of the DDA circuit 2, the display processor 1 calculates the line from the starting point (x, yl) to the ending point (x1
Display the straight line at +ΔX, Y, +ΔY)t 6 When the information to
ΔX is set in the register 8a, and ΔY is set in the Y register 8b. Next, when a calculation start command signal is given to the DDA circuit 2, the calculation of the DDA circuit 2 is started, and accordingly, the X-axis counter 7a and the Y-axis counter 7b output the up/down signal a.

ｂによりカウントアツプあるいは、カウントダウンされ
て、Ｘ軸カウンタ７ａＸＹ軸カウンタ７ｂの出力として
前記始点（ｘ、、ｙｌ）と終点（Ｘ。The start point (x, yl) and the end point (X.b) are counted up or down by the X-axis counter 7a and the XY-axis counter 7b.

＋△Ｘ　、　Ｙ、＋ΔＹ）’ｌｚ結ぶ直線の座標値が逐
次出力される。The coordinate values of the straight line connecting +ΔX, Y, +ΔY)'lz are sequentially output.

これらのＸ軸カウンタ７ａ、Ｙ軸カウンタ７ｂの出力は
アドレス変換ＲＯＭ回路６のアドレス入力に与えられる
。そのＲＯＭ回路６の出力は書き込み制御回路３を介し
て、画像メモリ４に、ＲＯＭ回路６の出力が示すアドレ
ス位置で輝点あるいは暗点を表わす１ビツトの情報が書
き込まれる。The outputs of the X-axis counter 7a and Y-axis counter 7b are applied to the address input of the address conversion ROM circuit 6. The output of the ROM circuit 6 is sent to the image memory 4 via the write control circuit 3, and 1-bit information representing a bright spot or a dark spot is written at the address position indicated by the output of the ROM circuit 6.

画像メモリ４は、第２図に示すように、ＣＲ７表示装置
の画面位置に対応した画面アドレスをも７ベー７ ち、画面アドレスの複数ピッ）ｎ’ｊｉ７１つの集合と
考える表示アドレスと、複数ピッ）ｎの中のビット位置
を示すビットアドレスにより画像メモリ４の中の１ビツ
トがアドレス指定され、輝点あるいは、暗点を表わす１
ビツト情報が書き込まれる。As shown in FIG. 2, the image memory 4 also stores screen addresses corresponding to the screen positions of the CR7 display device, as well as display addresses that are considered to be one set of screen addresses, and display addresses that are considered as one set. ) One bit in the image memory 4 is addressed by a bit address indicating the bit position in n, and one bit representing a bright spot or a dark spot is specified.
Bit information is written.

ＣＲＴモニタ回路５は表示アドレスをラスタースキャン
ＣＲＴモニタのスキャンタイミングに同期して順番に前
記画面メモリ４に与え、与えた表示アドレスに対応した
複数の画像データ（ｎビット）全並列に読み出し、これ
を並列直列変換して、ラスクスキャンＣＲＴＫモニタビ
デオ信号として与えることにより、画像メモリ４の内容
ｆ、（ＣＲＴモニタ回路５に表示する。The CRT monitor circuit 5 sequentially supplies the display address to the screen memory 4 in synchronization with the scan timing of the raster scan CRT monitor, reads out a plurality of image data (n bits) corresponding to the given display address in parallel, and reads them out in parallel. The contents f of the image memory 4 are displayed on the CRT monitor circuit 5 by performing parallel-to-serial conversion and providing them as a rask scan CRTK monitor video signal.

書き込み制御回路３は、ＣＲＴモニタ回路５の表示のた
めの読み出しと、ＤＤＡ回路２の出力をアドレス変換Ｒ
ＯＭ回路６全通して与えられる書き込み動作を同期させ
、画面メモリ４を制御する。The write control circuit 3 performs reading for display on the CRT monitor circuit 5 and address conversion R for the output of the DDA circuit 2.
The write operations applied throughout the OM circuit 6 are synchronized to control the screen memory 4.

さて、この回路の特徴であるアドレス変換ＲＯＭ回路６
について説明する。画像メモリ４が、１回の表示アドレ
ス情報により読み書きできるビットの数Ｉｎとし、画面
の位置全ｘ軸とＹ軸で指定しようとすると、 ここで’　ｘＯＦＦＳＥＴはＸＹ軸方向が１増すごとに
いぐつ表示アドレスが変化するかという定数である。Now, address conversion ROM circuit 6, which is a feature of this circuit.
I will explain about it. Let the number of bits that the image memory 4 can read and write with one display address information be In, and if you try to specify the screen position in all x and y axes, then ' xOFFSET is This is a constant that determines whether the display address changes.

本実施例では、１２８０Ｘ１０２４ドツトの画素メモリ
を２次元的に配列したディジタルＩＣメモリで画像メモ
’Ｊ　４’ｘ　Ｉ’ｆｌｔ成する。又、ＩＣメモリに、
安価な６４にビットのＤ　ＲＡ　Ｍ　　（Ｄｙｎａｍｉ
ｃＲ＆ｎ・ｄＯｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ　）を用
いるとすれば、６４にビットのＤＲＡＭの個数ｎは２０
個必要であり、ＣＲＴモニタ回路５は画像メモリ４の１
回の読み出しで得られる複数の画像データの数ｎが８の
倍数である方が並列直列変換器やタイミング回路等の構
成のしやすさからみて都合が良いので、本実施例では、
ｎ＝２４ｉ用いている。すると、表示アドレス及びピッ
上アドレスは、 ９　ペー／ ここで、×はＸ方向の最大ｉ１５３６とすると、Ｙ軸の
Ｘ０ＦＦＦＩＴは、１５３６／２４＝６４となる。In this embodiment, an image memo 'J4'xI'flt is created using a digital IC memory in which pixel memories of 1280x1024 dots are arranged two-dimensionally. Also, in IC memory,
Inexpensive 64-bit DRAM (Dynami
cR&n・dOmAccess Memory), the number n of 64-bit DRAMs is 20.
The CRT monitor circuit 5 is one of the image memories 4.
It is convenient for the number n of a plurality of pieces of image data obtained in one readout to be a multiple of 8 in terms of ease of configuring the parallel-to-serial converter, timing circuit, etc., so in this example,
n=24i is used. Then, the display address and the top address are 9 pages/Here, assuming that x is the maximum i1536 in the X direction, X0FFFIT in the Y axis is 1536/24=64.

捷た、ｘｍｏｄ２４はＸ１２４で割った余りの値を意味
する。xmod24 means the remainder after dividing by X124.

上記表示アドレス及びビットアドレスの内容をあらかじ
め計算し、それをアドレス変換ＲＯＭ回路６のＲ，ＯＭ
の中に書き込んでおく。The contents of the above display address and bit address are calculated in advance, and the contents are transferred to R and OM of the address conversion ROM circuit 6.
Write it inside.

本実施例の場合、Ｙ軸と表示アドレスとの関係が、２の
階乗となっているため、Ｙ軸の変換は単にビット位置の
変更（６ビツト上位へ）だけで可能となっているため、
第３図のようなアドレス変換ＲＯＭ回路で構成できる。In the case of this example, the relationship between the Y-axis and the display address is a factorial of 2, so conversion of the Y-axis is possible simply by changing the bit position (toward the upper 6 bits). ,
It can be constructed with an address conversion ROM circuit as shown in FIG.

同図のＲＯＭｅｃ及びＲＯＭ６ｄの内容は ｘアドレス変換器　ＯＭ　（６＝２　）＝Ｘ／２４ＸＸ
／２４ＸピツＲＯＭ　（ｅ−１）＝ｘｍｏｄ２４のデー
タがあらかじめ計算され、ＲＯＭに書き適寸れている。The contents of ROMec and ROM6d in the same figure are x address converter OM (6=2)=X/24XX
/24X Pitsu ROM (e-1) = xmod24 data is calculated in advance and written to the ROM and is sized appropriately.

第２の実施例として、ＤＤ人回路２のＸ軸カウ１０へ− ンタ７ａ、、Ｙ軸カウンタ７ｂを、第４図に示すように
、画像メモリの個数ｎ［対応したｎ進カウンタ７ａ’　
　と、それより上位ビットのカウンタ７１Ｌ″とにより
、前記Ｘ軸カウンタ７Ｎを構成し、Ｙ軸のＸ。ＦＦ５Ｒ
Ｔを２の階乗になるように、Ｃ，ＲＴモニタ回路５の画
像メモリ読み出しサイクルとすることで、Ｙ軸カウンタ
７ｂで構成する。この構成での動作は、ＤＤＡ回路２の
演算により得られるＸ軸とＹ軸のカウントアツプ、ダウ
ン信号ａ、ｂによりＸ軸カウンタ７　ａ’　、　７　ａ
ｎ及び、Ｙ軸カウンタ７ｂｉアップ、ダウンさせる。こ
のＸ軸とＹ軸カウンタより得られる値は、表示アドレス
及び、ビットアドレスを計算する式より考えると、とな
り、その第１項目の部分全カウンタ７ａ′が、第２項目
の部分をカウンタ７ａ″が、それぞれ計算していること
に々る。As a second embodiment, as shown in FIG.
The X-axis counter 7N is composed of the counter 71L'' of higher bits, and the X of the Y-axis.FF5R
The Y-axis counter 7b is configured by setting the image memory read cycle of the C and RT monitor circuit 5 so that T is a factorial of 2. In this configuration, the X-axis counters 7 a' and 7 a are operated by the X-axis and Y-axis count up and down signals a and b obtained by the calculation of the DDA circuit 2.
n and Y-axis counter 7bi up and down. The value obtained from the X-axis and Y-axis counters is calculated from the formula for calculating the display address and bit address, and the partial and total counter 7a' for the first item is calculated by the counter 7a'' for the second item. However, each calculation is done separately.

捷た、Ｙ軸カウンタ７ｂの出力は、６ビツト上位ヘシフ
トさせて、７ａ″の出力を下位６ビツトと１１　へ−／ すれば、表示アドレスが得られる。又、７ａ　Ｉの出力
はそのまま、ビットアドレスとして得られる。The output of Y-axis counter 7b is shifted to the upper 6 bits, and the output of 7a'' is shifted to the lower 6 bits and 11 to obtain the display address.Also, the output of 7aI is left unchanged as a bit. Obtained as an address.

この構成でも、前記画像メモリの個数ｎ（１回の読み書
きで、ｎビットの画像データを扱える）が２の階乗でな
い場合でも画像メモリ４を構成できる。With this configuration as well, the image memory 4 can be configured even when the number n of image memories (n bits of image data can be handled by one read/write) is not a factorial of 2.

発明の効果 以上、実施例で示したごとく、アドレス変換ＲＯＭ回路
及びｎ進カウンタｌｘ軸カウンタにもったＤＤＡ回路等
により、画像メモリを２の階乗の個数以外の数で構成で
き、画面表示分解能に合わせたメモリの個数で、妄信に
画像メモリを構成できる効果がある。第１．第２の実施
例では、一般に３２ケの６４　Ｋ　ＤＲＡＭ　　が必要
な所を２４個の６４ＫＤＲＡＭ　　で、画像メモリを構
成できている。As shown in the embodiment, the image memory can be configured with a number other than the factorial of 2 by using the address conversion ROM circuit, the DDA circuit in the n-ary counter and the lx-axis counter, and the screen display resolution can be improved. It has the effect of configuring an image memory with the number of memories according to the number of images. 1st. In the second embodiment, the image memory can be configured with 24 64K DRAMs, whereas 32 64K DRAMs are generally required.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は２の階乗以外の個数で構成した画像メモＩＪ　
’にもつ本発明の一実施例のグラフィックディスプレイ
装置のブロック図、第２図はその画面位置と画面アドレ
スを示す模式図、第３図はそのアドレス変換ＲＯＭ回路
の回路図、第４図はそのＤＤＡ回路の回路図である。 １・・・・・・ディスプレイプロセッサー、２・・・・
・ＤＤＡ回路、３・　・・・書き込み制御回路、４・・
・・・画像メモリ、５・・・ＣＲＴモニタ回路、６・・
・・・アドレス変換ＲＯＭ回路、７ａ　、７ｂ・・・・
・・Ｘ軸とＹ軸のカウンタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 第３図 第４図 ？Figure 1 shows an image memo IJ composed of numbers other than the factorial of 2.
Figure 2 is a schematic diagram showing the screen position and screen address, Figure 3 is a circuit diagram of its address conversion ROM circuit, and Figure 4 is a block diagram of a graphic display device according to an embodiment of the present invention. FIG. 2 is a circuit diagram of a DDA circuit. 1...Display processor, 2...
・DDA circuit, 3... Write control circuit, 4...
...Image memory, 5...CRT monitor circuit, 6...
...Address conversion ROM circuit, 7a, 7b...
...X-axis and Y-axis counters. Name of agent: Patent attorney Toshio Nakao and 1 other person 2nd
Figure 3 Figure 4?

Claims (3)

【特許請求の範囲】[Claims] （１）表示すべき線の始点のＸ軸、Ｙ軸座標値と終点ま
でのＸ軸増加量ΔＸ、Ｙ軸増加量ΔＹが与えられること
により、ＤＤＡ回路において上記始点と終点とを結ぶ線
のＸ軸、Ｙ軸座標値が逐次演算されて出力され、この画
像データに基づき線が表示されるディスプレイ回路を設
け、上記ＤＤＡ回路から逐次出力されるＸ軸座標値およ
びＹ軸座標値の出力をアドレス変換用のＲＯＭに加え、
上記Ｘ軸座標値およびＹ軸座標値を変換し、上記ＲＯＭ
の出力の値で画像メモリの位置をアドレスして上記線の
画像データを導出するようにしたグラフィックディスプ
レイ装置。(1) By giving the X-axis and Y-axis coordinate values of the starting point of the line to be displayed and the X-axis increment ΔX and Y-axis increment ΔY up to the end point, the line connecting the starting point and the end point in the DDA circuit is A display circuit is provided in which the X-axis and Y-axis coordinate values are sequentially calculated and output, and a line is displayed based on this image data, and the X-axis and Y-axis coordinate values are sequentially output from the DDA circuit. In addition to ROM for address conversion,
Convert the above X-axis coordinate value and Y-axis coordinate value, and
A graphic display device which derives image data of the line by addressing a position in an image memory using an output value of the image memory. （２）画像メモリを２の階乗でない個数で構成した特許
請求の範囲第１項記載のグラフィックディスプレイ装置
。(2) The graphic display device according to claim 1, wherein the number of image memories is not a factorial of 2. （３）Ｘ軸カウンタに、画像メモリの個数を数えるカウ
ンタと、２進カウンタを縦続に接続したＤＤＡ回路を設
けた特許請求の範囲第２項記載のグラフィックディスプ
レイ装置。(3) The graphic display device according to claim 2, wherein the X-axis counter is provided with a DDA circuit in which a counter for counting the number of image memories and a binary counter are connected in cascade.