JPS58194090A - Display unit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 この発明は、ラスクスキャン方式のディスプレイ装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a display device using a rask scan method.

一般に、この種のディスプレイ装置として第１図及び第
２図に示すものが知られている。第１図はディスプレイ
装置の構成を示し、第２図は第１図におけるタイミング
回路Ａの詳細とメモリの接続関係を示すものである。第
１図において、１は制御回路であり、該制御回路により
ギヤラクタデータはキャラクタメモリ２へ、グラフデー
タはグラフメモリ６へ省き込まれる。キャラクタメモリ
２のデータはタイミング回路Ａ４からのタイミング信号
により読み出され、キャラクタジェネレータ５に与えら
れ、文字パターンに変換される。上記グラフメモリ６の
データはタイミング回路Ａ４からのタイミング信号によ
り読み出され、ビデオジェネレータ乙によりビデオパタ
ーンに変換される。キャラクタジェネレータ５及びビデ
オジェネレータ乙の出力は、ビデオ合成回路７により合
成され、表示器８により表示される。表示器８にはタイ
ミング回路Ａ４の出力會受けて同期信号全発生する同期
信号発生回路９の出力が与えられている。Generally, as this type of display device, those shown in FIGS. 1 and 2 are known. FIG. 1 shows the configuration of the display device, and FIG. 2 shows details of the timing circuit A in FIG. 1 and the connection relationship between the memories. In FIG. 1, reference numeral 1 denotes a control circuit, and the control circuit stores gearactor data into the character memory 2 and graph data into the graph memory 6. The data in the character memory 2 is read out in response to a timing signal from a timing circuit A4, is given to a character generator 5, and is converted into a character pattern. The data in the graph memory 6 is read out by a timing signal from a timing circuit A4, and converted into a video pattern by a video generator B. The outputs of the character generator 5 and the video generator B are synthesized by a video synthesis circuit 7 and displayed on a display 8. The display 8 is supplied with the output of a synchronizing signal generating circuit 9 which generates all synchronizing signals in response to the output of the timing circuit A4.

上記したタイミング回路Ａ４は第２図のように構成され
、基本発振器４ａ、　　ドツトカウンタＡ４ｂ。The timing circuit A4 described above is configured as shown in FIG. 2, and includes a basic oscillator 4a and a dot counter A4b.

カラムカウンタＡ４ｃ　、セグメントカラ／り４ｄ及び
ラインカウンタ４ｅからなり、キャラクタメモリ２及び
グラフメモリ３の読み出しタイミングと表示器８への表
示タイミング全指示する。キャラクタメモリ２へはカラ
ムカウンタＡ４ｃの出力とラインカウンタ４ｅの出力が
与えられ、表示カラムとラインに対応した読み出しが行
なわれる。グラフメモリ６へけカラムカウンタＡ４ｃ、
セグメントカウンタ４ｄ＼びラインカウンタ４ｅの出力
が与えられ、表示ポイントに応じた読み出しが行なわれ
る。It consists of a column counter A4c, a segment color counter 4d, and a line counter 4e, and instructs the read timing of the character memory 2 and graph memory 3 and the display timing on the display 8. The character memory 2 is supplied with the output of the column counter A4c and the output of the line counter 4e, and reading corresponding to the display column and line is performed. Graph memory 6 column counter A4c,
The outputs of the segment counter 4d\ and line counter 4e are given, and reading is performed according to the display point.

ここで、表示カラム８０字、表示ライン２５行、１文字
構成が横９ドツト、縦１４セグメント、即ち横７２０ド
ツト、縦６５０ラスタのディスプレイ装置のグラフメモ
リに１６に×１ビットのメモリ全相いた場合のメモリ構
成について説明する。Here, the graph memory of a display device with 80 characters in display columns, 25 lines in display lines, and each character consists of 9 dots horizontally and 14 segments vertically, that is, 720 dots horizontally and 650 rasters vertically, has a total memory of 16 times 1 bit. The memory configuration in this case will be explained.

一般に、メモリのアクセス時間は’ｔＭ示ドツトの時間
よりも長いために、複数個のメモＩＪ　’に並列に配置
し、並列同時読み出しを行なった後、直列のビデオ信号
に変換している。１６にビットのメモリは、アドレス入
力が１４ビツトであり、これにカラム８０字のだめのア
ドレス７ビツト、セグメント１４のためのアドレス４ビ
ツト、ライン２５行のためのアドレス５ピツトを適用し
ようとすると、１６ビツトとなり、２ビット不足する。Generally, the memory access time is longer than the tM display dot time, so a plurality of memories IJ' are arranged in parallel, read out in parallel, and then converted into a serial video signal. For a 16-bit memory, the address input is 14 bits, and if we try to apply 7 bits of address for column 80, 4 bits of address for segment 14, and 5 bits of address for line 25, we get: This results in 16 bits, which is 2 bits short.

このため、必要メモリ数は最小並列読み出しドツト数、
即ち１カラムのドツト数９に対応するメモリ数９個に前
記アドレス不足の２ビツトの分を換算すると、９Ｘ４＝
　’５６個のメモリが必要となる。捷た、メモリの使用
効率は、 となる。Therefore, the required number of memory is the minimum number of parallel read dots,
In other words, if we convert the missing 2 bits of the address into 9 memories corresponding to 9 dots in one column, 9X4=
'56 memories are required. The reduced memory usage efficiency is as follows.

従来のディスプレイ装置は以上のように構成されており
、グラフ表示のためのメモリ使用効率が悪く、多数のメ
モリ全必要とし、ハードウェア量が増大して、コストア
ップになるという欠点があった。Conventional display devices are configured as described above, but have the drawbacks of poor memory usage efficiency for graph display, requiring a large number of memories, increasing the amount of hardware, and increasing costs.

この発明は上記のような従来のものの欠点を除去するた
めになされたものであり、グラフメモリのタイミング回
路をキャラクタメモリとは別個に設けることにより、メ
モリの使用効率全向上させることができるディスプレイ
装置を提供することを目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and provides a display device in which the efficiency of memory use can be completely improved by providing a timing circuit for a graph memory separately from a character memory. is intended to provide.

以下、この発明の一実施例を第３図及び第４図　　　□
について詳細に説明する。第６図及び第４図において、
第１図及び第２図と同一符号のものは同様の働＠全する
ものである。第３図において、１は前記した制御回路で
あり、該制御回路によりキャラクタデータはキャラクタ
メモリ２へ、またグラフデータはグラフメモリ６へ書き
込まれる。キャラクタメモリ２のデータはタイミング回
路Ａ４からのタイミング信号により読み出され、キャラ
クタジェネレータ５に与えられて文字パターンに変換さ
れる。グラフメモリ５のデータはタイミング回路ＢＩＤ
からのタイミング信号により読み出され、ビデオジェネ
レータ６によシビデオパターンに変換される。キャラク
タジェネレータ５及びビデオジェネレータ乙の出力はビ
デオ合成回路７により合成され、表示器８により表示さ
れる。表示器８にはタイミング回路Ａ４の出力を受けて
同期信号を発生する同期信号発生回路９の出力が与えら
れる。An embodiment of this invention is shown below in Figures 3 and 4 □
will be explained in detail. In Figures 6 and 4,
Components with the same reference numerals as in FIGS. 1 and 2 have the same functions. In FIG. 3, reference numeral 1 denotes the aforementioned control circuit, which writes character data into the character memory 2 and graph data into the graph memory 6. Data in the character memory 2 is read out by a timing signal from a timing circuit A4, and is applied to a character generator 5 to be converted into a character pattern. The data in the graph memory 5 is stored in the timing circuit BID.
The data is read out using a timing signal from the video generator 6 and converted into a video pattern by the video generator 6. The outputs of the character generator 5 and video generator B are synthesized by a video synthesis circuit 7 and displayed on a display 8. The display 8 is supplied with the output of a synchronization signal generation circuit 9 that generates a synchronization signal in response to the output of the timing circuit A4.

上記タイミング回路Ｂ１０は第４図に示されるようにド
ツトカウンタＢ１０ａ、カラムカウンタＢ１［］ｂ。As shown in FIG. 4, the timing circuit B10 includes a dot counter B10a and a column counter B1[]b.

ラスタカウンタ１０ｃ及びカウンタ同期回路１０ｄによ
シ構成されている。タイミング回路Ａ４は従来の前記し
たディスプレイ装置の場合と同様であり、その詳しい説
明は重複するので省略する。上記ドツトカウンタＢ　１
０ｄとカラムカウンタＢ１０ｂは基本発振器４ａの出力
金堂けて表示グラフの水平ドツト會カウントするもので
あり、ラスタカウンタ１０ｃは表示グラフの垂直ラスタ
をカウントするものである。カラムカウンタＢ１０ｂ及
びラスタカウンタ１０ｃの出力はグラフメモリ６に与え
られ、メモリの読み出しタイミングを指定する。カウン
タ同期回路１０ｄはタイミング回路Ａ４とタイミング回
路ＢＩＤとの同期音とるためのもので、タイミング回路
Ａ４の出力条件によりタイミング回路ＢＩＯと初期化し
て同期をとることにより、同一表示、器８への表示全可
能としている。従って、ドツトカウンタＢ１０ａ、カラ
ムカウンタＢ１０ｂ、及びラスタカウンタ１０ｃのビッ
ト数はタイミング回路Ａ４とは独立に自由に設定するこ
とができる。It is composed of a raster counter 10c and a counter synchronization circuit 10d. The timing circuit A4 is the same as that of the conventional display device described above, and its detailed explanation will be omitted since it would be redundant. Above dot counter B1
0d and column counter B10b are used to count the horizontal dots of the displayed graph using the output of the basic oscillator 4a, and the raster counter 10c is used to count the vertical rasters of the displayed graph. The outputs of the column counter B10b and the raster counter 10c are given to the graph memory 6, and specify the memory read timing. The counter synchronization circuit 10d is for synchronizing the timing circuit A4 and the timing circuit BID, and by initializing and synchronizing with the timing circuit BIO according to the output condition of the timing circuit A4, the same display and display on the counter 8 can be obtained. All possible. Therefore, the number of bits of the dot counter B10a, column counter B10b, and raster counter 10c can be freely set independently of the timing circuit A4.

ここで、前記した従来のディスプレイ装置の場合と同様
にして、横７２０ドツト、縦６５０ラスタのディスプレ
イ装置のグラフメモリに１６ＫＸ１ビツトのメモリ全使
用した場合のメモリ構成について説明する。前述のよう
に、各カウンタの値は自由に設定できるので、ラスタカ
ウンタ１０ｃ　ｆ　３５０進カウンタとする。１６にビ
ットのメモリ金縦方向のラスタ３５０で除すと ３５０ラスク となり、横方向の表示用に４６分割できることがわかる
。この値４６はカラムカウンタＢ　１０ｂのカウンタ数
となる。更に横方向表示ドツトを４６で除すと、 ６ となり、１６個のメモリがあればよいことがわかる。こ
の場合のメモリの使用効率は、 となる。Here, in the same way as in the case of the conventional display device described above, the memory configuration will be described when the entire 16K×1 bit memory is used for the graph memory of a display device with 720 dots horizontally and 650 rasters vertically. As mentioned above, since the value of each counter can be set freely, it is assumed that the raster counter 10c f is a 350-decimal counter. It can be seen that dividing 16 bits by the vertical raster 350 gives 350 rasks, which can be divided into 46 for horizontal display. This value 46 becomes the counter number of column counter B 10b. Furthermore, dividing the horizontal display dot by 46 gives 6, which shows that 16 memories are sufficient. The memory usage efficiency in this case is as follows.

上記説明は、画面表示が横７２０ドツト×縦３５０ドツ
トの場合であるが、画面表示フォーマットにかかわらず
有効なことは明らかである。また、タイミング回路が独
立しているので、キャラクタ表示とは異なったフォーマ
ット、例えば横３５０ドツト×縦３５０ドツトにも適用
できる。The above explanation is for the case where the screen display is 720 dots horizontally x 350 dots vertically, but it is clear that it is valid regardless of the screen display format. Furthermore, since the timing circuit is independent, it can be applied to a format different from character display, for example, 350 dots horizontally x 350 dots vertically.

以上のように、この発明によれば、グラフメモリのタイ
ミング回路をキャラクタメモリのタイミング回路とは別
個に設けることにより、メモリの使用効率が向上し、メ
モリ数全低減することができる。As described above, according to the present invention, by providing the timing circuit of the graph memory separately from the timing circuit of the character memory, memory usage efficiency is improved and the total number of memories can be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のディスプレイ装置の構成図、第２図は第
１図のもののタイミング回路の詳細とメモリの接続関係
を示すブロック図、第６図は本発明の一実施例を示すデ
ィスプレイ装置の構成図、第４図は第６図のものの要部
であるタイミング回路の詳細とメモリの接続関係金示す
ブロック図である。 ２：キャラクタメモリ、３ニゲラフメモリ、４：タイミ
ング回路Ａ、１０：タイミング回路Ｂ。 代理人　　葛　野　信　− 第２図FIG. 1 is a configuration diagram of a conventional display device, FIG. 2 is a block diagram showing details of the timing circuit and memory connection of the one shown in FIG. 1, and FIG. 6 is a block diagram of a display device showing an embodiment of the present invention. FIG. 4 is a block diagram showing the details of the timing circuit, which is a main part of the structure shown in FIG. 6, and the connection relationship of the memory. 2: Character memory, 3 Niger rough memory, 4: Timing circuit A, 10: Timing circuit B. Agent Shin Kuzuno - Figure 2

Claims (1)

【特許請求の範囲】[Claims] 表示画面上にキャラクタ及びグラフ全表示するディスプ
レイ装置において、キャラクタ表示用タイミング回路と
は別個にグラフ表示用タイミング回路を設けたことを特
徴とするディスプレイ装置。A display device that displays all characters and graphs on a display screen, characterized in that a timing circuit for graph display is provided separately from a timing circuit for character display.