KR19980086656A - 테스트 회로를 구비하는 반도체 장치 - Google Patents

테스트 회로를 구비하는 반도체 장치 Download PDF

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Abstract

반도체 회로 장치에서, 배선이 내부회로에 접속되고 전원선 및 접지선에 접속된 테스트 회로에 접속된다. 테스트 회로는 전원선에 접속된 제 1 휴즈 저항기, 제 1 휴즈 저항기 및 접지선 사이의에 접속된 제 1 저항기, 전원선에 접속된 제 2 저항기, 제 2 저항기 및 접지선 사이의에 접속된 제 2 휴즈 저항기, P형 트랜지스터, 및 N형 트랜지스터를 포함한다. P형 트랜지스터는 배선에 접속된 제 1 드레인, 전원선에 접속된 제 1 소오스, 제 1 휴즈 저항기 및 제 1 저항기 사이의 접속점에 접속된 게이트를 구비하고, N형 트랜지스터는 배선에 접속된 제 2 드레인, 접지선에 접속된 제 2 소오스, 제 2 저항기 및 제 2 휴즈 저항기 사이의 접속점에 접속된 제 2 게이트를 구비한다.

Description

테스트 회로를 구비하는 반도체 장치
본 발명은 웨이퍼 상태에서 불량을 분석하는데 사용되는 테스트 회로를 구비하는 반도체 장치에 관한 것이다.
종래의 반도체 장치 구조에 있어서, 외부단자는 전기적으로 독립하여 있었다. 외부단자의 한 쌍의 패드 (pad)에 공급된 전압이 내부회로에 인가된다. 도 1 은 종래의 반도체 장치의 실시예를 도시한다. 외부단자 (1)에 공급된 전위 (potential)는 외부회로 (1)에 접속된 내부회로 (2)에만 공급된다. 외부회로 (1)는 다른 외부단자와 전기적으로 독립하여 있다.
도 2 는 일본 특개평 6-51032에 기술된 테스트 회로를 구비하는 반도체 장치의 회로도이다. 이회로에서, 테스트 회로 (8)가 필요하지 않은 경우, 휴즈 저항기 (4)는 잘려 나가고 입력 전위는 디플리션 (depletion)형 트랜지스터 (7)에 의해 결정된 전위로 설정된다. 따라서, 상술한 테스트 회로 (8)는 NG 단자 (3)에 전위를 인가하지 않고서는 동작하지 않게 된다.
도 1 에 도시된 상술한 종래의 반도체 회로 장치 실시예에서 웨이퍼 상태에서 반도체 장치의 불량분석을 하는 경우 물리적인 제약 때문에 외부단자에 전위를 인가하는 것이 불가능한 경우가 있게 된다. 이 경우, 아무런 전위도 인가되지 않은 외부단자는 전기적으로 부동 (floating) 상태가 된다. 결과적으로, 웨이퍼 상태에서 반도체 장치의 불량분석을 하는 경우 정상동작과는 다르게 동작하게 된다.
또한, 상술한 도 2 의 실시예는 정상상태에서는 사용하지 않는 특정한 회로만이 동작하지 않도록 하는 목적을 가지므로, 소정의 외부단자는 오직 소정의 전위로 설정된다. 따라서, 상기의 목적으로 인하여 임의의 외부단자는 임의의 전위로 설정되지 못하는 문제점이 있다.
본 발명의 목적은 신호가 외부단자로부터 공급되지 않아도 불량 상태가 전원에 의해서만 재생성되는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 소자의 불량 분석이 웨이퍼 상태에서 수행되는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 불량의 원인이 초기 상태 (early state)에서 분석되어 생산량 및 생산품질이 향상된 반도체 회로 장치를 제공하는 것이다.
도 1 은 종래의 반도체 회로 장치의 입력회로를 도시하는 회로 다이어그램이다.
도 2 는 다른 종래의 반도체 회로 장치의 다른 입력회로를 도시하는 회로 다이어그램이다.
도 3 은 본 발명의 실시예에 따른 테스트 회로를 구비하는 반도체 회로 장치의 구조를 도시하는 회로 다이어그램이다.
도 4 는 도 3에 도시된 본 발명의 실시예가 제공된 또 다른 반도체 회로 장치의 구조를 도시하는 회로 다이어그램이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 외부회로 2 : 내부회로
4 및 5 : 휴즈 저항기 11, 12, 및 31 : 배선
Q1 및 Q2: 트랜지스터 R1 및 R2 : 고저항 소자
본 발명의 특성을 얻기위하여 반도체 장치는 전원선, 접지선, 전원선 및 접지선에 접속된 내부회로, 내부회로에 접속된 배선, 및 상기 전원선 및 접지선에 접속된 테스트 회로를 구비한다. 상기 테스트 회로는 전원선에 접속된 제 1 휴즈 저항기, 제 1 휴즈 저항기 및 접지선 사이의에 접속된 제 2 저항기, 전원선에 접속된 제 2 저항기, 제 2 저항기 및 접지선 사이의에 접속된 제 2 휴즈 저항기, 배선에 접속된 제 1 드레인, 전원선에 접속된 제 1 소오스, 제 1 휴즈 저항기 및 제 1 저항기 사이의 접속점에 접속된 게이트를 구비하는 P형 트랜지스터, 및 배선에 접속된 제 2 드레인, 접지선에 접속된 제 2 소오스, 제 2 저항기 및 제 2 휴즈 저항기 사이의 접속점에 접속된 제 2 게이트를 구비하는 N형 트랜지스터를 구비한다.
이 경우, 정상상태에서는 P형 트랜지스터가 온 (on)되지 않고, 제 1 휴즈 저항기이 녹아서 끊어지면 P형 트랜지스터가 온 되어 배선이 전원선상의 전압으로 설정되도록, 제 1 휴즈 저항기 및 제 1 저항기가 설치되는 것이 바람직하다. 또한, 정상상태에서는 N형 트랜지스터가 온 되지 않고, 제 2 휴즈 저항기가 녹아 끊어지면 N형 트랜지스터가 온 되어 배선이 접지선상의 접지전압으로 설정되도록 제 2 저항기 및 제 2 휴즈 저항기가 설치되는 것이 바람직하다.
배선은 외부신호 단자에 접속될 수 있다.
본 발명의 다른 일면을 얻기 위하여, 반도체 장치는 전원선, 접지선, 전원선 및 접지선에 접속된 내부회로, 내부회로에 접속된 복수의 배선, 및 복수의 배선 각각에 제공되고 전원선 및 접지선에 접속된 테스트 회로를 구비한다. 테스트 회로는 전원선에 접속된 제 1 휴즈 저항기, 제 1 휴즈 저항기 및 접지선 사이의에 접속된 제 1 저항기, 전원선에 접속된 제 2 저항기, 제 2 저항기 및 접지선 사이의에 접속된 제 2 휴즈 저항기, 배선에 접속된 제 1 드레인, 전원선에 접속된 제 1 소오스, 및 제 1 휴즈 저항기 및 제 1 저항기 사이의 접속점에 접속된 제 1 게이트를 구비하는 P형 트랜지스터, 배선에 접속된 제 2 드레인, 접지선에 접속된 제 2 소오스, 및 제 2 저항기 및 제 2 휴즈 저항기 사이의 접속점에 접속된 제 2 게이트를 구비한다.
이 경우, 내부회로는 복수의 메모리 소자 블록, 및 복수의 메모리 블록과 복수의 배선에 접속된 디코딩 회로를 포함할 수 있다.
본 발명의 또 다른 일면을 얻기위하여, 반도체 장치는 전원선, 접지선, 전원선 및 접지선에 접속된 내부회로, 내부회로에 접속된 배선, 및 전원선 및 접지선에 접속된 테스트 회로를 포함한다. 테스트 회로는 제 1 휴즈 저항기가 녹아 끊어지면 배선이 전원선상의 전원공급전압으로 설정되도록 동작하는 제 1 휴즈 저항기를 포함하는 제 1 회로부 및 제 2 휴즈 저항기가 녹아 끊어지면 배선이 접지선상의 접지전압으로 설정되도록 동작하는 제 2 휴즈 저항기를 포함하는 제 2 회로부를 포함한다.
이 경우, 제 1 회로부는 전원선에 접속된 제 1 휴즈 저항기, 제 1 휴즈 저항기 및 접지선 사이의에 접속된 제 1 저항기, 및 배선에 접속된 제 1 드레인, 전원선에 접속된 제 1 소오스, 및 제 1 휴즈 저항기 및 제 1 저항기 사이의 접속점에 접속된 제 1 게이트를 구비하는 P형 트랜지스터를 구비한다. 또한, 제 2 회로부는 전원선에 접속된 제 2 저항기, 제 2 저항기 및 접지선 사이의 접속점에 접속된 제 2 휴즈 저항기, 배선에 접속된 제 2 드레인, 접지선에 접속된 제 2 소오스, 및 제 2 저항기 및 제 2 휴즈 저항기 사이의 접속점에 접속된 제 2 게이트를 구비하는 N형 트랜지스터를 포함할 수 있다.
다음, 웨이퍼 상태에서 불량분석이 수행될 수 있는 본 발명 반도체 회로 장치에 대하여 도면을 참조하여 자세히 설명하겠다.
도 3 은 본 발명에 따른 반도체 회로 장치 구조를 도시하는 회로 다이어그램이다. 도 3에서, 외부단자 (1)는 임의의 하나의 외부단자를 도시하고 모든 외부단자는 동일한 구조를 지닌다. 배선 (31)은 P형 트랜지스터 (Q1)를 통하여 전원 배선 (11)에 접속되어 있고, N형 트랜지스터 (Q2)를 통하여 접지전압 배선 (12)에 접속되어 있다.
트랜지스터 (Q1)의 게이트는 휴즈 저항기 (4)를 통하여 전원 배선 (11)에 접속되어 있고, 고저항 소자 (R1)를 통하여 접지전압 배선 (12)에 접속되어 있다. 또한, N형 트랜지스터 (Q2)의 게이트는 휴즈 저항기 (5)를 통하여 접지전압 배선 (12)에 접속되고, 고저항 소자 (R2)를 통하여 전원 배선 (11)에 접속되어 있다. 트랜지스터 (Q1 및 Q2)의 게이트 레벨은 휴즈 저항기 (4 및 5) 및 고저항 소자 (R1 및 R2)의 저항 분할비에 의하여 각각 결정된다. 각 저항값은 트랜지스터의 문턱치에 도달하지 않도록 미리 조절되므로 양 트랜지스터는 정상상태에서 오프에 설정된다.
전용 테스터를 사용하여 외부단자 (1)가 하이 레벨인 경우 불량을 일으킨 것을 발견한 경우, 휴즈 저항기 (4)를 녹아 끊어지게함으로써, 트랜지스터 (Q1)의 게이트 레벨이 접지전압으로 설정된다. 트랜지스터 (Q1)가 온 되면 외부단자 (1)에 전위가 인가되지 않아도 배선 (31)의 전위는 하이레벨로 설정될 수 있다.
또한, 전용 테스터로 외부단자 (1)가 로우 레벨인 경우 불량을 일으킨 것을 발견한 경우, 휴즈 저항기 (5)가 녹아 끊어지게함으로써, 트랜지스터 (Q2)의 게이트 레벨이 라인 (11)상의 전원전압으로 설정된다. 따라서, 트랜지스터 (Q2)가 온 되면 외부단자에 전위가 인가되지 않아도 배선 (31)의 전위는 로우레벨로 설정될 수 있다.
도 4 는 상술한 본 발명의 실시예가 적용된 본 발명의 다른 실시예로 다이나믹 반도체 기억장치에 사용된 경우의 회로도이다.
도 4에서, 외부접속단자 (13) 및 외부접속단자 (14)는 각각 전원선 (11) 및 접지선 (12)에 접속된 외부단자이다. 도 3의 테스트 회로와 동일한 테스트 회로가 각 배선 (31a 및 31b)에 접속된다. 어드레스 신호는 외부단자 (1a 및 1b)에 인가되고 각각 배선 (31a 및 31b)를 통하여 내부회로의 어드레스 신호 라인 (32)에 전달된다. 또한, 어드레스 신호는 인버터 (21a 및 21b)에 의해 반전되어 어드레스 신호 라인 (32)에 제공된다. 어드레스 신호 라인 (32)상의 신호는 디코더에 의해 디코딩된다. 디코더는 NAND 회로 (22a 내지 22d) 및 인버터 (23a 내지 23d)로 구성된다. NAND 회로 (22a 내지 22d)의 출력은 각각 인버터 (23a 내지 23d)를 통하여 기억소자 (24)에 접속되어 있다. 각 기억소자 (24a 내지 24d)는 어드레스 신호에 따라서 동작한다.
초기상태에서, 테스트 회로의 모든 트랜지스터 (Q1a, Q1b, Q2a, 및 Q2b)는 휴즈 레즈스터 (4a, 4b, 5a, 및 5b) 및 저항소자 (R1a, R1b, R2a, 및 R2b)의 저항분할비에 기초하여 오프 된다. 기억소자 (24b)에 불량이 발생되었다는 것이 발견되면 휴즈 저항기 (4a 및 5b)는 예를들어 레이져 절단기와 같은 장치에 의하여 절단되어 트랜지스터 (Q1a)의 게이트 레벨이 접지전위로 설정된다. 그 결과, 트랜지스터 (Q1a)는 온 되어 배선 (31a)의 전위는 라인 (11)상의 전원전압으로 설정된다.
또한, 트랜지스터 (Q2b)의 게이트 레벨은 상기 장치에 의하여 휴즈 저항기 (5b)를 절단함으로써 전원전압으로 상승된다. 그 결과, 트랜지스터 (Q2b)는 온 상태가 되어 배선 (31b)의 전위는 라인 (12)상의 접지전압으로 설정된다.
그러므로, 외부 입력단자 (1a)에 접속된 배선 (31a)의 전위레벨은 하이레벨로, 외부 입력단자 (1b)에 접속된 배선 (31b)의 전위레벨은 로우레벨로 설정된다. 즉, 기억소자 (24a 및 24b)의 기억소자 (24b)는 디코더의 NAND 회로 (22b)에 의하여 선택된다. 그 결과, 외부 입력단자 (1a 및 1b)에 아무런 전위가 인가되지 않아도 기억소자 (24b)는 테스트될 불량 기억소자로 선택된다.
따라서, 본 실시예의 반도체 장치가 사용된 경우, 반도체 장치 전용 테스터에 의하여, 외부단자에 특정 조합의 전위를 입력한 때 불량이 발생한 것이 발견되는 경우, 각각의 외부단자에 부유하는 회로의 휴즈를 녹아 끊어지게 되므로, 소수의 외부입력으로 불량을 재현시킬 수 있다. 이러한 방식으로, 본 발명이 반도체 회로 장치에 사용될 경우 외부 입력단자의 개수는 상당히 감소될 수 있다.
상술한 바와 같이, 본 발명 테스트 회로를 구비하는 반도체 장치에 의하면, 물리적인 제약에 제한되지 않고, 실제의 동작상황과 동일한 상태에서 반도체 회로장치의 불량해석이 수행될 수 있으므로, 조기 불량원인의 해명에 있어서, 제품품질의 향상, 생산량의 향상, 생산성의 향상을 기대할 수 있다. 또한, 각 외부단자에 내부단자로부터 임의의 전압을 인가하도록 하므로, 웨이퍼 상태에서의 불량 해석시, 소수의 외부전압의 입력으로 불량을 재현할수 있고 정확한 불량해석을 가능하게 하고 조기에 불량원인을 해명할 수 있다.

Claims (16)

  1. 전원선, 접지선, 내부회로에 접속된 배선, 및 상기 전원선 및 상기 접지선에 접속된 테스트 회로를 구비하는 반도체 장치에 있어서, 상기 테스트 회로가, 상기 전원선에 접속된 제 1 휴즈 저항기, 상기 제 1 휴즈 저항기 및 상기 접지선 사이의에 접속된 제 1 저항기, 상기 전원선에 접속된 제 2 저항기, 상기 제 2 저항기 및 상기 접지선 사이의에 접속된 제 2 휴즈 저항기, 상기 배선에 접속된 제 1 드레인, 상기 전원선에 접속된 제 1 소오스, 및 상기 제 1 휴즈 저항기 및 상기 제 1 저항기 사이의 접속점에 접속된 제 1 게이트를 구비하는 P형 트랜지스터, 상기 배선에 접속된 제 2 드레인, 상기 접지선에 접속된 제 2 소오스, 및 상기 제 2 휴즈 저항기 및 상기 제 2 저항기 사이의 접속점에 접속된 제 2 게이트를 구비하는 N형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 배선이 외부신호단자에 접속된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 2 항에 있어서, 상기 제 1 휴즈 저항기 및 상기 제 1 저항기는, 정상상태에서는 상기 P형 트랜지스터가 온 되지 않고, 상기 제 1 휴즈 저항기가 녹아 끊어지면 상기 P형 트랜지스터가 온 되어 상기 배선이 상기 전원선상의 전원전압으로 설정되도록, 설치된 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 2 항에 있어서, 상기 제 2 저항기 및 상기 제 2 휴즈 저항기는, 정상상태에서는 상기 N형 트랜지스터가 온 되지 않고, 상기 제 2 휴즈 저항기가 녹아 끊어지면 상기 N형 트랜지스터가 온 되어 상기 배선을 상기 접지선상의 접지전압으로 설정되도록, 설치된 것을 특징으로 하는 반도체 장치.
  5. 전원선, 접지선, 내부회로에 접속된 복수의 배선, 및 상기 복수의 배선의 각각에 제공되고 상기 전원선 및 상기 접지선에 접속된 테스트 회로를 구비하는 반도체 장치에 있어서, 상기 테스트 회로가, 상기 전원선에 접속된 제 1 휴즈 저항기, 상기 제 1 휴즈 저항기 및 상기 접지선 사이의에 접속된 제 1 저항기, 상기 전원선에 접속된 제 2 저항기, 상기 제 2 저항기 및 상기 접지선 사이의에 접속된 제 2 휴즈 저항기, 상기 배선에 접속된 제 1 드레인, 상기 전원선에 접속된 제 1 소오스, 및 상기 제 1 휴즈 저항기 및 상기 제 1 저항기 사이의 접속점에 접속된 제 1 게이트를 구비하는 P형 트랜지스터, 상기 배선에 접속된 제 2 드레인, 상기 접지선에 접속된 제 2 소오스, 및 상기 제 2 휴즈 저항기 및 상기 제 2 저항기 사이의 접속점에 접속된 제 2 게이트를 구비하는 N형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 내부회로가, 복수의 메모리 소자 블록, 및 상기 복수의 메모리 소자 블록 및 상기 복수의 배선에 접속된 디코딩 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항 또는 6 항에 있어서, 상기 제 1 휴즈 저항기 및 상기 제 1 저항기는, 정상상태에서는 상기 P형 트랜지스터가 온 되지 않고, 상기 제 1 휴즈 저항기가 녹아 끊어지면 상기 P형 트랜지스터가 온 되어 상기 배선을 상기 전원선상의 전원전압으로 설정되도록, 설치된 것을 특징으로 하는 반도체 장치.
  8. 제 5 항 또는 6 항에 있어서, 상기 제 2 저항기 및 상기 제 2 휴즈 저항기는, 정상상태에서는 상기 N형 트랜지스터가 온 되지 않고, 상기 제 2 휴즈 저항기가 녹아 끊어지면, 상기 N형 트랜지스터가 온 되어 상기 배선을 상기 접지선상의 접지전압으로 설정되도록, 설치된 것을 특징으로 하는 반도체 장치.
  9. 전원선, 접지선, 내부회로에 접속된 배선, 및 상기 전원선 및 상기 접지선에 접속된 테스트 회로를 구비하는 반도체 장치에 있어서, 상기 테스트 회로가, 제 1 휴즈 저항기를 포함하고 상기 제 1 휴즈 저항기가 녹아 끊어지면 상기 배선이 상기 전원선상의 전원전압으로 설정되도록 동작하는 제 1 회로부, 및 제 2 휴즈 저항기를 포함하고 상기 제 2 휴즈 저항기가 녹아 끊어지면 상기 배선이 상기 접지선상의 전지전압으로 설정되도록 동작하는 제 2 회로부를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 배선이 외부신호단자에 접속된 것을 특징으로 하는 반도체 장치.
  11. 제 9 항 또는 10 항에 있어서, 상기 제 1 회로부는, 상기 전원선에 접속된 제 1 휴즈 저항기, 상기 제 1 휴즈 저항기 및 상기 접지선 사이의에 접속된 제 1 저항기, 및 상기 배선에 접속된 제 1 드레인, 상기 전원선에 접속된 제 1 소오스, 및 상기 제 1 휴즈 저항기 및 상기 제 1 저항기 사이의 접속점에 접속된 제 1 게이트를 구비하는 P형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 제 1 휴즈 저항기 및 상기 제 1 저항기는, 정상상태에서는 상기 P형 트랜지스터가 온 되지 않고, 상기 제 1 휴즈 저항기가 녹아 끊어지면 상기 P형 트랜지스터가 온 되어 상기 배선을 상기 전원선상의 전원전압으로 설정되도록, 설치된 것을 특징으로 하는 반도체 장치.
  13. 제 9 항 또는 10 항에 있어서, 상기 제 2 회로부는, 상기 전원선에 접속된 제 2 저항기, 상기 제 2 저항기 및 상기 접지선 사이의에 접속된 제 2 휴즈 저항기, 및 상기 배선에 접속된 제 2 드레인, 상기 접지선에 접속된 제 2 소오스, 및 상기 제 2 휴즈 저항기 및 상기 제 2 저항기 사이의 접속점에 접속된 제 2 게이트를 구비하는 N형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 제 2 저항기 및 상기 제 2 휴즈 저항기는, 정상상태에서는 상기 N형 트랜지스터가 온 되지 않고, 상기 제 2 휴즈 저항기가 녹아 끊어지면 상기 N형 트랜지스터가 온 되어 상기 배선이 상기 접지선상의 접지전압으로 설정되도록, 설치된 것을 특징으로 하는 반도체 장치.
  15. 제 13 항에 있어서, 상기 제 1 회로부는, 상기 전원선에 접속된 상기 제 1 휴즈 저항기, 상기 제 1 휴즈 저항기 및 상기 접지선 사이의에 접속된 제 1 저항기, 및 상기 배선에 접속된 제 1 드레인, 상기 전원서에 접속된 제 1 소오스, 및 상기 휴즈 저항기 및 상기 제 1 저항기 사이의 접속점에 접속된 제 1 게이트를 갖는 P형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 제 1 휴즈 저항기 및 상기 제 1 저항기는, 정상상태에서는 상기 P형 트랜지스터가 온 되지 않고, 상기 제 1 휴즈 저항기가 녹아 끊어지면 상기 P형 트랜지스터가 온 되어 상기 배선이 상기 전원선상의 전원전압으로 설정되도록, 설치된 것을 특징으로 하는 반도체 장치.
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