JPS6181660A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6181660A JPS6181660A JP59203128A JP20312884A JPS6181660A JP S6181660 A JPS6181660 A JP S6181660A JP 59203128 A JP59203128 A JP 59203128A JP 20312884 A JP20312884 A JP 20312884A JP S6181660 A JPS6181660 A JP S6181660A
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- JP
- Japan
- Prior art keywords
- chip
- terminal
- input
- control signal
- control terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体チップの上に半導体チップを搭載してな
る°Chip on Chipの半導体装置に係り、チ
ップ単体で、または両方のチップを結線した後の試験が
できるようにした構成に関する。
る°Chip on Chipの半導体装置に係り、チ
ップ単体で、または両方のチップを結線した後の試験が
できるようにした構成に関する。
大規模集積回路(LSI)の高機能化、高集積化により
、近年各種機能の回路を同−LSI内に構成する場合が
多くなってきた。例えばCMOSとTTL、またはアナ
ログとCM OSのディジタル、さらにインクフェイス
回路を設けてCMOSとECL等の構成を有するLSI
の要求に対し、同一チップ内に構成することは困難であ
る。無理をして強行しても製造工程上、またその歩留り
の上からも極めて不利である。
、近年各種機能の回路を同−LSI内に構成する場合が
多くなってきた。例えばCMOSとTTL、またはアナ
ログとCM OSのディジタル、さらにインクフェイス
回路を設けてCMOSとECL等の構成を有するLSI
の要求に対し、同一チップ内に構成することは困難であ
る。無理をして強行しても製造工程上、またその歩留り
の上からも極めて不利である。
従って回路機能別に独立のチップを用いれば、それぞれ
に最適なプロセスが適用でき、各機能毎の特徴が生かせ
ることになり、そのため2チツプよりなる、所謂Chi
p on ChipのLSIが検討されるようになった
。
に最適なプロセスが適用でき、各機能毎の特徴が生かせ
ることになり、そのため2チツプよりなる、所謂Chi
p on ChipのLSIが検討されるようになった
。
この場合LSIは、各チップ単独で、および両チップ結
線後の試験ができるような回路構成であることが望まれ
る。
線後の試験ができるような回路構成であることが望まれ
る。
〔従来の技術と発明が解決しようとする問題点〕入力端
子に入カバソファとして相補型金属−酸化物一半導体(
CMO3)構造のインバータが接続される場合が多いが
、この場合に片方のチップ、例えば第1のチップを単独
で試験する際に入力がフローティングになると、インバ
ータの電源端子(■。。)と接地端子(VSS)間に電
流が流れ、内部回路に論理的不定状態を伝播し、試験が
できなくなる。
子に入カバソファとして相補型金属−酸化物一半導体(
CMO3)構造のインバータが接続される場合が多いが
、この場合に片方のチップ、例えば第1のチップを単独
で試験する際に入力がフローティングになると、インバ
ータの電源端子(■。。)と接地端子(VSS)間に電
流が流れ、内部回路に論理的不定状態を伝播し、試験が
できなくなる。
またC M OSは基本的に電流を流さないためDC電
流は1μA以下であるが、テスタに接続しないフローテ
ィングの入力端子が増えると、過大電流が流れて内部回
路を破壊することがある。
流は1μA以下であるが、テスタに接続しないフローテ
ィングの入力端子が増えると、過大電流が流れて内部回
路を破壊することがある。
つぎにこれらの問題を解決するため第1のチップの入力
端子にデータ選択回路を接続して、1チツプ時には第1
のチップの入力信号を殺してデータ選択回路の出力を一
定の状態に固定するためにデータ選択回路の制御端子の
電位を固定してしまうと、両チップを結線したときに第
2のチップからの選択信号を第1のチップの制御端子に
伝えることはできなかった。
端子にデータ選択回路を接続して、1チツプ時には第1
のチップの入力信号を殺してデータ選択回路の出力を一
定の状態に固定するためにデータ選択回路の制御端子の
電位を固定してしまうと、両チップを結線したときに第
2のチップからの選択信号を第1のチップの制御端子に
伝えることはできなかった。
上記問題点の解決は、
(1) 少なくとも2個の半導体チップが結線されて
なり、第2のチップよりくる入力信号を受ける入力端子
と、制御信号を受ける制御端子と、該入力信号と該制御
信号を入力する論理ゲートとを第1のチップに設け、第
1のチップを単独で試験する際に内部回路に論理的不定
状態を伝播させないようにする手段を設けた本発明によ
る半導体装置、(2) 少なくとも2個の半導体チッ
プが結線されてなり、第2のチップよりくる入力信号を
受ける入力端子と、制御信号を受ける制′B端子と、該
入力信号と該制御信号を入力する論理ゲートとを第1の
チップに設け、第1のチップを単独で試験する際に内部
回路に論理的不定状態を伝播させないようにする手段を
設け、かつ該制御端子と電源電位または接地電位間にイ
ンピーダンスを挿入して該制御端子の電位を固定し、該
制御端子に接続される出力端子と、該出力端子に出力を
接続した前記インピーダンスより低い出力インピーダン
スを有するドライバとを第2のチップに設け、第2のチ
ップよりの選択信号を第1のチップに伝え、両チップ結
線後の試験ができるようにした本発明による半導体装置
、 により達成される。
なり、第2のチップよりくる入力信号を受ける入力端子
と、制御信号を受ける制御端子と、該入力信号と該制御
信号を入力する論理ゲートとを第1のチップに設け、第
1のチップを単独で試験する際に内部回路に論理的不定
状態を伝播させないようにする手段を設けた本発明によ
る半導体装置、(2) 少なくとも2個の半導体チッ
プが結線されてなり、第2のチップよりくる入力信号を
受ける入力端子と、制御信号を受ける制′B端子と、該
入力信号と該制御信号を入力する論理ゲートとを第1の
チップに設け、第1のチップを単独で試験する際に内部
回路に論理的不定状態を伝播させないようにする手段を
設け、かつ該制御端子と電源電位または接地電位間にイ
ンピーダンスを挿入して該制御端子の電位を固定し、該
制御端子に接続される出力端子と、該出力端子に出力を
接続した前記インピーダンスより低い出力インピーダン
スを有するドライバとを第2のチップに設け、第2のチ
ップよりの選択信号を第1のチップに伝え、両チップ結
線後の試験ができるようにした本発明による半導体装置
、 により達成される。
片方のチップ、例えば第1のチップを単独で試験する際
、第1のチップの入力端子にCMOSインバータを接続
する代わりに、論理ゲートよりなるデータ選択回路を用
い、その制御端子に外部より制御信号を与えて、第1の
チップ単独の場合はデータ選択回路の出力の状態を固定
し、両チップ結線時はデータ選択回路の出力に第1のチ
ップの入力信号を出すようにして、論理的に不定状態の
発生を防止できる。
、第1のチップの入力端子にCMOSインバータを接続
する代わりに、論理ゲートよりなるデータ選択回路を用
い、その制御端子に外部より制御信号を与えて、第1の
チップ単独の場合はデータ選択回路の出力の状態を固定
し、両チップ結線時はデータ選択回路の出力に第1のチ
ップの入力信号を出すようにして、論理的に不定状態の
発生を防止できる。
つぎにデータ選択回路の制御端子をプルアップまたはプ
ルダウン抵抗を入れて■、。またはVSSに固定して、
1チツプ時には第1のチップの入力信号を殺してデータ
選択回路の出力を一定の状態に固定するためにデータ選
択回路の制御端子の電位を固定しても、制御端子に接続
される第2の千ノブの出力端子に、前記プルアップまた
はプルダウン抵抗より低い出力インピーダンスを有する
ドライバの出力を入れ、第2のチップよりの選択信号を
第1のチップに伝えることができるようにして、第2チ
ツプよりくる第1チツプの入力信号が第1チツプの内部
に伝えられ、両チップ結線後の試験ができるようにした
ものである。
ルダウン抵抗を入れて■、。またはVSSに固定して、
1チツプ時には第1のチップの入力信号を殺してデータ
選択回路の出力を一定の状態に固定するためにデータ選
択回路の制御端子の電位を固定しても、制御端子に接続
される第2の千ノブの出力端子に、前記プルアップまた
はプルダウン抵抗より低い出力インピーダンスを有する
ドライバの出力を入れ、第2のチップよりの選択信号を
第1のチップに伝えることができるようにして、第2チ
ツプよりくる第1チツプの入力信号が第1チツプの内部
に伝えられ、両チップ結線後の試験ができるようにした
ものである。
第1図(a)、 (b)は第1の発明によるChip
on ChipLsIの試験回路図である。
on ChipLsIの試験回路図である。
図において、2点鎖線より右側は第1のチップ、左側は
第2のチップを示す。
第2のチップを示す。
第1チツプの各入力端子よりの入力信号AI。
Az、・・・と、共通の制御端子よりの制御信号Cとを
論理ゲートとして2人力NORゲートGt。
論理ゲートとして2人力NORゲートGt。
Gz、・・・にそれぞれ人力する(図では端子も信号と
同じ記号を用いる)。
同じ記号を用いる)。
第1のチップ単独の場合は、制御信号Cをロウレベル“
L″にすると、NANDゲートcl、c!。
L″にすると、NANDゲートcl、c!。
・・・の出力はハイレベル“H”に固定され、入力信号
A、、A2.・・・は内部に伝わらない。
A、、A2.・・・は内部に伝わらない。
2チップ結線時は、制御信号Cを“H”にするとNAN
DゲートCIn G z、・・・の出力にはそれぞれA
1.Az、・・・が出る。
DゲートCIn G z、・・・の出力にはそれぞれA
1.Az、・・・が出る。
論理ゲートとして、2人力NORゲートを用いたが、N
ORゲートを用いてもよい。
ORゲートを用いてもよい。
ここで、制御信号Cは外部より与えるようにする。
第2図(a)、 (blは第2の発明によるChip
on ChipLsIの試験回路図である。
on ChipLsIの試験回路図である。
図において、第1のチップの制御端子とvI、Dまたは
V。間に挿入するインピーダンスとして、例えば制御端
子とVS2間にMΩ程度の高抵抗のプルダウン抵抗Rを
挿入する。
V。間に挿入するインピーダンスとして、例えば制御端
子とVS2間にMΩ程度の高抵抗のプルダウン抵抗Rを
挿入する。
またはRの代わりにゲート幅/ゲート長(W/L)の小
さいp−チャネル電界効果トランジスタ(p −ch
F ET)を用いてもよい。
さいp−チャネル電界効果トランジスタ(p −ch
F ET)を用いてもよい。
2チップ結線時は、第2チツプに設けられた、Rより低
い出力インピーダンスをもつドライバDで駆動すること
により、第2のチップより制御信号Cを、第1のチップ
の制御端子に伝えるこ−とができる。即ち、プルダウン
抵抗Rにより“L”に固定された制御端子を、強力な駆
動力の大きいドライバDにより“H”にして、入力信号
At、Az。
い出力インピーダンスをもつドライバDで駆動すること
により、第2のチップより制御信号Cを、第1のチップ
の制御端子に伝えるこ−とができる。即ち、プルダウン
抵抗Rにより“L”に固定された制御端子を、強力な駆
動力の大きいドライバDにより“H”にして、入力信号
At、Az。
・・・を内部に伝える。
プルダウン抵抗Rは拡散抵抗、多結晶珪素層を用いた抵
抗等が用いられるが、いまRの代わりにFETを用いW
/Lの値を、 プルダウンF ET : Wl / L+ = 5
/so 。
抗等が用いられるが、いまRの代わりにFETを用いW
/Lの値を、 プルダウンF ET : Wl / L+ = 5
/so 。
ドライバDのFET: wz /L2 =5015
。
。
とすれば、FETのβ値(伝達コンダクタンスg1の電
圧に依存しない因子)はW/Lに比例するので、ドライ
バDのF’ETのβ値はプルダウンFETのそれの10
0倍となり、十分駆動できることになる。
圧に依存しない因子)はW/Lに比例するので、ドライ
バDのF’ETのβ値はプルダウンFETのそれの10
0倍となり、十分駆動できることになる。
第3図は本発明によるLSIをパッケージに組込んだ断
面図である。
面図である。
図において、パ・7ケージ8の上に第1のチップ1を搭
載し、その上に第2のチップ4をフェイスアップに載せ
、パッド(ボンディングするための接続端子)3.5を
ワイヤ6でボンディングして両チップを結線する。つぎ
に第1のチップlの周辺のパッド2と、パンケージ8に
メタライズして形成された内部リード9とをワイヤ7で
ボンディングする。内部リード9はパッケージの外部リ
ード10に接続されている。1)はパッケージの蓋を示
す。
載し、その上に第2のチップ4をフェイスアップに載せ
、パッド(ボンディングするための接続端子)3.5を
ワイヤ6でボンディングして両チップを結線する。つぎ
に第1のチップlの周辺のパッド2と、パンケージ8に
メタライズして形成された内部リード9とをワイヤ7で
ボンディングする。内部リード9はパッケージの外部リ
ード10に接続されている。1)はパッケージの蓋を示
す。
実施例では両チップの結線をボンディングで行ったが、
バンプ(導電層の***部)、ビームリードで行ってもよ
い。
バンプ(導電層の***部)、ビームリードで行ってもよ
い。
以上説明したように本発明によれば、片方のチップを単
独で試験する際に、データ選択回路を設けることにより
、入力端子がフローティングになっても内部回路に論理
的不定状態を伝播しないで試験が可能となり、またCM
O3に過大電流が流れて内部回路を破壊することはなく
なった。
独で試験する際に、データ選択回路を設けることにより
、入力端子がフローティングになっても内部回路に論理
的不定状態を伝播しないで試験が可能となり、またCM
O3に過大電流が流れて内部回路を破壊することはなく
なった。
また両チップを結線した後試験をする際に、このチップ
に設けられたデータ選択回路の制御信号を他方のチップ
から伝えることができるようになった。
に設けられたデータ選択回路の制御信号を他方のチップ
から伝えることができるようになった。
第1図(al、 (blは第1の発明によるChip
on ChipLSIの試験回路図、 第2図(al、 (blは第2の発明によるChip
on ChipLsIの試験回路図、 第3図は本発明によるLSIをパッケージに組込んだ断
面図である。 図において、 A、、 A2.・・・は入力信号、 G、、G2.・・・は論理ゲート、 Cは制御信号、 Rはプルダウン抵抗、 1は第1のチップ、 2,3.5はバンド、4は第2
のチップ、 6,7はワイヤ、8はパンケージ、
9は内部リード、10は外部リード、 1)は蓋 を示す。 拳j日
on ChipLSIの試験回路図、 第2図(al、 (blは第2の発明によるChip
on ChipLsIの試験回路図、 第3図は本発明によるLSIをパッケージに組込んだ断
面図である。 図において、 A、、 A2.・・・は入力信号、 G、、G2.・・・は論理ゲート、 Cは制御信号、 Rはプルダウン抵抗、 1は第1のチップ、 2,3.5はバンド、4は第2
のチップ、 6,7はワイヤ、8はパンケージ、
9は内部リード、10は外部リード、 1)は蓋 を示す。 拳j日
Claims (2)
- (1)少なくとも2個の半導体チップが結線されてなり
、第2のチップよりくる入力信号を受ける入力端子と、
制御信号を受ける制御端子と、該入力信号と該制御信号
を入力する論理ゲートとを第1のチップに設け、第1の
チップを単独で試験する際に内部回路に論理的不定状態
を伝播させないようにする手段を設けたことを特徴とす
る半導体装置。 - (2)少なくとも2個の半導体チップが結線されてなり
、第2のチップよりくる入力信号を受ける入力端子と、
制御信号を受ける制御端子と、該入力信号と該制御信号
を入力する論理ゲートとを第1のチップに設け、第1の
チップを単独で試験する際に内部回路に論理的不定状態
を伝播させないようにする手段を設け、かつ該制御端子
と電源電位または接地電位間にインピーダンスを挿入し
て該制御端子の電位を固定し、該制御端子に接続される
出力端子と、該出力端子に出力を接続した前記インピー
ダンスより低い出力インピーダンスを有するドライバと
を第2のチップに設け、第2のチップよりの選択信号を
第1のチップに伝え、両チップ結線後の試験ができるよ
うにしたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59203128A JPS6181660A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59203128A JPS6181660A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6181660A true JPS6181660A (ja) | 1986-04-25 |
Family
ID=16468867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59203128A Pending JPS6181660A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6181660A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6882175B2 (en) | 2002-07-11 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Inter-block interface circuit and system LSI |
JP2006013495A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ |
-
1984
- 1984-09-28 JP JP59203128A patent/JPS6181660A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6882175B2 (en) | 2002-07-11 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Inter-block interface circuit and system LSI |
JP2006013495A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ |
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