JPS5948569B2 - 高速アナログデジタル変換装置 - Google Patents
高速アナログデジタル変換装置Info
- Publication number
- JPS5948569B2 JPS5948569B2 JP50052030A JP5203075A JPS5948569B2 JP S5948569 B2 JPS5948569 B2 JP S5948569B2 JP 50052030 A JP50052030 A JP 50052030A JP 5203075 A JP5203075 A JP 5203075A JP S5948569 B2 JPS5948569 B2 JP S5948569B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- analog
- converter
- digital
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は高精度の高速アナログデジタル
（Ａ／Ｄ ）変換コンバータに関するものである。
この構成は高速で高精度の変換を得る為に初段に４ビツ
トの出力を有するＡ／Ｄ変換器１個と２段目は５ビツト
出力を有するＡ／Ｄ変換器１個を用い最終の加算器で加
算して計８ビットの出力を得るものである。
トの出力を有するＡ／Ｄ変換器１個と２段目は５ビツト
出力を有するＡ／Ｄ変換器１個を用い最終の加算器で加
算して計８ビットの出力を得るものである。
一度Ａ／Ｄ変換して更にＤ／Ａ変換するような回路構成
の時に、逆変換による再生の時間軸に変動が生じて標準
が異なるが、これは回路部品のバラツキや動作遅れの為
に起るもので、サンプリングホールドを行う際に時間補
正が必要となる。
の時に、逆変換による再生の時間軸に変動が生じて標準
が異なるが、これは回路部品のバラツキや動作遅れの為
に起るもので、サンプリングホールドを行う際に時間補
正が必要となる。
特に前段のＡ／Ｄ変換の前に配置するサンプルホールド
回路と前段のＡ／Ｄ変換器の量子化ステップによって全
体の精度がほとんど決定するが、その為に量子化ステッ
プの精度のみ重視すると変換が出来なくなる。
回路と前段のＡ／Ｄ変換器の量子化ステップによって全
体の精度がほとんど決定するが、その為に量子化ステッ
プの精度のみ重視すると変換が出来なくなる。
つまり理想のステップの精度を確保し、持続させること
は不可能であり、無理に精度を上げようとすれば精度の
みに高価な金額を支払うことになり、その割に精度が得
られないという結果となる。
は不可能であり、無理に精度を上げようとすれば精度の
みに高価な金額を支払うことになり、その割に精度が得
られないという結果となる。
従って量子化ステップの誤差にこだわらずに精度を落と
して変換を行うものであり、変換時の時間遅れに関して
は遅延線を設けて同期をとり特別高精度でない減算器で
比較し減算を行ない更にサンプリングホールドしなおす
構成である。
して変換を行うものであり、変換時の時間遅れに関して
は遅延線を設けて同期をとり特別高精度でない減算器で
比較し減算を行ない更にサンプリングホールドしなおす
構成である。
又初段のＡ／Ｄ変換に於いて量子化ステップの −
変換目盛を７スアツプだけ大きい方にシフ！−（ｓｉｆ
ｔ）して設定し、変換時のエラーが±７スアツブより小
さければ各々のステップにエラーが有っても問題になら
ない構成とするものである。
ｔ）して設定し、変換時のエラーが±７スアツブより小
さければ各々のステップにエラーが有っても問題になら
ない構成とするものである。
更に２段目のＡ／Ｄ変換に関しての量子化精度も±１ス
テップが許容出来るものであり、且初段と２段目のＡ／
Ｄ変換器の出力が加算器に於いて、初段の１番下のビッ
トだけ次に来る２段目の１番上のビットでオーバラップ
（ｏｖｅｒｌａｐ）出来る等の構成を持った高速Ａ／Ｄ
変換コンバータである。
テップが許容出来るものであり、且初段と２段目のＡ／
Ｄ変換器の出力が加算器に於いて、初段の１番下のビッ
トだけ次に来る２段目の１番上のビットでオーバラップ
（ｏｖｅｒｌａｐ）出来る等の構成を持った高速Ａ／Ｄ
変換コンバータである。
従来Ａ／Ｄ （アナログ／デジタル）変換装置に於いて
符号化する方式には、周波数Ｉ ＭＨｚ以上の用途に利
用可能なものとして並列形Ａ／Ｄ変換装置と直列形Ａ／
Ｄ変換装置及び並列、直列形Ａ／Ｄ変換装置等がある。
符号化する方式には、周波数Ｉ ＭＨｚ以上の用途に利
用可能なものとして並列形Ａ／Ｄ変換装置と直列形Ａ／
Ｄ変換装置及び並列、直列形Ａ／Ｄ変換装置等がある。
このうち並列形Ａ／Ｄ変換装置はコード変換の論理回路
による出力の数つまりビット数が１つ増す毎に動作要素
が倍になる構成である。
による出力の数つまりビット数が１つ増す毎に動作要素
が倍になる構成である。
また直列形Ａ／Ｄ変換装置は動作要素の量がビット数に
比例するだけで比較的小規模であり且回路構成は比較的
簡単である。
比例するだけで比較的小規模であり且回路構成は比較的
簡単である。
しかし変換に時間がか＼り動作が低速であり、精度に関
しては、全てについて高精度が要求されバラツキが許さ
れない為に実際には精度を得るのが大変困難である。
しては、全てについて高精度が要求されバラツキが許さ
れない為に実際には精度を得るのが大変困難である。
第１図は並列直列形Ａ／Ｄ変換装置の一例を示すもので
ある。
ある。
これは並列形Ａ／Ｄ変換装置と直列形Ａ／Ｄ変換装置の
相反する特質を用いるものでこの両方を組み合わせて最
適化しようとしたものである。
相反する特質を用いるものでこの両方を組み合わせて最
適化しようとしたものである。
この例の場合例えば８ビツトのＡ／Ｄ変換を行なう際、
まず信号入力端子１に供給される入力信号について４ビ
ツトの並列形Ａ／Ｄ変換器２によりＡ／Ｄ変換を行ない
Ｆ（２’）、Ｆ（２５）。
まず信号入力端子１に供給される入力信号について４ビ
ツトの並列形Ａ／Ｄ変換器２によりＡ／Ｄ変換を行ない
Ｆ（２’）、Ｆ（２５）。
Ｆ（２６）、Ｆ（２７）という出力を得る。
この出力を４ビツトのＤ／Ａ変換器３で逆変換を行なう
と、アナログ電圧Ｖ（Ｆ（２７）、Ｆ（２６）、Ｆ（２
５）。
と、アナログ電圧Ｖ（Ｆ（２７）、Ｆ（２６）、Ｆ（２
５）。
Ｆ（２’ ） ）が得られる。
この出力と上記入力信号とをＳｕｂ電圧比較器４に供給
し、その後上記Ｓｕｂ電圧比較器４に直列に接続されて
いる４ビツトの並列形Ａ／Ｄ変換器５によりＡ／Ｄ変換
を行なうと、出力Ｆ（２°）、Ｆ（２１）、Ｆ（２２）
。
し、その後上記Ｓｕｂ電圧比較器４に直列に接続されて
いる４ビツトの並列形Ａ／Ｄ変換器５によりＡ／Ｄ変換
を行なうと、出力Ｆ（２°）、Ｆ（２１）、Ｆ（２２）
。
Ｆ（２” ）が得られる。
以上により合計８ビツトのデジタル信号出力が得られる
ことになる。
ことになる。
この並列直列形Ａ／Ｄ変換装置に於ては比較的高速に動
作し且つ比較的高い精度が得られるが、直列形変換装置
と並列形変換装置等と同様に共通な欠点と■ 圓全過程に於′司研０精度が必要７あ６と共に、直列す
る変換器の段数で変換速度の上限がおさえられる。
作し且つ比較的高い精度が得られるが、直列形変換装置
と並列形変換装置等と同様に共通な欠点と■ 圓全過程に於′司研０精度が必要７あ６と共に、直列す
る変換器の段数で変換速度の上限がおさえられる。
例えば８ビツトと１２ビツトの精度がどの程度かを計算
すると次のようになる。
すると次のようになる。
つまり８ビツトで０．４％誤差、１２ビツトでは０．０
２５％の誤差が許容範囲として達成されなければならな
い。
２５％の誤差が許容範囲として達成されなければならな
い。
従って実際には不可能に近い調整が必要となり、精度だ
けの為に高価さなり、調整しても精度の維持が大変困難
であると云う欠点がある。
けの為に高価さなり、調整しても精度の維持が大変困難
であると云う欠点がある。
本発明はかかる点に鑑みて案出されたもので、高速で高
精度の変換を得る為に任意のｎビット出力を有するＡ／
Ｄ変換器１個とやはり任意のｍビット出力を有するＡ／
Ｄ変換器１個を用いた合計２段の構成とし加算して計量
＋ｎ−１ビットを得るものである。
精度の変換を得る為に任意のｎビット出力を有するＡ／
Ｄ変換器１個とやはり任意のｍビット出力を有するＡ／
Ｄ変換器１個を用いた合計２段の構成とし加算して計量
＋ｎ−１ビットを得るものである。
初段のＡ／Ｄ変換に於いては量子化ステップを２ｎステ
ツプに変換する時目盛を１ステップだけ大きい方にシフ
ト（ｓｉｆｔ）して設定 − する。
ツプに変換する時目盛を１ステップだけ大きい方にシフ
ト（ｓｉｆｔ）して設定 − する。
この時変換時のエラーが±ｉミスアップり小さければ、
問題にならない構成である。
問題にならない構成である。
又２段目のＡ／Ｄ変換器は初段のＡ／Ｄ変換器及びＤ／
Ａ変換器の変換時間だけ遅延した信号をサンプリングホ
ールドして入力するもので、ｍビットの２ｍステップで
構成する。
Ａ変換器の変換時間だけ遅延した信号をサンプリングホ
ールドして入力するもので、ｍビットの２ｍステップで
構成する。
この時各ステップの −
精度は十百スアツプは許容出来るものであり、初段目と
２段目のアナログデジタル変換器の相互間に於いて初段
の一番下のビットを次に来る２段目の一番上のビットで
オーバラップさせる構成とし、合計量＋ｎ−１ビット出
力の変換を行いしかも各ステップの精度はｍビットの精
度があれば良いと云う高速アナログデジタル変換装置で
ある。
２段目のアナログデジタル変換器の相互間に於いて初段
の一番下のビットを次に来る２段目の一番上のビットで
オーバラップさせる構成とし、合計量＋ｎ−１ビット出
力の変換を行いしかも各ステップの精度はｍビットの精
度があれば良いと云う高速アナログデジタル変換装置で
ある。
第２図は本発明の一実施例を示すブロックダイヤグラム
である。
である。
入力端子６に供給される入力信号をバッファ７を介して
サンプルホールド回路８； でサンプリングホールドを
行うものである。
サンプルホールド回路８； でサンプリングホールドを
行うものである。
そして初段のＡ／Ｄ変換器９に於いて４ビツトを得るに
は量子化ステップを１６ステツプ（１ステツプ６．２％
のフルスケール）に変換すれば良いが各回路の部品のバ
ラツキや動作遅れ等によって理想のステップを得ること
は困難である。
は量子化ステップを１６ステツプ（１ステツプ６．２％
のフルスケール）に変換すれば良いが各回路の部品のバ
ラツキや動作遅れ等によって理想のステップを得ること
は困難である。
その為１ −
にこの変換するときの目盛を７ス１ツブだけ大きい方に
シフト（Ｓｈｉｆｔ）して設定すると次のようになる。
シフト（Ｓｈｉｆｔ）して設定すると次のようになる。
０（七′０）と最初のステップ間隔
１ ３ −
１十図−百（スアツプ）
第１と第２のステップの間隔 １（ステップ）第２と第
３・・・・・・第１４と第１５のステップは各々１（ス
テップ） − この時Ａ／Ｄ変換時のエラーが±百スｆツブより小さけ
れば各々の量子化ステップにエラーが有ったとしても問
題にはならない。
３・・・・・・第１４と第１５のステップは各々１（ス
テップ） − この時Ａ／Ｄ変換時のエラーが±百スｆツブより小さけ
れば各々の量子化ステップにエラーが有ったとしても問
題にはならない。
上記の目盛で変換したＡ／Ｄ変換器９の出力を大きい方
からＡ１ ｙ Ａ２ ｙ Ａ３ ｔ Ａ４とする。
からＡ１ ｙ Ａ２ ｙ Ａ３ ｔ Ａ４とする。
（但しＡｎはＯ又は１の２進値である。
）上記の出力Ａ１ ｙ Ａ２ ｐ Ａ３ ｔ Ａ４の４
ビツトを更にＤ／Ａ変換器１０でこのアナログ出力を減
算器１２の負側に接続し、又一方バツファ１のアナログ
出力を遅延線１１を介して減算器１２の正側に接続し、
上記負側に接続されたアナログ出力とで比較を行い減算
する。
ビツトを更にＤ／Ａ変換器１０でこのアナログ出力を減
算器１２の負側に接続し、又一方バツファ１のアナログ
出力を遅延線１１を介して減算器１２の正側に接続し、
上記負側に接続されたアナログ出力とで比較を行い減算
する。
即ち、初段のＡ／Ｄ変換器９とＤ／Ａ変換器１０による
変換時間だけ遅延した信号に対して遅延線１１を設ける
ことによって同期をとり減算を行うものである。
変換時間だけ遅延した信号に対して遅延線１１を設ける
ことによって同期をとり減算を行うものである。
更にその出力を増幅器１３で増幅（増幅度は８又は１６
程度）を行いサンプルホールド回路１４でサンプリング
ホールドして２段目のＡ／Ｄ変換器１５にその出力を与
えるものである。
程度）を行いサンプルホールド回路１４でサンプリング
ホールドして２段目のＡ／Ｄ変換器１５にその出力を与
えるものである。
２段目のＡ／Ｄ変換器１５は５ビツト３２ステツプによ
り構成するものを用いるが、この時の量子化ステップの
精度は＋１ステツプ許容でき２ るものとし、変換した出力をＢ１ ｐ Ｂ２ 、Ｂ３
＋ Ｂ４＋Ｂ５として加算器１７に接続される。
り構成するものを用いるが、この時の量子化ステップの
精度は＋１ステツプ許容でき２ るものとし、変換した出力をＢ１ ｐ Ｂ２ 、Ｂ３
＋ Ｂ４＋Ｂ５として加算器１７に接続される。
又初段のＡ／Ｄ変換器９から分岐した４ビツト出力Ａ１
゜Ａ２．Ａ３．Ａ４をシフトレジスタ１６を介して加算
器１７で両出力が加算され、初段の一番下のビット出力
Ａ４だけ２段目の一番上のビット出力Ｂ１でオーバラッ
プできる構成であり、合計８ビツトの変換全完了し更に
バッファレジスタ１８を介して出力を得る高速Ａ／Ｄ変
換コンバーク１９である。
゜Ａ２．Ａ３．Ａ４をシフトレジスタ１６を介して加算
器１７で両出力が加算され、初段の一番下のビット出力
Ａ４だけ２段目の一番上のビット出力Ｂ１でオーバラッ
プできる構成であり、合計８ビツトの変換全完了し更に
バッファレジスタ１８を介して出力を得る高速Ａ／Ｄ変
換コンバーク１９である。
従って８ビツトの加算は次のようになる。
上４ピントは２３×Ａ１＋２２×Ａ２＋２×Ａ３−ｌ−
Ａ４十Ｂ。
Ａ４十Ｂ。
下４ビットは２−１Ｘ均＋２−”ＸＢ３＋２−”ＸＢ４
＋２＋ｘＢ３又そのデジタル出力８ビツトは次のように
表わされる。
＋２＋ｘＢ３又そのデジタル出力８ビツトは次のように
表わされる。
Ｆｏ（２３）、Ｆｏ（２２）、ＦＯ（２）、ＦＯ（２°
）。
）。
Ｆ□（２−”） ＋Ｆ（２−２） ｔＦｏ（２−３）
＋Ｆ□（２″）本発明はかかる構成に於いて、従来欠点
とされていた点に関して充分補い得るものである。
＋Ｆ□（２″）本発明はかかる構成に於いて、従来欠点
とされていた点に関して充分補い得るものである。
従来はコード変換の論理回路による出力数つまりビット
数が１つ増す毎に動作要素が倍になったり不可能に近い
精度調整が必要となり調整しても精度の維持が大変困難
であった。
数が１つ増す毎に動作要素が倍になったり不可能に近い
精度調整が必要となり調整しても精度の維持が大変困難
であった。
これ等に対してこの高速Ａ／Ｄ変換コンバータは高速且
高精度のＡ／Ｄ変換を得る為に初段に４ビツト出力のＡ
／Ｄ変換器９を用い１６ステツプ変換する時目盛を１ス
テツプだけ大きい方にシフトして設定し、１ この変換時エラーが±丁ステップより小さければ問題に
ならない構成とされ、更にＤ／Ａ変換器１０で逆変換し
遅延線１１を介した人力との差をサンプリングホールド
して次段のＡ／Ｄ変換装置に与えることによって、並列
形Ａ／Ｄ変換器の電圧比較器による電圧比較がそのまま
精度となるようなことはなくなり精度の向上が計れる。
高精度のＡ／Ｄ変換を得る為に初段に４ビツト出力のＡ
／Ｄ変換器９を用い１６ステツプ変換する時目盛を１ス
テツプだけ大きい方にシフトして設定し、１ この変換時エラーが±丁ステップより小さければ問題に
ならない構成とされ、更にＤ／Ａ変換器１０で逆変換し
遅延線１１を介した人力との差をサンプリングホールド
して次段のＡ／Ｄ変換装置に与えることによって、並列
形Ａ／Ｄ変換器の電圧比較器による電圧比較がそのまま
精度となるようなことはなくなり精度の向上が計れる。
又２段目の変換が行なわれている時、初段のＡ／Ｄ変換
器は次の標本値をＡ／Ｄ変換できるので、変換器の段数
によって変換速度が抑えられることがない。
器は次の標本値をＡ／Ｄ変換できるので、変換器の段数
によって変換速度が抑えられることがない。
又初段のＡ／Ｄ変換器９と２段目の５ピツ）ＡＡ／Ｄ変
換器１５出力は加算器１７で初段の一番上のビットでオ
ーバラップ（ｎｖｅｒＡａｐ）させること等によって、
比較簡単な回路構成で、経済的且高速高精度のＡ／Ｄ変
換が行え、更に精度維持が可能であり、持続させること
が出来る等の効果がある。
換器１５出力は加算器１７で初段の一番上のビットでオ
ーバラップ（ｎｖｅｒＡａｐ）させること等によって、
比較簡単な回路構成で、経済的且高速高精度のＡ／Ｄ変
換が行え、更に精度維持が可能であり、持続させること
が出来る等の効果がある。
上述の実施例の説明からも明らかなように、本発明によ
れば、直列並列形アナログデジタル変換回路にアナログ
入力信号を遅延させる遅延回路を設けたことによって上
記アナログ入力信号とｎビットデジタルアナログ変換器
からのアナログ出力信号との時間誤差を無くすことがで
き、しかも上位ビット用のｎビットアナログデジタル変
換器の最下位ビットと下位ビット用のｍビットアナログ
デジタル変換器の最上位ビットとをオーバラップさせ、
且つ上記ｎビットアナログデジタル変換器 − の量子化ステップを百スアツプだけシフトしであるので
、各アナログデジタル変換器における量子化ステップエ
ラーに基因する不連続性も補正することができ、高速で
高精度な変換出力を得ることができるという十分な効果
がある。
れば、直列並列形アナログデジタル変換回路にアナログ
入力信号を遅延させる遅延回路を設けたことによって上
記アナログ入力信号とｎビットデジタルアナログ変換器
からのアナログ出力信号との時間誤差を無くすことがで
き、しかも上位ビット用のｎビットアナログデジタル変
換器の最下位ビットと下位ビット用のｍビットアナログ
デジタル変換器の最上位ビットとをオーバラップさせ、
且つ上記ｎビットアナログデジタル変換器 − の量子化ステップを百スアツプだけシフトしであるので
、各アナログデジタル変換器における量子化ステップエ
ラーに基因する不連続性も補正することができ、高速で
高精度な変換出力を得ることができるという十分な効果
がある。
第１図は従来の並列直列形Ａ／Ｄ変換装置を示すブロッ
クダイヤグラムである。 第２図は本発明による一実施例を示す高速Ａ／Ｄ変換コ
ンバータのブロックダイヤグラムである。 ７・・・・・・バッファ、８．１４・・・・・・サンプ
ルホールド回路、９，１５・・・−・・Ａ／Ｄ変換器、
１０・・・・・Ｄ／Ａ変換器、１１・・・・・・遅延線
、１２・・・・・・減算器、１３・・・・・・増幅器、
１６・・・・・・シフトレジスタ、１７・・・・・・加
算器、１８・・・・・・バッファレジスタ。
クダイヤグラムである。 第２図は本発明による一実施例を示す高速Ａ／Ｄ変換コ
ンバータのブロックダイヤグラムである。 ７・・・・・・バッファ、８．１４・・・・・・サンプ
ルホールド回路、９，１５・・・−・・Ａ／Ｄ変換器、
１０・・・・・Ｄ／Ａ変換器、１１・・・・・・遅延線
、１２・・・・・・減算器、１３・・・・・・増幅器、
１６・・・・・・シフトレジスタ、１７・・・・・・加
算器、１８・・・・・・バッファレジスタ。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力信号を２ｎステツプで量子化してｎビ
ットのデジタル信号に変換するｎビットアナログデジタ
ル変換器と、このアナログデジタル変換器から出力され
るｎビットデジタル信号をアナログ化するｎビットデジ
タルアナログ変換器と、上記アナログ入力信号を所定時
間遅延させる遅延回路と、この遅延回路にて遅延された
アナログ入力信号より上記デジタルアナログ変換器から
出力されるアナログ出力信号を減算する減算器と、この
減算器からの出力信号を２ｍステップで量子化してｍビ
ットのデジタル信号に変換するｍビットアナログデジタ
ル変換器と、上記ｎビットアナログデジタル変換器のｎ
ビットデジタル信号と上記ｍビットアナログデジタル変
換器のｍビットデジタル信号とを上記ｎビットデジタル
信号の最下位ビットと上記ｍビットデジタル信号の最上
位ビットを同位ビットとして加算合成する加算器とで構
成した直列並列形アナログデジタル変換回路を備え、上
記ｎビットアナログデジタル変換器の量子 − 化ステップを丁スアツプ分だけ信号レベルの太きい方ヘ
シフトしておくとともに、上記ｍビットアナログデジタ
ル変換器の最上位ビットが上記ｎビットアナログデジタ
ル変換器の最下位ビットとオーバーラツプするように上
記ｍビットアナログデジタル変換器の量子化ステップを
設定し、上記加算器より（ｍ＋ｎ−１）ビットのデジタ
ル信号を得るようにしたことを特徴とする高速アナログ
デジタル変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50052030A JPS5948569B2 (ja) | 1975-05-01 | 1975-05-01 | 高速アナログデジタル変換装置 |
| US05/681,507 US4131885A (en) | 1975-05-01 | 1976-04-29 | Parallel-serial analog to digital converters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50052030A JPS5948569B2 (ja) | 1975-05-01 | 1975-05-01 | 高速アナログデジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51128256A JPS51128256A (en) | 1976-11-09 |
| JPS5948569B2 true JPS5948569B2 (ja) | 1984-11-27 |
Family
ID=12903403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50052030A Expired JPS5948569B2 (ja) | 1975-05-01 | 1975-05-01 | 高速アナログデジタル変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4131885A (ja) |
| JP (1) | JPS5948569B2 (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
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| US4639715A (en) * | 1984-02-13 | 1987-01-27 | Intersil, Inc. | Flash analog to digital converter |
| JPS63197119A (ja) * | 1987-02-12 | 1988-08-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| EP0308776B1 (en) * | 1987-09-25 | 1993-09-01 | Nippon Hoso Kyokai | Decoding equalizer |
| DE3820174A1 (de) * | 1988-06-14 | 1989-12-21 | Philips Patentverwaltung | Schaltungsanordnung zur analog-digital-umsetzung |
| CA2081742C (en) * | 1991-11-13 | 2000-05-23 | Anthony M. Radice | Apparatus and method for recording random data on a digital video recorder |
| US6603418B2 (en) | 2001-12-14 | 2003-08-05 | Teradyne, Inc. | High precision, high-speed signal source |
| US6683550B2 (en) | 2001-12-14 | 2004-01-27 | Teradyne, Inc. | High precision, high-speed signal capture |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3541315A (en) * | 1967-04-13 | 1970-11-17 | Singer General Precision | Analog-to-digital cyclic forward feed conversion equipment |
| US3597761A (en) * | 1969-11-14 | 1971-08-03 | American Astronics Inc | High-speed analog-to-digital converter and method therefor |
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| US3967269A (en) * | 1974-04-29 | 1976-06-29 | British Broadcasting Corporation | Analogue to digital converters |
-
1975
- 1975-05-01 JP JP50052030A patent/JPS5948569B2/ja not_active Expired
-
1976
- 1976-04-29 US US05/681,507 patent/US4131885A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51128256A (en) | 1976-11-09 |
| US4131885A (en) | 1978-12-26 |
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