JPS6166292A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには半導体記憶装
置に適用して特に有効な技術に関し１例えば半導体記憶
装置におけるデータの書込み方式に利用して有効な技術
に関する。

［背景技術］ 例えばバイポーラトランジスタからなるフリップフロッ
プ回路をメモリセルとするスタティックＲＡＭ　（ラン
ダム・アクセス・メモリ）におけるデータの書込み回路
として１本出願人は先に第１図に示すような回路を提案
した（特願昭５８−１５１５５１号）。

同図には、書込み回路ＷＡとともに、読出し回路ＳＡお
よびメモリセルＭＣの一例が示されている。すなわち、
この回路においては、ワード線Ｗおよびデータ線り、Ｄ
の非選択状態では、定電流源工、によってメモリセルＭ
Ｃを引いてスタンバイ電流Ｉｓｔを流してやることによ
り、データを保持している。このとき、メモリセルＭＣ
内゛のノードｎ１もしくはｎ２の一方は、高いレベルＶ
ｃ、に、また他方は低いレベルＶｃｍにされている。

そして、読出し時には外部から書込み回路ＷＡに入力さ
れるライトイネーブル信号Ｗ１がハイレベルにされるこ
とにより、書込み回路ＷＲのカレントスイッチ回路を構
成するトランジスタＱ　ｗ　１がオンされて、エミッタ
フォロワ用トランジスタＱ　Ｗ　４１　Ｑ　ｗ　Ｂのベ
ース電位が抵抗Ｒ３における電圧降下によって決まるよ
うなレベルにされる。

これによって、トランジスタＱ　Ｗ　４とＱ　Ｗ　ｓの
エミッタからメモリセルＭＣ内のノードｎｌ＋ｎ２のレ
ベルＶＣユとＶ　ｃ　□の中間の電位の電圧が基準電圧
Ｖ　ｒ　ｅ　ｆとして、メモリセルを構成するトランジ
スタＱｌ、Ｑ２とＥＣＬ回路を構成するように接続され
たトランジスタＱ３とＱ４のベースに供給される。

そのため、ワード線の駆動トランジスタＱｘによって、
ワード線ＷがＶ　ｃ　１よりも高い電位に立゛ち上げら
れ、かつＹデコーダの出力信号ＹによりＹスイッチＹＳ
がオンされると、定電流源Ｉ２を工３によってデータ線
り、Ｄが引かれて、メモリセルＭＣ内からは基ｓｇ圧Ｖ
　ｒ　ｅ　ｆよりも電位の高い側のノードｎ、からデー
タ、ｉＤへ電流が流れ、他方のデータ線百には、読出し
回路ＳＡ内からトランジスタＱ３を通って電流が流され
る。

このとき、トランジスタＱ４はカットオフされているた
め、データ線り、Ｄのいずれに向かって読出し回路ＳＡ
内から電流が流れ出すかを読出し回路ＳＡが検出して、
トランジスタＱｓ１．Ｑｓ２のエミッタから相補読出し
データＤ　Ｏ＊　Ｄ　Ｏを出力して、図示しない出力バ
ッファ回路へ供給する６ 一方、データ書込み時には、先ずワード線駆動トランジ
スタＱｘによって、ワード線Ｗの電位ＶＸが、第２図に
示すようにＶＸＬからｖＸＲに向かって上昇される。す
ると、これに応じてスタンバイ電流Ｉｓｔが増加され、
メモリセルＭＣ内のノードｎ１ｙｎ２の電位Ｖｃ１　、
Ｖｃｍも上昇され、Ｖｃｌは読出し基準電圧Ｖ　ｒ　ｅ
　ｆよりも高く。

Ｖｃ（、はこれよりも低いレベルに持ち上げられる。

続いて、Ｙデコーダによって相補データ線り、Ｄが選択
されると、データ線り、Ｄの電位がハイレベルからロウ
レベルに立ち下がり、これに伴なってメモリセルＭＣ内
のノードｎ１ｔｎ２の電位も多少下がるが、基準電圧Ｖ
　ｒ　ｅ　ｆが両者の電位の中間になるような読出し状
態にされる。

また、書込み時には、外部から書込み回路ＷＡに供給さ
れるライトイネーブル信号ＷＥがロウレベルにされるこ
とにより、トランジスタＱ　Ｗ　１がカットオフされて
いる。そのため、上記のごとくワード線Ｗが選択レベル
Ｖ　Ｘ　Ｒにされて、ノードｎ１ｗｎ２の電位が持ち上
げられている状態で、外部から入力されたデータに基づ
いて形成された相補入力データＤｉ、Ｄｉ°が、書込み
回路ＷＡ内のトランジスタＱｗ１とエミッタカップル接
続されたトランジスタＱＷ２　＋　０ｗ３のベースに供
給される。すると、ベース電位の高い側のトランジスタ
にのみ電流が流され、他方には流されないことによって
、エミッタフォロワ用トランジスタＱｗ４　ｙ　Ｑ　ｗ
　６の一方のベース電位のみが読出し時よりも低くされ
る。こ九によって、トランジスタＱｗ４とＱｗ６のエミ
ッタ電圧は、一方が基準電圧Ｖｒｅｆと同じ電圧（ＶＷ
Ｒ）で、他方はメモリセル内の低い側の電位Ｖｃｍより
も低い電圧■ＷＬになる。

従って、例えばノードｎ１の電位がノードｎ２の電位よ
りも高い状態で、トランジスタＱ　ｗ　６のベース電位
が低くなるような入力データＤｉ、Ｄｉが供給されたと
仮定すると、データ線りに接続されたトランジスタＱ４
のベースには、データ線りに接続されたメモリセル内の
トランジスタＱ１のベース電位を与えるノードｎ２の電
位Ｖｃｍよりも低い電圧ＶＷＬが印加される。そのため
、トランジスタＱ、にコレクタ電流が流れ始めてノード
ｎ、の電位が下がるので、トランジスタＱ２のベース電
位が低くなってカットオフの方向へ移る。

すると、トランジスタＱ２のコレクタ電流が減少してノ
ードｎ２の電位が高くなる。ノードｎ２の電位が高くな
るとトランジスタＱ２のコレクタ電流が更に増加してフ
リップフロップ回路の反転が起きる。

以上のようにして、第１図のバイポーラ型スタティック
ＲＡＭでは、メモリセル内の低い側のノードのレベルよ
りもさらに低い電圧ＶＷＬを、相補データ線り、Ｄに接
続されメモリセル内のトランジスタＱｌ、Ｑ２とＥＣＬ
回路を構成するトランジスタＱ３．Ｑ４の一方のベース
に供給することにより、フリッププロップを反転させて
メモリセルヘの書込みを行なうようにされていた。従っ
て、上記のような専込み方式では、トランジスタＱ３．
Ｑ４のベースに印加される低い書込み電圧ｖｗＬを、メ
モリセル内の低い側のノー、ドの電位ｖｃｏよりも下げ
てやる。つまり、ワード線の選択レベル（ハイレベル）
をＶＸＲとすると、ＶｘＲ−ＶＷＬ＞ΔＶ　ｃ　□　　
（＝　Ｖ　ｘ　ＲＶ　ｃ　□　）なる条件を満たす必要
がある。

また、上記書込み動作の場合、トランジスタＱ３、Ｑ４
の一方のベースに印加される書込み電圧ＶｖＬが、上記
メモリセルＭＣと同一のデータ線り、Ｄ上に接続されワ
ード線が非選択レベル（ロウレベル）ＶＸＬにされるこ
とにより、非選択状態にされているメモリセル内のノー
ドの電位よりも低くなると、非選択のメモリセルにも反
転が生じ誤書込みされるおそれがある。これを防止する
には、トランジスタＱ３．Ｑ４のベースに印加される電
圧ＶＷＬがワード線の非選択レベルＶ　Ｘ　Ｌよりも高
いこと、すなわちＶ　Ｗ　Ｌ　−Ｖ　ｘ　Ｌ、）　０な
る条件を満足しなければならない。

上記２つの条件式、Ｖ　ｘ　Ｈ−Ｖ　Ｗ　Ｌ、＞ΔＶｃ
。

とＶ　ｗ　Ｌ　−Ｖ　Ｘ　Ｌ、＞　Ｏを加えることによ
り、ワード線の振幅ΔＶｘに関する条件式、ΔＶ　ｘ　
＝＝　Ｖ　ｘＲ−Ｖ　Ｘ　Ｌ＞ΔＶ　ｃ　□が得られる
。

この条件式からも分かるように、従来の書込み方式を適
用したバイポーラ型スタティックＲＡＭでは、非常に大
きなワード線の振幅を必要とする。

また、ワード線の振幅が大きいと、データ線の振幅も大
きくなければならない。その結果、ワード線の立上がり
時間が長くなってメモリの高速化が妨げられているとと
もに、メモリセルの駆動振幅が大きいためセルのノイズ
マージンが減少すると・いう問題点があることが本発明
者によって明らかにされた。

［発明の目的］ この発明は、高速化可能なバイポーラ型のスタティック
ＲＡＭを提供することにある。

この発明の他の目的は、メモリセルのノイズマージンの
良好なバイポーラ型スタティックＲＡＭを提供すること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明＃ｌ書の記述および添附図面から明かに
なるであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、バイポーラ型スタティックＲＡＭにおいて、
例えばメモリセルとして、ショットキ・バリヤ・ダイオ
ードとこれに直列接続された抵抗を有するフリップフロ
ップ回路を用いるとともに。

相補データ線に接続され、読出し時に読出し基準電圧が
印加されるようにされたトランジスタと別個に設けられ
た同じようなトランジスタのベースに、読出し基準電圧
よりも高い電圧を印加させることで、選択されたメモリ
セルを反転させてデータの書込みを行なえるようにする
ことによって。

ワード線の振幅を小さくできるようにして、アクセスタ
イムおよびメモリセルのノイズマージンを向上させると
いう上記目的を達成するものである。

以下この発明を実施例とともに詳細に説明する。

［実施例］ 第３図は、本発明をバイポーラ型スタティックＲＡＭに
適用した場合の要部の回路構成の一実施例を示す、同図
のＲＡＭは、公知の半導体集積回路技術によって、単結
晶シリコンのような一つの半導体基板上において形成さ
れる。

メモリセルＭＣは、その一つが具体的回路として示され
ているように、ワード線Ｗに負荷抵抗Ｒ４、Ｒ５と、こ
れを介してコレクタが接続され、かつそのベース、コレ
クタ間が互いに交差的に結線された駆動トランジスタＱ
１．Ｑ２と、Ｅ記負荷抵抗Ｒ４，Ｒ５と並列に接続され
たショットキ・バリヤ・ダイオード５ＢＤ１，５ＢＤ２
およびこれと直列接続された抵抗Ｒ６，Ｒ７とによって
、フリッププロップ回路に構成されている。

上記駆動トランジスタＱｌ、Ｑ２は、特に制限されない
が、マルチ・エミッタ構造とされ、一方のエミッタは共
通化されてスタンバイ電流１ｓｔを流す定電流源■１に
接続されている。上記トランジスタＱｌ、Ｑ２の他方の
エミッタは、それぞれ一対のデータ線（もしくはディジ
ット線）Ｄ。

Ｄに接続されている。

上記トランジスタＱ１．Ｑ２のコレクタに、負荷抵抗Ｒ
４，Ｒ５と並列にショットキ・バリヤ・ダイオード５Ｂ
Ｄ１−３ＢＤ２および抵抗Ｒ６゜Ｒ７を接続してなるメ
モリセル構造については、本出願人によって既に提案さ
れている。このようなメモリセル構造を採ることによっ
て、スタンバイ時（保持状態）における保持電流１ｓｔ
の微小化と読出しの高速化が可能にされている。

すなわち、第１図に示されているような構造のメモリセ
ルでは、読出し速度を速くするため、読出し電流Ｉｒを
増加させると、トランジスタＱ２（Ｑｌ）のベース電流
が増加して高い側のノードｎｚ　　（Ｒ２）の電位が下
がって行き、ある程度まで下がるとショットキ・バリヤ
・ダイオードＳＢＤ　１　　（Ｓ　Ｂ　Ｄ　２　）によ
って電位がクランプされるため充分な読出しレベル差が
得られなくなる。これに対し、上記実施例のような構造
のメモセル（第３図）では、ショットキ・バリヤ・ダイ
オードＳ　Ｂ　Ｄ　１　　（Ｓ　Ｂ　Ｄ　２　）と直列
に抵抗Ｒ６（Ｒ））が接続されているため、大きな読出
し電流丁「を流したときでも充分な読出しレベル差が得
られるようになる。これによって、スタンバイ電流Ｉｓ
ｔを低減して低消費電力化を図るとともに、読出し電流
Ｉｒとスタンバイ電流Ｉｓｔとの比を大きくして、読出
しの高速化ができるようになっている。

上記代表として示されているメモリセルＭＣを中心とし
て、複数個の同様なメモリセルが、上記ワード線Ｗを共
通として横方向に配列され、また。

縦方向にも複数個の同様なメモリセルが、データ線り、
Ｄを共通として配列されている。このような列２行にｍ
Ｘｎ個のメモリセルがマトリックス状に配置されること
により、メモリアレイＭ−ＡＲＹが構成されている。

代表として示された上記ワード線Ｗは、Ｘアドレスデコ
ード信号Ｘを受けて動作されるワード線駆動トランジス
タＱｘによってその選択／非選択が行なわれる。このＸ
アドレスデコード信号Ｘは、図示しない適当な回路装置
から供給されるアドレス信号ＡｘをデコードするＸデコ
ーダＸ−ＤＥＣによって形成される。

一対のデータ＠Ｄ、Ｄは、カラムスイッチとしてのトラ
ンジスタＱ　ｙ　ｅ　Ｑ　ｙを介して、他のデータ線に
対しても共通に設けられた定電流源Ｉ２＋１３に接続さ
れている。上記定電流源Ｉ２＊　Ｉ３は、ベースに定電
圧Ｖ　Ｂ　２が印加され、エミッタ抵抗Ｒｅ２．Ｒｅ３
が設けられたトランジスタＱｉｚｔＱｉ３により構成さ
れている。

上記トランジスタＱ　ｙ　ｒ　Ｑ　ｙのベースには１図
示しない上記適当な回路装置から供給されるアドレス信
号ＡｙをデコードするＹデコーダＹ−ＤＥＣで形成され
たデコード信号Ｙが印加されている。

この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために５次の回路が
設けられている。

すなわち、コレクタが接地されたトランジスタＱＩＯの
ベース、コレクタ間には、直列形態とされたダイオード
［）ｔｏと抵抗Ｒ１゜が設けられる。

そして、上記直列ダイオードＤ１ｏと抵抗Ｒ１゜は、上
記カラムスイッチトランジスタＱ　ｙ　＋　Ｑ　ｙと同
様なトランジスタＱ２０を介して、定電流源■４に接続
されている。上記トランジスタＱ１０のエミッタは、そ
れぞれ上記相補データ線り、Ｄに接続されている。

従って、トランジスタＱｚｏは、マルチエミッタ構造又
はベース及びコレクタがそれぞれ共通化された２つのト
ランジスタで構成されている。

一方、上記一対のデータ線の一端（図面では上端うには
、微小定電流源ｌ６ｙＩ６が設けられている。すなわち
、定電圧Ｖ　ａ　４を受けるトランジスタＱ３ｏ　ｙ　
Ｑ３１とそのエミッタ抵抗Ｒｅ４゜Ｒｅ５とにより、常
時微小定電流の吸い込みを行なっている。これにより、
非選択時のデータ線電位は、約ダイオードＤＩＯの順方
向電圧ＶｆとトランジスタＱＩＯのベース、エミッタ電
圧ｖＥとを加えた電圧でバイアスされる。

また、上記定電流源■４には、ベースに所定のバイアス
電圧ｖＢ５が印加されたトランジスタＱ２２ないしＱ２
４がそれぞれ設けられている。このバイアス電圧Ｖ　ｏ
　５は、Ｙアドレスデコード信号Ｙの選択レベルに対し
て、少し低く設定されている。

従って、カラムスイッチの切り換え時において、相補デ
ータＩ！Ｄ、Ｄが図示しない他のデータ線に切り換えら
れたとき、デコード信号Ｙが上記電圧Ｖ　ｅ　５よりも
低くなると、トランジスタＱ　ｙ　＋　Ｑ７およびＱＩ
Ｏがオフし、トランジスタＱ２□ないしＱ２４がオンす
ることにより、まず前に選択されていたデータ線り、Ｄ
の電流１ｒが遮断される。次に、デコード（ｉ号Ｙが上
記電圧Ｖｓ５より高くなると、トランジスタＱ２□ない
しＱ２４がオフし、次に選択されたデータ線のカラムス
イッチＱ　Ｖ　ｔ　Ｑ　）’がオンされる。

これによって、２つのデータ線間で、定電流■ｒがアド
レスデコード信号レベルに従った電流分配比の下に双方
に流れるのを防止している。従って、この実施例では、
データ線の半選択状態が生じない。

メモリセルに保持されたデータの読出しのために、上記
一対のデータ線り、Ｄには、そのエミッタが結合された
電流切換スイッチトランジスタＱ３、Ｑ４が設けられて
いる。これらのトランジスタＱ３．Ｑ４のコレクタ出力
信号は、センスアンプＳＡの入力に伝えられる。

特に制限されないが、センスアンプＳＡは次の各回路素
子により構成されている。

定電流１ｓ１が流れる抵抗Ｒｓ　３で形成された定電圧
−１ｓ１　・Ｒｓ　３を受けるトランジスタＱＳ１１Ｑ
Ｓ２のエミッタには、それぞれ定電流源Ｉｓ２が設けら
れている。そして、それぞれの二ルクタには抵抗Ｒｓ１
．Ｒｓ２が設けられている。

上記トランジスタＱ３．Ｑ４のコレクタが、上記トラン
ジスタＱＳＩＩＱＳＺのエミッタにそれぞれ接続されて
いる。上記トランジスタＱＳｚｒＱＳ２のコレクタ出力
は、トランジスタＱ　ｓ　ｓ　＋Ｑ　Ｓ　４のベースに
伝えられ、これらのトランジスタＱＳ３ｔ　Ｑｓ４のエ
ミッタにはレベルシフト用ダイオードＤＳ　１　ｅ　Ｄ
　ｓ　２及び定電流源Ｉｓ３が直列に設けられている。

上記ダイオードＤｓ１．Ｄｓ２を通した出力レベルが、
ＥＣＬ回路で構成されたデータ出カバソファ（図示省略
）の入力レベルに合致するように、上記定電流Ｉｓｌ、
Ｉｓ２及び抵抗Ｒｓ□ないしＲｅ３が設定さ九ている。

なお、上記１〜ランジスタＱ３．Ｑ４のベースには、基
準電圧発生回路ＶＲＧにおいて形成された読出し時のメ
モリセル内のノードｎ１とｎ２のレベルＶｃｍとＶｃｍ
の中間の電圧Ｖ　ｒ　ｅ　ｆが印加されている。

そして、この実施例では、上記トランジスタＱ３、Ｑ４
と同じように、エミッタが相補データ線り、Ｄに接続さ
れ、メモリセル内のトランジスタＱｌ、Ｑ２とＥＣＬ回
路を構成するような電流切換スイッチトランジスタＱ５
とＱ６が設けられている。トランジスタＱ５とＱ６のベ
ースには、書込み回路ＷＡから供給される書込み基Ｐ！
定電圧ｗが印加されるようにされている。また、この書
込み回路ＷＡは、外部入力データＤｉ、Ｄｉに対応して
、読出し基（（１！電圧Ｖ　ｒ　ｅ　ｆよりも低いレベ
ルの書込み電圧Ｖ　Ｗ　Ｌとこれよりも高い書込み電圧
ｖｗＨを形成して、上記トランジスタＱｓとＱｅのベー
スに供給できるようにされている。

書込み回路ＷＡは、例えば第５図に示すように。

構成されている。

すなわち、この書込み回路では、外部がら供給されるラ
イトイネーブル信号ＷＥのノイズをカットして安定した
信号を発生するシュリンク回路４が設けられ、このシュ
リンク回路４から出力されるライトイネーブル信号と同
相の信号ＷＥＩがマルチエミッタ・トランジスタＱ３０
に供給されている。このトランジスタＱ３゜の一対の臣
ミッタには、差動増幅段ＤＡ０とエミッタフォロワＥＦ
１１ＥＦ２とからなるデータ入力バッファ回路ＤＩＢの
ＯＲ側とＮＯＲ側のエミッタフォロワＥＦ１＊ＥＦ２の
出力ノードが接続され、シュリンク回路４とデータ入力
バッファ回路ＤＩＲの各々の出力のワイアード・オアが
とられている。この場合、エミッタフォロワＥＦ１の出
力信号は、入力データＤｉと同相の信号となり、エミッ
タフォロワＥＦ２の出力信号は入力データＤ＋の反転信
号となる。

従って、ライトイネーブル信号ＷＥがハイレベルにされ
るデータ読出し時には、マルチエミッタ・トランジスタ
Ｑ３０のエミッタ電圧がともに高いレベルにされるため
、次段のアンプＡＰＩ　、Ａｒ１の入力信号がハイレベ
ルに固定される。アンプＡＰ、、ＡＰ２は、ともに差動
増幅段とエミッタフォロワとからなり、差動増幅段のＮ
ＯＲ側のノードにエミッタフォロワが接続されているた
め、アンプＡＰ’１．ＡＰ２の出力信号は読出し時には
、それぞれ強制的にロウレベルに固定される。このロウ
レベルの信号が前記トランジスタＱ５とＱｅのベースに
それぞれ供給されるため、トランジスタＱ５とＱｅはと
もにカットオフされ、データ線り、Ｄに向って電流が流
れ出すことはない。

一方、ライトイネーブル信号ＷＥがロウレベルにされる
書込み時には、シュリンク回路４の出力信号ＷＥＩがロ
ウレベルになって、マルチエミッタトランジスタＱｓｏ
がカットオフ状態にされる。

そのため、データ人力バッファＤＩＨのエミッタフォロ
ワＥＦ１ｅ　ＥＦ２の出力信号が、そのまま次段のアン
プＡＰ１　ｓ　Ａ　Ｐ　２に供給される。その結果、入
力データＤｉに応じて、アンプＡＰ１とＡｒ１のいずれ
か一方の出力信号が上記読出し時よりも高いレベルにさ
れる。他方の出力信号は読出し時と同じレベルである。

この２つの信号が書込み電圧ＶＷＨとＶＷＬとして、デ
ータｆｉＤ、五に接続されたトランジスタＱｓ　、Ｑｅ
にそれぞれ供給されるため、そのとき選択されているメ
モリセルの反転が行なわれることになる。

上記シュリンク回路４は、エミッタが共通に接続されて
なる一対のトランジスタＱ４１ｔ　Ｑ４□と、これらの
トランジスタＱ４１　ｅ　Ｑ４　ｚの共通エミッタと電
源電圧Ｖ工との間に接続された定電流［４ａと、上記ト
ランジスタＱ４１　ｔ　Ｑ４２のコレクタと電源電圧Ｖ
ｃｃ（グランドレベル）との間にそれぞれ接続された抵
抗Ｒ４１、Ｒ４２、およびＲ４４とからなるカレントス
イッチ回路Ｃ５Ｏを有している。そして、上記トランジ
スタＱ４１のコレクタと抵抗Ｒ４１との接続ノードｎ１
と、電源電圧Ｖやとの間に、抵抗Ｒ４３とダイオードＤ
４１　＃Ｄ４２とが接続されており、ｖ２Ｅよりもダイ
オードＤ４１　ｎＤ４２のしきい値電圧２段分高い電位
と電源電圧Ｖｃｃとの電位差を抵抗Ｒ４１とＲ４３との
抵抗比で分割したような電圧がノードｎ、に発生される
ようにされている。このノードｎ１の電位が、コレクタ
接地されたトランジスタＱ４３のベースに印加され、こ
のトランジスタＱ４３のエミッタ電圧が基準電圧Ｖ　ｅ
　ａとして上記カレントスイッチ回路Ｃ８ｏの一方のト
ランジスタＱ４□のベースに印加されている。上記トラ
ンジスタＱ４３のエミッタは、定電流源４ｂによってＶ
工に引かれている。そして、上記抵抗Ｒ４，。

Ｒ４３、およびＲ４４，ダイオードＤ４□＋Ｄ４２およ
びトランジスタＱ４３と定電流源４ｂとによって基準電
圧発生回路が構成されている。一方。

上記カレントスイッチ回路Ｃ８０の他方のトランジスタ
Ｑ４１のベースには、ＩＣ外部から供給されるライトイ
ネーブル信号ＷＥが印加されている。

そのため、カレントスイッチ回路ＣＳＯは、トランジス
タＱ４□のベースに印加された基準電圧ＶＢＢをしきい
値として電流経路が切り換わるようにされる。すなわち
、ライトイネーブル信号ＷＥが基準電圧ＶＩＩＢよりも
高いときは、トランジスタＱ４１に電流が流され、ライ
トイネーブル信号Ｗ下が基準電圧Ｖａａよりも低くなる
とトランジスタＱ４１の電流がカットオフされ、トラン
ジスタＱ４２に電流が流されるようになる。

しかも、上記シュリンク回路では、抵抗Ｒ４１を流され
る電流が、トランジスタＱ４１と基準電圧発生回路とに
分割されるようにされているため、トランジスタＱ４１
がオンされている場合とカットオフされている場合とで
、発生される基準電圧ＶａＢが変化させられる。

さらに、この実施例では、上記基準電圧発生回路内のノ
ードｎ１と電源電圧Ｖｃｃ（グランドレベル）との間に
遅延用のコンデンサＣ１が設けられている。これによっ
て、トランジスタＱ４２のコレクタ電圧によって駆動さ
れるトランジスタＱ４２と定電流源４Ｃとからなるエミ
ッタフォロワからは、ライトイネーブル信号ＷＥと同相
で、かつノイズ成分がカットされた信号ＷＥ１が出力さ
れるようになっている。

なお、第５図に示されている上記書込み回路は、−例で
あって、書込み時にライトイネーブル信号Ｗ１と外部入
力データＤｉ、、Ｄｘに基づいて読出し基準電圧Ｖ　ｒ
　ｅ　ｆよりも高い書込み電圧ＶＷＨを発生するような
回路は、その他にも色々な回路形式が容易に考えられる
。

従って、上記実施例においては、第４図に示すように、
データ保持状態からワード線駆動トランジスタＱｘによ
って、ワード線Ｗを非選択レベルＶＸＬから選択レベル
ＶＸＨに持ち上げると、第１図のものと同様にメモリセ
ル内のノードｎ１とｎ２の電位が上昇して、１２出し基
準電圧Ｖ　ｒ　ｅ　ｆよりも高くなる６次に、Ｙデコー
ダからのデコード信号ＹによってＹスイッチトランジス
タＱ　Ｖ　＋０丁をオンさせてやると１選択されたデー
タ線り。

丁の電位が下がり、メモリセル内のノードｎ１とｎ２の
電位Ｖｃ１．Ｖｃｍも少し下がって基準電圧Ｖ　ｒ　ｅ
　ｆがｖＣｌとＶ　ｃ　Ｏのほぼ中間のレベルになるよ
うにされる。このとき、トランジスタＱ３とＱ４のベー
スに読出し基準電圧Ｖ　ｒ　ｅ　ｆが印加されていると
、トランジスタＱ３またはＱ４のいずれか一方がオンさ
れて読出し回路ＳＡ内から電流が流れ出すので、これを
増幅することにより。

相補データ出力Ｄｏ、Ｄｏが得られる。

しかして、書込み時には、一本のワード線と一対のデー
タ線が選択されて一旦上記のような読出し可能な状態に
されてから、入力データＤｉ、Ｄ〒に応じて例えばトラ
ンジスタＱ６のベース電圧は、読出し基準電圧Ｖ　ｒ　
ｅ　ｆよりも低いレベルの電位ＶＷＬにされたまま、こ
れと対の他方のトランジスタＱ５のベースの電圧が、ワ
ード線の選択レベルＶ　Ｘ　Ｈよりも高い電位Ｖ　ｗ　
Ｈに持ち上げられる。すると、それまで、メモリセル内
の高い画のノードｎ、の電位Ｖ　ｃ　１がベースに印加
されていたトランジスタＱ２がカットオフして、メモリ
セルＭＣ内からデータ線りに向かって電流が流れ出なく
なる。これによって、メモリセル内のノードｎ１とｎ２
の電位が上昇して、ワード線Ｗのみが選択されている状
態Ｔと同じ状ｊｌｔが一時的に再現される。

ところが、この状態では、メモリセル内の低い側のノー
ドｎ２の電位Ｖｃｍが、トランジスタＱ６のベースに印
加されている基準電圧Ｖｒａｆに近いレベルまで上昇さ
れるため、メモリセル内のトランジスタＱ１からデータ
線りに向かって電流が少し流れ出す、そのため、ノード
ｎ１の電位が下がり、トランジスタＱ２のベース電位が
下がってノードｎ２の電位が上がる。これによって、フ
リップフロップが自動的に反転され、前と異なるデータ
が書き込まれるようになる。

このように上記実施例の書込み方式の回路では。

ワード線選択状態（データ線は非選択）でデータの書込
みが行なわれるようにされている。一方、第１回に示す
従来の書込み方式の回路では、読出し状ｆｉ（ワード線
もデータ線も選択されている状態）でα込みが行なわれ
るようにされている。したがって、第４図からも明らか
なように、ワード線選択状態の方が、読出し状態よりも
メモリセル内のノードｎ１＋ｎ２の電位が高くなる。そ
のため、ワード線の振幅の条件を示す前式Ｖ　Ｘ　Ｈ−
ＶｘＬ）ΔＶｃｍ　　（＝Ｖｘｏ−Ｖｃｍ）における電
位差ΔＶｃｍは本実施例のものの方が、第１図のものに
比べて小さくなる。

その結果１本実施例によれば、ワード線の振幅を小さく
することができ、そのためワード線の立上がり時間が短
くなって、読出し速度が向上される。また、ワード線の
振幅が小さくなればデータ線の振幅も小さくできるので
、さらに読出し速度が向上される。しかもこのようにし
てメモリセルの駆動振幅が小さくなると、セルのノイズ
マージンが向上されるようになる。

しかも、上記実施例では、読出し基準電圧Ｖｒｏｆが印
加され、読出し回路ＳＡに接続されたトランジスタＱ３
．Ｑ４とは別個に、書込み電圧ＶＷ　Ｌ　ｔ　Ｖ　Ｗ　
Ｈが印加される電流切換スイッチＱｓ＋Ｑ６が設けられ
ているため、書込み電圧Ｖ　Ｗ　Ｈを読出し基準電圧Ｖ
　ｒ　ｅ　ｆよりも高くしても何ら支障はない。つまり
、第３図に示すような回路溝成の読出し回路を備えたも
のにおいて、書込み時に書込み回路ＷＡからの電圧ＶＷ
Ｌ、ＶＷＨをトランジスタＱ３．Ｑ４のベースに供給し
て書込みを行なうとともに、書込み電圧ＶＷＨを読出し
基準電圧Ｖｒｅｆよりも高くさせるようにすると、トラ
ンジスタＱ３とＱ４が飽和するおそれがあるが、上記実
施例では、読出し基４＋電圧Ｖｒｅｆが印加されるトラ
ンジスタと書込み電圧ＶＷＬ、ＶＷＨが印加されるトラ
ンジスタを分けたので、読出し回路ＳＡ内のトランジス
タＱ３とＱ４が飽和するおそれはない。

なお、上記実施例において、非選択時にデータ線のバイ
アス電圧を与えるトランジスタＱ１゜のベース電位は、
書込み時にワード線の非選択レベルＶＸＬよりも低くな
ればよいので、第４図に示すように、メモリセル内の低
い側のノードの電位Ｖ　ｃ　□よりも高くすることがで
きる。

なお、上記実施例では、読出し基準電圧Ｖ　ｒ　ｅｆが
印加されるトランジスタＱ３．Ｑ４と別個に、新たに書
込み回路ＷＡから供給される書込み電圧ＶＷＨ，ＶＷＬ
、が印加されるトランジスタＱ５とＱ６を設けているが
、これに限定されるものでなく、例えば、Ｙデコーダか
らのデコード信号Ｙによって制御されるマルチエミッタ
トランジスタＱ１ｏを別々に構成して、このトランジス
タのベースに書込み回路ＷＡから出力される書込み電圧
ＶＷＨとＶＷＬをそれぞれ印加して書込みを行なうよう
にしてもよい。

［効果］ （１）フリップフロップ型のメモリセルと、このメモリ
セルが接続された一対の選択線に接続され、上記メモリ
セル内のトランジスタとエミッタを共通に接続されてな
る一対の電流切換スイッチトランジス外を有し、この電
流切換スイッチトランジスタのベースに印加される電圧
を制御することにより、メモリセルに保持されたデータ
を読み出しあるいは書き込むようにされた半導体記憶装
置において、上記電流切換スイッチトランジスタの一方
のベース電圧を、読出し時の基準電圧よりも高くするこ
とにより、ワード線のみの選択状態でメモリセルヘのデ
ータの書込みを行なうように構成してなるので、ワード
線のみの選択状態で書込みが行なわれるようになるため
、ワード線の振幅を小さくすることができるという作用
により、ワード線選択時の立上がり時間が短縮され、ア
クセスタイムが向上されるという効果がある。

（２）フリップフロップ型のメモリセルと、このメモリ
セルが接続された一対の選択線に接続され。

上記メモリセル内のトランジスタとエミッタを共通に接
続さ九でなる一対の電流切換スイッチトランジスタを有
し、この電流切換スイッチトランジスタのベースに印加
される電圧を制御することにより、メモリセルに保持さ
れたデータを読み出しあるいは書き込むよやにされた半
導体記憶装置において、上記電流切換スイッチトランジ
スタの一方のベース電圧を、読出し時の基準電圧よりも
高くすることにより、ワード線のみの選択状態でメモリ
セルヘのデータの書込みを行なうように構成してなるの
で、ワード線選択状態で書込みが行なわれるようになる
ため、ワード線の振幅を小さくすることができるという
作用により、ワード線の立上がり時のメモリ暑ル振幅（
Ｖｃｌ−Ｖｏ）の減少が小さくなって、メモリセルのノ
イズマージンが向上されるれという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、メモリセルの構
成および読出し回路や書込み回路の構成は、前記実施例
のものに限らず種々の変形例が考えられる。

【図面の簡単な説明】

第１図は１本発明に先立って提案されたバイポーラ型ス
タティックＲＡＭの要部構成例を示す回路図。 第２図は、その回路の動作を説明するための各信号およ
びノードの電位関係の一例を示すタイミングチャート、 第３図は１本発明をバイポーラ型スタティックＲＡＭに
適用した場合の要部の一実施例を示す回路図。 第４図は、その動作を説明するためのタイミングチャー
ト。 第５図は、書込み回路の一例を示す回路図である。 Ｘ−ＤＥＣ・・・・Ｘデコーダ、Ｙ−ＤＥＣ・・・・Ｙ
デコーダ、Ｍ−ＡＲＹ・・・・メモリアレイ、ＭＣ・・
・・メモリセル、Ｗ・・・・ワード線、Ｄ、Ｄ・・・・
選択線（データ線）、ＳＡ・・・・読出し回路、ＷＡ・
・・・書込み回路。 第　　１　　図 しＣＡＶＥと　　　　　　　　　　　Ｖ二に第　　２　
　図 第　　４　　図 作問−４ででＩワー￥ｉ条　　１　＄乏２乙し　　：　
　　そ込２す　　　１ずゴて

Claims (1)

1. 【特許請求の範囲】 １、フリップフロップ型のメモリセルと、このメモリセ
   ルが接続された一対の選択線に接続され、上記メモリセ
   ル内のトランジスタとエミッタを共通に接続されてなる
   一対の電流切換スイッチトランジスタを有し、この電流
   切換スイッチトランジスタのベースに印加される電圧を
   制御することにより、メモリセルに保持されたデータを
   読み出しあるいは書き込むようにされた半導体記憶装置
   であって、上記電流切換スイッチトランジスタの一方の
   ベース電圧を、読出し時の基準電圧よりも高くすること
   により、ワード線のみの選択状態でメモリセルヘのデー
   タの書込みを行なうように構成されてなることを特徴と
   する半導体記憶装置。 ２、上記メモリセルは、一対の駆動トランジスタと、こ
   の駆動トランジスタのコレクタ側に接続された負荷抵抗
   と、この負荷抵抗と並列に設けられ互いに直列接続され
   たショットキ・バリヤ・ダイオードおよび抵抗とから構
   成されてなることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。 ３、上記電流切換スイッチトランジスタが、このトラン
   ジスタと同様にメモリセル内の駆動トランジスタとエミ
   ッタを共通に接続されてベースに読出し基準電圧を受け
   るようにされた読出し用の電流切換スイッチトランジス
   タと別個に設けられてなることを特徴とする特許請求の
   範囲第１項もしくは第２項記載の半導体記憶装置。