JPS62262295A - ランダム・アクセス・メモリ - Google Patents
ランダム・アクセス・メモリInfo
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- JPS62262295A JPS62262295A JP62074597A JP7459787A JPS62262295A JP S62262295 A JPS62262295 A JP S62262295A JP 62074597 A JP62074597 A JP 62074597A JP 7459787 A JP7459787 A JP 7459787A JP S62262295 A JPS62262295 A JP S62262295A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、改良されたランダム・アクセス・メモリ(R
AM)に関し、具体的には、特にCTS(相補トランジ
スタ・スイッチ)メモリ・セルまたは「非りラ/プ型J
CTSメモリ・セルを使用するアレイのための改良され
たビット選択回路構成に関する。
AM)に関し、具体的には、特にCTS(相補トランジ
スタ・スイッチ)メモリ・セルまたは「非りラ/プ型J
CTSメモリ・セルを使用するアレイのための改良され
たビット選択回路構成に関する。
B、従来技術
CTS型メセメモリルと利用したランダム・アクセス・
メモリは、当該技術では周知である。たとえば、ガーバ
ック(Gerback)の米国特許第3865229号
、ドーラ(、Dorler)他のIBMテクニカル・デ
ィスクロージャ・プリティン、第25巻、第11号、1
981年4月、第4960〜4962頁の論文およびド
ーラ(Dorler)他のIBMジャーナル・オプ・リ
サーチ・アンド・デベロップメント、第25巻、第3号
、1981年5月、第126〜134頁の論文を参照さ
れたい。
メモリは、当該技術では周知である。たとえば、ガーバ
ック(Gerback)の米国特許第3865229号
、ドーラ(、Dorler)他のIBMテクニカル・デ
ィスクロージャ・プリティン、第25巻、第11号、1
981年4月、第4960〜4962頁の論文およびド
ーラ(Dorler)他のIBMジャーナル・オプ・リ
サーチ・アンド・デベロップメント、第25巻、第3号
、1981年5月、第126〜134頁の論文を参照さ
れたい。
少なくとも数種の周知のランダム・アクセス・メモリ、
特に、CTSメモリ・セルを用いたメモリには、ビット
選択について2つの比較的重大な欠点がある。第1に、
ビット・デコード・トランジスタは、チップを横断して
多数のビット列を駆動しなければならない。金属線が長
く、ファン・アウト電流が大きいため、ビット・デコー
ド線による電圧降下が大きくなる。ビット・デコード線
の終端部のセルでは、「1」のビット・レールの抵抗に
かかる電圧が、これらのセルに適切なゲート電流を与え
るのに不十分になることがある。これによって、選択さ
れたセルにおけるデータの記憶維持に関して問題が生じ
うる。第2に、ビット・デコード・トランジスタのファ
ン・アウト負荷が大きいので、ビット・レールの選択と
選択解除の動作が両方とも遅くなる。ビット・レールの
放電速度は、ビット・レール抵抗によって制限される。
特に、CTSメモリ・セルを用いたメモリには、ビット
選択について2つの比較的重大な欠点がある。第1に、
ビット・デコード・トランジスタは、チップを横断して
多数のビット列を駆動しなければならない。金属線が長
く、ファン・アウト電流が大きいため、ビット・デコー
ド線による電圧降下が大きくなる。ビット・デコード線
の終端部のセルでは、「1」のビット・レールの抵抗に
かかる電圧が、これらのセルに適切なゲート電流を与え
るのに不十分になることがある。これによって、選択さ
れたセルにおけるデータの記憶維持に関して問題が生じ
うる。第2に、ビット・デコード・トランジスタのファ
ン・アウト負荷が大きいので、ビット・レールの選択と
選択解除の動作が両方とも遅くなる。ビット・レールの
放電速度は、ビット・レール抵抗によって制限される。
本発明によるビット選択方式は、上述の欠点を取シ除く
。
。
CTSのようなセルを使用する高性能プレイでは、セル
の選択は、そのワード線の電圧と下げ、そのビット・レ
ールの電圧2上げることによって行なわれる。少なくと
もある棟の周知の設計は、固定電流源と使用して、選ば
れたワード線の電圧を下げている。この「電流モード」
のワード選択、方法に関連して、普通3つの問題が生じ
る。
の選択は、そのワード線の電圧と下げ、そのビット・レ
ールの電圧2上げることによって行なわれる。少なくと
もある棟の周知の設計は、固定電流源と使用して、選ば
れたワード線の電圧を下げている。この「電流モード」
のワード選択、方法に関連して、普通3つの問題が生じ
る。
(1)低速度
CTSセルを使用すると、ワード線のキャパシタンスが
非常に大きくなる(60から80個のセルを有するワー
ド線では、そのキャパシタンスは30から40 pf程
度になる)。定電流源は、その大きなRC時定数に応じ
て、選ばれたワード線の電圧を下げる。したがって、セ
ル選択は非常に遅く・その駆動能力が固定電流源によっ
て制限されることがしばしばある。
非常に大きくなる(60から80個のセルを有するワー
ド線では、そのキャパシタンスは30から40 pf程
度になる)。定電流源は、その大きなRC時定数に応じ
て、選ばれたワード線の電圧を下げる。したがって、セ
ル選択は非常に遅く・その駆動能力が固定電流源によっ
て制限されることがしばしばある。
(21不安定性
選択されたワード線の電圧は電流源によって低レベルに
保持されるのであるから、それらの線電圧レベルはノイ
ズや電流源の変動によって容易に影響分受ける。ワード
線の電圧レベルがドリフトし、ビット・レールの電圧レ
ベルに追随できなくなった場合には、データの記憶維持
に関して問題が起こシうる。
保持されるのであるから、それらの線電圧レベルはノイ
ズや電流源の変動によって容易に影響分受ける。ワード
線の電圧レベルがドリフトし、ビット・レールの電圧レ
ベルに追随できなくなった場合には、データの記憶維持
に関して問題が起こシうる。
(3)「書込み」までの長いアドレス・セット・アップ
時間 書込み動作期間には、「1」と書込もうとした側のビッ
トmが高い電圧に駆動される。これKよって、ビット・
レールとドレイン線のレベルカ上昇する。したがって、
選択されないセルへの誤書込みの問題と回避するために
は、前に選ばれたセルの状態が落着くまで待つ心安があ
シ、長いアドレス・セットアツプ時間が必要となる。
時間 書込み動作期間には、「1」と書込もうとした側のビッ
トmが高い電圧に駆動される。これKよって、ビット・
レールとドレイン線のレベルカ上昇する。したがって、
選択されないセルへの誤書込みの問題と回避するために
は、前に選ばれたセルの状態が落着くまで待つ心安があ
シ、長いアドレス・セットアツプ時間が必要となる。
上記の問題は、特開昭61−9896号に開示されてい
る「電圧モードのワード選択方法」によって取り除かれ
克服されるものである。なお、CTSメモリに関する関
連出願として、特開昭61−8794号および特開昭6
1−9894号がある。
る「電圧モードのワード選択方法」によって取り除かれ
克服されるものである。なお、CTSメモリに関する関
連出願として、特開昭61−8794号および特開昭6
1−9894号がある。
C1発明が解決しようとする問題点
本発明の主な目的は、改良型ランダム・アクセス・メモ
リを提供することにある。
リを提供することにある。
本発明の他の目的は、相補型トランジスタ・スイッチ(
CTS )メモリ・セル、特に「非クランプ型JCTS
セルを利用する改良型ランダム・アクセス・メモリを提
供することにある。
CTS )メモリ・セル、特に「非クランプ型JCTS
セルを利用する改良型ランダム・アクセス・メモリを提
供することにある。
本発明の他の目的は、ランダム・アクセス・メモリのた
めの改良されたビット選択技術と提供することにある。
めの改良されたビット選択技術と提供することにある。
本発明の他の目的は、相補型トランジスタ・スイッチ(
CTS)メモリ・セル、特に「非クランプ型JCTSセ
ルを利用するランダム・アクセス・メモリのための改良
されたビット選択技術を提供することにある。
CTS)メモリ・セル、特に「非クランプ型JCTSセ
ルを利用するランダム・アクセス・メモリのための改良
されたビット選択技術を提供することにある。
本発明のさらに他の目的は、特に非クランプ型CTSセ
ル?利用するRAMにおいて、ビット線の選択と選択解
除の速度を向上させるビット選択回路と用いるランダム
・アクセス・メモリと提供することにある。
ル?利用するRAMにおいて、ビット線の選択と選択解
除の速度を向上させるビット選択回路と用いるランダム
・アクセス・メモリと提供することにある。
D9問題点を解決するための手段
本発明は、RAM、%にCTS(相補型トランジスタ・
スイッチ)セルを使用するR A Mの改良された列選
択回路と要約できる。
スイッチ)セルを使用するR A Mの改良された列選
択回路と要約できる。
列選択回路は第ルベルのデコード部であるアドレス・デ
コード手段と、第2レベルのデコード部であるビット選
択回路を有する。ビット選択回路は行列状に配列された
メモリ・セル・プレイのセル列毎に設けられ、アドレス
・デコード手段によって選択される。ビット選択回路は
アドレス・デコード手段によって選択されたとき、関連
するセル列のビット、Ylljl対のビット線を駆動す
るための駆動手段と、アドレス・デコード手段によって
選択されないときに充電しアドレス・デコード手段によ
って選択されたときに放電して上記駆動手段?駆動する
容量性ブート・ストラップ手段と?有する。ビット選択
回路の動作点はレベル・クランプ回路によって与えられ
る。
コード手段と、第2レベルのデコード部であるビット選
択回路を有する。ビット選択回路は行列状に配列された
メモリ・セル・プレイのセル列毎に設けられ、アドレス
・デコード手段によって選択される。ビット選択回路は
アドレス・デコード手段によって選択されたとき、関連
するセル列のビット、Ylljl対のビット線を駆動す
るための駆動手段と、アドレス・デコード手段によって
選択されないときに充電しアドレス・デコード手段によ
って選択されたときに放電して上記駆動手段?駆動する
容量性ブート・ストラップ手段と?有する。ビット選択
回路の動作点はレベル・クランプ回路によって与えられ
る。
E、実施例
CTSセルを使用する属性能アレイでは、セルの選択は
そのワード線の電圧と下げ、そのビット・レールの電圧
を上げることによシ実行される。
そのワード線の電圧と下げ、そのビット・レールの電圧
を上げることによシ実行される。
少なくともある種の周知の設計は固定電流源と使用して
選択されたワード線とドレイン線の電圧を下げるもので
ある。したがって、しばしばこの「電流モード」のワー
ド選択方法に関連して、既述した3つの問題が生じる。
選択されたワード線とドレイン線の電圧を下げるもので
ある。したがって、しばしばこの「電流モード」のワー
ド選択方法に関連して、既述した3つの問題が生じる。
また、CTSセルを使用する周知の高性能アレイの中に
は、ビット選択に関して次のような問題と持つものがあ
る。
は、ビット選択に関して次のような問題と持つものがあ
る。
(1)ビット・デコード・トランジスタは、チップと横
切る多数のビット列を駆動しなければならない。省属線
が長く、ファン・アウト電流が太きいため、ビット・デ
コード線による電圧降下が大きくなる。ビット・デコー
ド線上の終端部のセルでは、「1」のビット・レールの
抵抗にかかる電圧が、これらの屯ルに適切なゲート(ペ
ース)電流?与えるのに不十分になることがある。これ
によって、選択さ゛れたセルにおけるデータの記憶維持
に関して問題が生じうる。
切る多数のビット列を駆動しなければならない。省属線
が長く、ファン・アウト電流が太きいため、ビット・デ
コード線による電圧降下が大きくなる。ビット・デコー
ド線上の終端部のセルでは、「1」のビット・レールの
抵抗にかかる電圧が、これらの屯ルに適切なゲート(ペ
ース)電流?与えるのに不十分になることがある。これ
によって、選択さ゛れたセルにおけるデータの記憶維持
に関して問題が生じうる。
(2) ビット・デコード・トランジスタのファン・
アウト負荷が大きいので、ビット・レールの選択と選択
解除の動作が両方とも遅くなる。ビット・レールの放電
速度は、ビット・レール抵抗によって制限される。
アウト負荷が大きいので、ビット・レールの選択と選択
解除の動作が両方とも遅くなる。ビット・レールの放電
速度は、ビット・レール抵抗によって制限される。
上記の問題は、本明#I曹で開示されるランダム・アク
セス・メモリによって処置され、克服される。
セス・メモリによって処置され、克服される。
上記の問題は、第1図、第2図、第9図および第10図
に示される分散ビット選択回路とワード瞼選択回路を使
用することによって解決される。
に示される分散ビット選択回路とワード瞼選択回路を使
用することによって解決される。
説明のため、第4図には本発明によるIKX4RAMの
概略図が示されている。このRA Mは4096個のセ
ルのアレイ密度と持ち、これらは、64ワード(行)×
64ビット(列)に並べられている。64ビツトの列は
、さらに4つのf−タ・グループに分割されているので
、一度に4ビツト(すなわち4つのデータ人力)の薔込
み2行ない、4ビツト(4つのデータ出力)の読取りを
行なう。そのRA Mには6ビツトのワード・アドレス
(64行から1行?選ぶ)と4ビツトの列アドレス(6
4ビツトから4ビツトを選ぶ)がある。
概略図が示されている。このRA Mは4096個のセ
ルのアレイ密度と持ち、これらは、64ワード(行)×
64ビット(列)に並べられている。64ビツトの列は
、さらに4つのf−タ・グループに分割されているので
、一度に4ビツト(すなわち4つのデータ人力)の薔込
み2行ない、4ビツト(4つのデータ出力)の読取りを
行なう。そのRA Mには6ビツトのワード・アドレス
(64行から1行?選ぶ)と4ビツトの列アドレス(6
4ビツトから4ビツトを選ぶ)がある。
読取シと薔込みの動作は、RW大入力よって制御される
。
。
第1図は本発明のメモリ構成を示しておシ、第1図では
、2レベルのマトリックス・デコード方式がビット・ア
ドレスのデコードに利用される。
、2レベルのマトリックス・デコード方式がビット・ア
ドレスのデコードに利用される。
第ルベルのデコード部は、4ビツト・アドレス受信回路
の出カニミッタのドツト結合によって形成される、それ
ぞれ4つのアドレス線(BAO〜BA3とBA4〜BA
7 )を含む2つのアドレス線グループと含む。ビット
・アドレス受信回路は、第5図に示しであるよりな′成
流スイッチ・ニミツタ・ホロワ回路である。これらのエ
ミッタ・ホロワ回路はアドレス信号を真/補信号に変換
する。
の出カニミッタのドツト結合によって形成される、それ
ぞれ4つのアドレス線(BAO〜BA3とBA4〜BA
7 )を含む2つのアドレス線グループと含む。ビット
・アドレス受信回路は、第5図に示しであるよりな′成
流スイッチ・ニミツタ・ホロワ回路である。これらのエ
ミッタ・ホロワ回路はアドレス信号を真/補信号に変換
する。
対になったアドレス受信回路のエミッタ・ホロワ出力を
ドツト結合することによって、各アドレス巌グループに
ついて4者択一の部分的デコードが行なわれ、したがっ
て、全部で2本の選択された線(低レベル)がもたらさ
れる。
ドツト結合することによって、各アドレス巌グループに
ついて4者択一の部分的デコードが行なわれ、したがっ
て、全部で2本の選択された線(低レベル)がもたらさ
れる。
第2レベルのデコード部は、16個のビット・アドレス
・デコーダ(第6図ンによって実行される。これらのデ
コーダは、電流スイッチ入力と高速プッシュプル出力を
有している。ビット・デコーダの入力1(INl)は、
BAO〜BA3のアドレス線グループの4本の線の1つ
に接続され、入力2 (IN 2 )はBA4〜BA7
のグループの1つに接続される。16本のBD出力線の
うちの1つだけが、選択されたアップ・レベルにデコー
ドされる。各BDMjJはファン・アウトして4つのビ
ット列(各データ・グループから1つ)をg動し、4つ
のセルが同時に選ばれて読取りまたは薔込み動作を行な
う。
・デコーダ(第6図ンによって実行される。これらのデ
コーダは、電流スイッチ入力と高速プッシュプル出力を
有している。ビット・デコーダの入力1(INl)は、
BAO〜BA3のアドレス線グループの4本の線の1つ
に接続され、入力2 (IN 2 )はBA4〜BA7
のグループの1つに接続される。16本のBD出力線の
うちの1つだけが、選択されたアップ・レベルにデコー
ドされる。各BDMjJはファン・アウトして4つのビ
ット列(各データ・グループから1つ)をg動し、4つ
のセルが同時に選ばれて読取りまたは薔込み動作を行な
う。
各ビット列は、ビット融選択と選択解除機能を実行する
ビット選択回路(第1図と第7図)と有している。選択
されたビット線のアップ・レベルは、ビット・アップ・
レベル・クランプ回路(ピッ)UPCL、第8図)によ
ってセットされるので、セルの読取シと書込みの動作点
を、アップ・クランプ(UC)レベル?変えることによ
って容易に調整できる。
ビット選択回路(第1図と第7図)と有している。選択
されたビット線のアップ・レベルは、ビット・アップ・
レベル・クランプ回路(ピッ)UPCL、第8図)によ
ってセットされるので、セルの読取シと書込みの動作点
を、アップ・クランプ(UC)レベル?変えることによ
って容易に調整できる。
第3図に示すような非りラ/プ型CTSセルの場合、S
CRデバイスは飽和モードで動作する。
CRデバイスは飽和モードで動作する。
そのセルは、ショットキー・クランプを有する普通のC
TSよりもキャパシタンスが大きい(B−C接合飽和キ
ャパシタンスが高いため)。このため、非クランプ型セ
ルの書込みが非常に難しくなる。重要なことは、ビット
選択回路が大きな一時的電流とセルに与えて、迅速な薔
込みを行なうことができることである。迅速な読取りア
クセス時間を達成するためには、ビット選択回路もスイ
ッチング遅延が最小で、かつ選択したビット巌の充電と
放電を迅速に行なえるものでなければならない。容量性
ブート・ストラップと一時的駆動機構と利用する本発明
による新しい回路技術は、こうした要件と満たすように
設計されている。第1図と第7図を参照して、ビット選
択回路の動作モード?以下で説明する。
TSよりもキャパシタンスが大きい(B−C接合飽和キ
ャパシタンスが高いため)。このため、非クランプ型セ
ルの書込みが非常に難しくなる。重要なことは、ビット
選択回路が大きな一時的電流とセルに与えて、迅速な薔
込みを行なうことができることである。迅速な読取りア
クセス時間を達成するためには、ビット選択回路もスイ
ッチング遅延が最小で、かつ選択したビット巌の充電と
放電を迅速に行なえるものでなければならない。容量性
ブート・ストラップと一時的駆動機構と利用する本発明
による新しい回路技術は、こうした要件と満たすように
設計されている。第1図と第7図を参照して、ビット選
択回路の動作モード?以下で説明する。
非選択状態
非選択状態では、BD線は対応するビット・デコーダ(
第6図)によって、VNに近い電圧に保持される。この
とき、ビット選択回路のトランジスタT3とT4は、逆
飽相モードで作動するように駆動される。ノード1と2
はT3とT4のB−C接合によって、BDレベルよりも
■Boだけ高い電圧にクランプされる。ビット#BLと
BHの電圧はそれぞれ抵抗R3−RLとR4−RRによ
って、非選択ダウン・レベルに下げられる。この状態に
おいて、トランジスタT1とT2はわずかに順方向の導
通状態に保たれるので、回路がスイッチするときのター
ン・オン遅延が最小限となる。
第6図)によって、VNに近い電圧に保持される。この
とき、ビット選択回路のトランジスタT3とT4は、逆
飽相モードで作動するように駆動される。ノード1と2
はT3とT4のB−C接合によって、BDレベルよりも
■Boだけ高い電圧にクランプされる。ビット#BLと
BHの電圧はそれぞれ抵抗R3−RLとR4−RRによ
って、非選択ダウン・レベルに下げられる。この状態に
おいて、トランジスタT1とT2はわずかに順方向の導
通状態に保たれるので、回路がスイッチするときのター
ン・オン遅延が最小限となる。
ノード1と2が低レベルに保持されているので、抵抗R
1とR2からの電流はT3とT4のB−C接合に導かれ
る。大きな拡散キャパシタンスがこれらの接合の両端に
生じ、BD疎が高レベルの電圧に選択されると、迅速に
ノード1と2とブート・ストラップする。非選択状態で
は、トランジスタT5とT6は遮断される。ショットキ
ー・グイオードSL、SRおよびDl、D2に電流は全
く流れない。
1とR2からの電流はT3とT4のB−C接合に導かれ
る。大きな拡散キャパシタンスがこれらの接合の両端に
生じ、BD疎が高レベルの電圧に選択されると、迅速に
ノード1と2とブート・ストラップする。非選択状態で
は、トランジスタT5とT6は遮断される。ショットキ
ー・グイオードSL、SRおよびDl、D2に電流は全
く流れない。
選択読取り
ビット列が選択されると、そのBD#は対応するビット
・デコーダによって、V よりもvBEだけ低い程度の
電圧に昇圧される。このため、T6とT4のコレクタは
同じ速度で迅速に昇圧される。
・デコーダによって、V よりもvBEだけ低い程度の
電圧に昇圧される。このため、T6とT4のコレクタは
同じ速度で迅速に昇圧される。
T3とT4のB−CM合の迅速な放電によって、ノード
1と2はキャパシタンスによるきわめて迅速な押上げ作
用を受ける。ノード1と2の電圧レベルが増加している
間に、トランジスタT1とT2がONになり、同じ速度
で立上って迅速にビット巌の電圧を上げる。ビット線に
高速な且つ太きな、電流駆動能力を与えるのは、T1と
T2によるこの迅速な一時的エミッタ・ホロワ作用であ
る。
1と2はキャパシタンスによるきわめて迅速な押上げ作
用を受ける。ノード1と2の電圧レベルが増加している
間に、トランジスタT1とT2がONになり、同じ速度
で立上って迅速にビット巌の電圧を上げる。ビット線に
高速な且つ太きな、電流駆動能力を与えるのは、T1と
T2によるこの迅速な一時的エミッタ・ホロワ作用であ
る。
トランジスタT1−T2は待機状態においてもわずかに
ONに保たれ、トランジスタT3−T4は結合コンデン
サとしてのみ使用されるので、この回路によるスイッチ
ング遅延は最小のもとになる。
ONに保たれ、トランジスタT3−T4は結合コンデン
サとしてのみ使用されるので、この回路によるスイッチ
ング遅延は最小のもとになる。
BD#が高レベルに切換わり始めると直ちにビット線が
立上がる。
立上がる。
ビット選択中に、トランジスタT3とT4は一時的に逆
方向飽昶モードから順方向飽罪モードへ切シ換わる。抵
抗R6とR4は、これらの2つのトランジスタの一時的
な順方向電流の量を制限するのに使用されるので、BD
iljl上の電流負荷が減少する。T5とT4はビット
線が所定の高レベルに到達した後はOFF状態である。
方向飽昶モードから順方向飽罪モードへ切シ換わる。抵
抗R6とR4は、これらの2つのトランジスタの一時的
な順方向電流の量を制限するのに使用されるので、BD
iljl上の電流負荷が減少する。T5とT4はビット
線が所定の高レベルに到達した後はOFF状態である。
選択された読取りモードでは、PDL線とPDR巌は両
方とも高レベルで(vP@度の高レベル)、ショットキ
ー・ダイオードD1とD2はOFFである。トランジス
タT1またはT2は、順方向モードで導通して、読取り
電流ILの一部?セルに与える。この電流の大きさは、
ノード1と2の電位によって制御される。このノード1
と2はそれぞれ、トランジスタ・ダイオードT5とT6
によって、UC線によりセットされる電圧にクランプさ
れる。(第13図参照)。UC#ilの読取シ基準レベ
ルは、適切な負荷電流ILを確保するため、選択された
セルの電圧に応じて、ビット・アップ・レベル・クラン
プ回路によって発生される。
方とも高レベルで(vP@度の高レベル)、ショットキ
ー・ダイオードD1とD2はOFFである。トランジス
タT1またはT2は、順方向モードで導通して、読取り
電流ILの一部?セルに与える。この電流の大きさは、
ノード1と2の電位によって制御される。このノード1
と2はそれぞれ、トランジスタ・ダイオードT5とT6
によって、UC線によりセットされる電圧にクランプさ
れる。(第13図参照)。UC#ilの読取シ基準レベ
ルは、適切な負荷電流ILを確保するため、選択された
セルの電圧に応じて、ビット・アップ・レベル・クラン
プ回路によって発生される。
セルの全読取り電流(ILとIG)は、トランジスタT
1とT2および抵抗RLとRRによって供給される。通
常の読取り電流は、IL÷1.0mAとIC:=0.2
mAにセットされる。その結果、ビット線間には、セン
ス増幅器による読取り感知のために約600〜700m
Vの電圧差が生じる。
1とT2および抵抗RLとRRによって供給される。通
常の読取り電流は、IL÷1.0mAとIC:=0.2
mAにセットされる。その結果、ビット線間には、セン
ス増幅器による読取り感知のために約600〜700m
Vの電圧差が生じる。
選択書込み
薔込みモードにおけるビット線の選択は、上記の読取シ
モードにおけるものと同様である。この場合の唯一の相
違は、書込み制御線の1本(誉き込むべきデータに応じ
て、PDLまたはPDRのいずれか)がビット選択の前
に書込み制御回路によって、vNに近い電圧に下げられ
るという点である(第13図参照〕。電圧の下がったP
DL線またはPDR線は、ダイオードT5−DI’lた
はT6−D2のそれぞれによって、ノード1とBLまた
はノード2とBRのどちらか一方と低いレベルの′4圧
にクランプするので、ビット・レールが選択されると、
ビット線の一方の側だけが高レベルになシ、薔込み電流
をセルに入力する。他方の側は低レベルのままであり、
通セルに流されるビット#電流を遮断する。このモード
の舊込み動作は「差動モード書込み」と呼ばれる。
モードにおけるものと同様である。この場合の唯一の相
違は、書込み制御線の1本(誉き込むべきデータに応じ
て、PDLまたはPDRのいずれか)がビット選択の前
に書込み制御回路によって、vNに近い電圧に下げられ
るという点である(第13図参照〕。電圧の下がったP
DL線またはPDR線は、ダイオードT5−DI’lた
はT6−D2のそれぞれによって、ノード1とBLまた
はノード2とBRのどちらか一方と低いレベルの′4圧
にクランプするので、ビット・レールが選択されると、
ビット線の一方の側だけが高レベルになシ、薔込み電流
をセルに入力する。他方の側は低レベルのままであり、
通セルに流されるビット#電流を遮断する。このモード
の舊込み動作は「差動モード書込み」と呼ばれる。
曹込みモード中は、ノード1または2のアップ・レベル
は、トランジスタ・ダイオードT5またはT6によって
、UC線によってセットされた電圧にクランプされる。
は、トランジスタ・ダイオードT5またはT6によって
、UC線によってセットされた電圧にクランプされる。
曹込み基準電圧は通常読取り基準電圧よシ高い600〜
800 mVであるので、十分な過電圧と書込み電流が
常に保証されて迅速な曹込み性能がもたらされる。非ク
ランプ型CTSセルでは、畜込みは主として、セルの元
の状態に打勝つだけの大きな一時的電流をセルに導入す
ることによって実行される。この大きな一時的書込み電
流(通常2〜3ミリ・アンペア)は、T1またはT2の
どちらかによって、直接Vpからもたらされる。セルへ
の書込み後、そのビット嶽電圧は「1」レベルに上がる
。トランジスタT1またはT2は除々に遮断されて、太
きな一時的書込み電流が消滅する。その後、抵抗RLま
たはRRは少量の薔込み電流■wを供給し、新しく書込
まれたセルの状態を補強する。読取シモードの場合と同
様に、その大きな一時的書込み電流はT1またはT2を
介して直接Vpからもたらされる。したがって、書込み
性能が、BD線レベルの変動によって影響されることは
ない。
800 mVであるので、十分な過電圧と書込み電流が
常に保証されて迅速な曹込み性能がもたらされる。非ク
ランプ型CTSセルでは、畜込みは主として、セルの元
の状態に打勝つだけの大きな一時的電流をセルに導入す
ることによって実行される。この大きな一時的書込み電
流(通常2〜3ミリ・アンペア)は、T1またはT2の
どちらかによって、直接Vpからもたらされる。セルへ
の書込み後、そのビット嶽電圧は「1」レベルに上がる
。トランジスタT1またはT2は除々に遮断されて、太
きな一時的書込み電流が消滅する。その後、抵抗RLま
たはRRは少量の薔込み電流■wを供給し、新しく書込
まれたセルの状態を補強する。読取シモードの場合と同
様に、その大きな一時的書込み電流はT1またはT2を
介して直接Vpからもたらされる。したがって、書込み
性能が、BD線レベルの変動によって影響されることは
ない。
選択解除
ビット列が選択解除されると、それに対応するビット・
デコーダ出力は非選択のダウン・レベルになる。ビット
選択回路のトランジスタT3とT4は、再び逆モードで
動作する。ノード1と2の電圧は低下し、読取シまたは
書込みビット・レール電流分遮断する。同様に、ビット
線の電圧もショットキー・ダイオードSLとSR1R1
−ド・トランジスタT3とT4およびビット・レール抵
抗RLとRRによって迅速に低下する。ビット線の選択
解除中には、T3とT4は一時的に逆モードで作動する
。ビット線が非選択ダウン・レベルまで完全に放電され
た後、T3とT4は再び逆飽祁モードになる。その後、
ショットキー・ダイオードSL、!:SRは導通しなく
なる。この場合、ビット列が非選択状態にあるという。
デコーダ出力は非選択のダウン・レベルになる。ビット
選択回路のトランジスタT3とT4は、再び逆モードで
動作する。ノード1と2の電圧は低下し、読取シまたは
書込みビット・レール電流分遮断する。同様に、ビット
線の電圧もショットキー・ダイオードSLとSR1R1
−ド・トランジスタT3とT4およびビット・レール抵
抗RLとRRによって迅速に低下する。ビット線の選択
解除中には、T3とT4は一時的に逆モードで作動する
。ビット線が非選択ダウン・レベルまで完全に放電され
た後、T3とT4は再び逆飽祁モードになる。その後、
ショットキー・ダイオードSL、!:SRは導通しなく
なる。この場合、ビット列が非選択状態にあるという。
ここに開示されたビット選択手法は、CTS(相補型ト
ランジスタ・スイッチ)セルと用いているアレイに特に
有用である。この手法によって、周知の設計に対して少
なくとも2つの以下の利点が達成された。
ランジスタ・スイッチ)セルと用いているアレイに特に
有用である。この手法によって、周知の設計に対して少
なくとも2つの以下の利点が達成された。
(I) ビット線スイッチング遅延が小さいこと、す
なわちよシ高速なアレイ・アクセス性能が得られること
。
なわちよシ高速なアレイ・アクセス性能が得られること
。
トランジスタ対T1−T5ならびにT2−T4が並列に
構成され、より直接的な結合を可能にするようになった
。T1とT2は待機状態の問わずかにONの状態に保た
れ、T3とT4はビット選択中に結合コンデンサとして
だけ使用されるので、ビット選択回路のスイッチング遅
延がかなり減少する。
構成され、より直接的な結合を可能にするようになった
。T1とT2は待機状態の問わずかにONの状態に保た
れ、T3とT4はビット選択中に結合コンデンサとして
だけ使用されるので、ビット選択回路のスイッチング遅
延がかなり減少する。
(2)ビット列選択解除速度の改良、すなわちより高速
なチップ・サイクル時間が得られること。
なチップ・サイクル時間が得られること。
ビットの選択解除中に、ビット線は、6つの手段によっ
て迅速に放電される。すなわち、T3−T4による逆モ
ード・トランジスタの放電、5L−8Hによるショット
キー・ダイオードの放電、およびRL−RRによる抵抗
器の放電である。これら3つの放電機構の組合せによっ
て、ビット線をよシ迅速に選択解除できるので、次のア
レイ・サイクルがより迅速に始められる。
て迅速に放電される。すなわち、T3−T4による逆モ
ード・トランジスタの放電、5L−8Hによるショット
キー・ダイオードの放電、およびRL−RRによる抵抗
器の放電である。これら3つの放電機構の組合せによっ
て、ビット線をよシ迅速に選択解除できるので、次のア
レイ・サイクルがより迅速に始められる。
本発明による改良型ビット選択回路手段は下記の璧素を
含んでいる。
含んでいる。
1.2つのレベルのマトリックス・デコード(第1図)
。第ルベルは、電流スイッチ・エミッタ・ホロワ・アド
レス受信回路のエミッタ・ドツト結合である。第2レベ
ルは、電流スイッチ入力と高速プッシュプル出力を有す
るビット・デコーダである。
。第ルベルは、電流スイッチ・エミッタ・ホロワ・アド
レス受信回路のエミッタ・ドツト結合である。第2レベ
ルは、電流スイッチ入力と高速プッシュプル出力を有す
るビット・デコーダである。
2、分散ビット選択回路(第1図と第7図)。
これには、ビット・レール選択速度と向上させるため、
逆飽、t1トランジスタ(T3とT4)の容量結合機構
が利用される。同じトランジスタは、ビット線を放電す
るため活性な逆モード(ビット行が選択解除される時)
でも使用される。この選択回路は、迅速な読取り/書込
み性能を可能にするため、ビット線に高速な一時的大電
流駆動愼構と与えるトランジスタT1とT2を有する。
逆飽、t1トランジスタ(T3とT4)の容量結合機構
が利用される。同じトランジスタは、ビット線を放電す
るため活性な逆モード(ビット行が選択解除される時)
でも使用される。この選択回路は、迅速な読取り/書込
み性能を可能にするため、ビット線に高速な一時的大電
流駆動愼構と与えるトランジスタT1とT2を有する。
この回路はビット・レールと下げて迅速なビット列選択
解除を可能にするために、ビット・レール抵抗器RLと
RRと共にショットキー・バリヤ・ダイオード(SLと
5R)i含んでいる。さらに、この回路は、読取り/書
込み制御、ならびに選択されたセルの動作点の設定のた
め、ショットキー・ダイオードD1とD2と共に多エミ
ッタ・トランジスタ・ダイオードT5とT6も使用して
いる。
解除を可能にするために、ビット・レール抵抗器RLと
RRと共にショットキー・バリヤ・ダイオード(SLと
5R)i含んでいる。さらに、この回路は、読取り/書
込み制御、ならびに選択されたセルの動作点の設定のた
め、ショットキー・ダイオードD1とD2と共に多エミ
ッタ・トランジスタ・ダイオードT5とT6も使用して
いる。
3、 ビット・アップ・レベル・クラン7’ (第1図
と第8図)−選択されたビット線の読取シおよび畳込み
のアップ・レベルは基準回路(ビットUPCL )によ
って制御されるので、動作点の調整?容易に行なうこと
ができる。以下で詳細に説明するが、この回路はさlざ
まなトラッキング要件(読取シモードにおける選択ドレ
イン線レベルとのトラッキングなど)を満たすようにも
設計されている。
と第8図)−選択されたビット線の読取シおよび畳込み
のアップ・レベルは基準回路(ビットUPCL )によ
って制御されるので、動作点の調整?容易に行なうこと
ができる。以下で詳細に説明するが、この回路はさlざ
まなトラッキング要件(読取シモードにおける選択ドレ
イン線レベルとのトラッキングなど)を満たすようにも
設計されている。
第1図に「ワード・デコード」というブロックによって
表わされたワード線デコーダと制御回路の詳細を、第9
図と第10図に示す。第9図は電圧モード・ワード選択
方法と示しており、第9図はワード・デコーダの回路と
詳細に示している。
表わされたワード線デコーダと制御回路の詳細を、第9
図と第10図に示す。第9図は電圧モード・ワード選択
方法と示しており、第9図はワード・デコーダの回路と
詳細に示している。
第9図には、64行の中の1つの行をデコードする6つ
のワード・アドレスが示しである。ビット経路の場合と
同じ2レベルのマトリックス・デコード方式が、ワード
・アドレスのデコーディングに利用されている。第1の
レベルのデコードは、6つのワード・アドレス受信回路
の出カニミッタ・ドツト結合によって形成される4本の
アドレス線(WAO〜WA3、WA4〜WA7、WA8
〜WA11)から成る3つのグループと含んでいる。
のワード・アドレスが示しである。ビット経路の場合と
同じ2レベルのマトリックス・デコード方式が、ワード
・アドレスのデコーディングに利用されている。第1の
レベルのデコードは、6つのワード・アドレス受信回路
の出カニミッタ・ドツト結合によって形成される4本の
アドレス線(WAO〜WA3、WA4〜WA7、WA8
〜WA11)から成る3つのグループと含んでいる。
ワード・アドレス受信回路は、電流スイッチ・エミッタ
・ホロワ回路(第5図)である。これらの回路は、アド
レス入力を冥/補信号に変換する。
・ホロワ回路(第5図)である。これらの回路は、アド
レス入力を冥/補信号に変換する。
アドレス受信回路対のエミッタ・ホロワ出力ドツト結合
によって、谷グループについて4者択一の部分デコード
が行なわれる。したがって、合計で3本の(低レベル)
線が選択される。
によって、谷グループについて4者択一の部分デコード
が行なわれる。したがって、合計で3本の(低レベル)
線が選択される。
第2レベルのデコード機能は、64個のワード・デコー
ダ(第10図)によって行なわれる。各フード・デコー
ダは3つの電流スイッチ入力(IN1〜lN5)と、2
つの高速高電力プッシュプル出力(WLとDL)i有し
ている。ワード・デコーダのINIは、WAD〜WA3
アドレス・グループの4つの線の中の1本に接続される
。IN2は第2のグループ(WA4〜WA7)の1つに
接続される。IN3は第6のグループ(WA8〜WA1
1)の1つに接続される。行線2還択するためには、6
つの入力がすべて低レベルでなければならない。ワード
・デコーダの2つの出力は図示のように、メモリ・セル
のワード線(WL)とドレイン線(DL)に接続されて
いる。
ダ(第10図)によって行なわれる。各フード・デコー
ダは3つの電流スイッチ入力(IN1〜lN5)と、2
つの高速高電力プッシュプル出力(WLとDL)i有し
ている。ワード・デコーダのINIは、WAD〜WA3
アドレス・グループの4つの線の中の1本に接続される
。IN2は第2のグループ(WA4〜WA7)の1つに
接続される。IN3は第6のグループ(WA8〜WA1
1)の1つに接続される。行線2還択するためには、6
つの入力がすべて低レベルでなければならない。ワード
・デコーダの2つの出力は図示のように、メモリ・セル
のワード線(WL)とドレイン線(DL)に接続されて
いる。
ワード・デコーダの動作を以下で説明する。
非選択状態
非選択状態のワード・デコーダでは、6つの入力の中の
少なくとも1つが高レベルになっている。
少なくとも1つが高レベルになっている。
デコード・トランジスタT1、T2またはT3はONに
なり、ノード1の電圧と下げる。トランジスタT5とT
6は2段レベル・シックと形成するので、ノード4もv
Nに近い電圧に低下し、ノード3のレベルはvPに上が
る。電圧の低下したノード4によって、オープン・コレ
クタ・トランジスタTLが遮断されて、ワードiWLと
ドレイン線DLが非選択(高)レベルに上げられる。こ
の状態では、セルの待機電流ならびにワード線とドレイ
ン線の電圧は、電流源I と■ によってSBHS
BL 定められる。
なり、ノード1の電圧と下げる。トランジスタT5とT
6は2段レベル・シックと形成するので、ノード4もv
Nに近い電圧に低下し、ノード3のレベルはvPに上が
る。電圧の低下したノード4によって、オープン・コレ
クタ・トランジスタTLが遮断されて、ワードiWLと
ドレイン線DLが非選択(高)レベルに上げられる。こ
の状態では、セルの待機電流ならびにワード線とドレイ
ン線の電圧は、電流源I と■ によってSBHS
BL 定められる。
迅速なスイッチング速度?可能にするため、トランジス
タで5とT6が遮断されることはなく、わずかに導通し
た状態に保たれている。活動中のプル・アップ装置(T
7とTH)は、ワード線が完全な非選択DCレベル(V
よりも約1.5vBEだけ低いレベル)に達すると、
OFF状態になる。
タで5とT6が遮断されることはなく、わずかに導通し
た状態に保たれている。活動中のプル・アップ装置(T
7とTH)は、ワード線が完全な非選択DCレベル(V
よりも約1.5vBEだけ低いレベル)に達すると、
OFF状態になる。
選択状態
ワード・デコーダが選択されると、その3つの入力はす
べて低レベルになる。トランジスタT1、T2、T3は
OFF状態である。ノード1が高電圧になって、T5と
T6が強(’ ONになる。ノード3の電圧がT5のコ
レクタによって下がり、T7−THa−OFF状態に保
持するので、WLとDLの電圧がそれらの選択レベルに
下がることが可能となる。同時に、ノード4は高電圧に
され、TLをONにする。迅速にセルと選択できるのは
、ドレイン線におけるこのに’ta力のオープン・コレ
クタのプル・ダウン作用のためである。ドレイン線が低
レベル電圧にされている間、ワード線のレベルは、セル
によって定まる電圧オフセツH−持ったまま、同じ割合
でドレイン線のレベルに追随する。
べて低レベルになる。トランジスタT1、T2、T3は
OFF状態である。ノード1が高電圧になって、T5と
T6が強(’ ONになる。ノード3の電圧がT5のコ
レクタによって下がり、T7−THa−OFF状態に保
持するので、WLとDLの電圧がそれらの選択レベルに
下がることが可能となる。同時に、ノード4は高電圧に
され、TLをONにする。迅速にセルと選択できるのは
、ドレイン線におけるこのに’ta力のオープン・コレ
クタのプル・ダウン作用のためである。ドレイン線が低
レベル電圧にされている間、ワード線のレベルは、セル
によって定まる電圧オフセツH−持ったまま、同じ割合
でドレイン線のレベルに追随する。
ワード線とドレイン線が完全に選択されたとき、T7と
THはOFF状態で、TLはON状態に維持されて、選
択されたセルから導かれる大きい読取シ/書込み電流を
シンクする。この状態では、ワード線とドレイン線の電
圧は、次の2つの式によって表わされる。
THはOFF状態で、TLはON状態に維持されて、選
択されたセルから導かれる大きい読取シ/書込み電流を
シンクする。この状態では、ワード線とドレイン線の電
圧は、次の2つの式によって表わされる。
v(DL) N CE(TL)””””””=V
+V V(WL) (DL) (セル)°°゛°°°
°(2)=V +V 選択されたドレイン線の電圧が、高電力のオープンコレ
クタ・トランジスタ(TL)によって下げられるので、
ワード選択はきわめて迅速であり、その駆動能力はいく
つかの従来技術の設計の場合のように固定電流源によっ
て制限されることはない。さらに、選択されたドレイン
線とワード線のレベルは、電源vNの電圧によって決ま
るので、従来技術のそれらの電圧よりも安定している。
+V V(WL) (DL) (セル)°°゛°°°
°(2)=V +V 選択されたドレイン線の電圧が、高電力のオープンコレ
クタ・トランジスタ(TL)によって下げられるので、
ワード選択はきわめて迅速であり、その駆動能力はいく
つかの従来技術の設計の場合のように固定電流源によっ
て制限されることはない。さらに、選択されたドレイン
線とワード線のレベルは、電源vNの電圧によって決ま
るので、従来技術のそれらの電圧よりも安定している。
ワード選択のこの技術を、この明細書では「電圧モード
・ワード選択」と称する。
・ワード選択」と称する。
選択解除状態
行線は読取!llまたは薔込み動作のために選択された
後に、選択解除されて、待機状態に戻る。選択解除と行
なうワード・デコーダはその入力の少なくとも1つの電
圧?上げる。デコード・トランジスタT1、T2または
T3は、再びON状態になり、ノード1の電圧を下げて
、オープン・コレクタ・トランジスタTLを遮断する。
後に、選択解除されて、待機状態に戻る。選択解除と行
なうワード・デコーダはその入力の少なくとも1つの電
圧?上げる。デコード・トランジスタT1、T2または
T3は、再びON状態になり、ノード1の電圧を下げて
、オープン・コレクタ・トランジスタTLを遮断する。
同時に、ノード3の電圧がvPに上がバエミッタ・ホロ
ワ装置T 7 T Hを一時的にONKして、非選択
状態のDCレベルに達するまでワード線WLの電圧を上
げる。ワード線の電圧が上がっている間、ドレイン線D
Lはセルによって定まる電圧オフセラトラもって、同じ
割合でワード線に追随して昇圧する。
ワ装置T 7 T Hを一時的にONKして、非選択
状態のDCレベルに達するまでワード線WLの電圧を上
げる。ワード線の電圧が上がっている間、ドレイン線D
Lはセルによって定まる電圧オフセラトラもって、同じ
割合でワード線に追随して昇圧する。
ワード線とドレイン線がそれらの待機レベルに完全に昇
圧すると、T y T HとTLはすべてOFF状態
になる。その行線は、その時に非選択状態にある。
圧すると、T y T HとTLはすべてOFF状態
になる。その行線は、その時に非選択状態にある。
読取り動作
セルが読取り作動2行なうよう選択されるのは、行線(
WLSDL)とビット線(BL、、BR)の両方が選択
される場合である(第13図)。行線は前述のように、
電圧モード・ワード選択法によって選択される。ビット
aは、以前に説明した(第1図)ビット選択法によって
選択される。セルが完全に選択された後に、読取シミ流
ILと工。がビット・レール・ショットキー・ダイオー
ドSLとSRに供給され、次いでSLとSRはセルの内
部電圧(「0」と「1」)を読取シ感知のためにビット
aに結合する。読取9作動中のセルの安定性を保証する
ために、T1とI。電流を選択された作動範囲内に制御
しなければならない。この制御は、前述したようなビッ
ト・アップ・レベル・クランプ回路と共に、ビット選択
回路によって行なわれる。
WLSDL)とビット線(BL、、BR)の両方が選択
される場合である(第13図)。行線は前述のように、
電圧モード・ワード選択法によって選択される。ビット
aは、以前に説明した(第1図)ビット選択法によって
選択される。セルが完全に選択された後に、読取シミ流
ILと工。がビット・レール・ショットキー・ダイオー
ドSLとSRに供給され、次いでSLとSRはセルの内
部電圧(「0」と「1」)を読取シ感知のためにビット
aに結合する。読取9作動中のセルの安定性を保証する
ために、T1とI。電流を選択された作動範囲内に制御
しなければならない。この制御は、前述したようなビッ
ト・アップ・レベル・クランプ回路と共に、ビット選択
回路によって行なわれる。
薔込み動作
電圧モード・ワード選択技術によって、書込み動作は3
つの連続するステップで実行される(814図と第15
図)。
つの連続するステップで実行される(814図と第15
図)。
1、 行線は前述のように選択/選択解除される。
2、 選択したドレイン線と選択解除したドレイン線の
レベルが交差した後(g15図参照)、書込み動作が開
始される。RWクロックがビット・アップ・レベル・ク
ランプ回路とスイッチし、UC線に曹込み基準電圧と発
生させる。このRW倍信号、書込み制御回路にも印加さ
れる。この制御回路はそのデータ入力に応じて、2つの
出力線PDLとPDRのどちらか一方を低レベルにする
。
レベルが交差した後(g15図参照)、書込み動作が開
始される。RWクロックがビット・アップ・レベル・ク
ランプ回路とスイッチし、UC線に曹込み基準電圧と発
生させる。このRW倍信号、書込み制御回路にも印加さ
れる。この制御回路はそのデータ入力に応じて、2つの
出力線PDLとPDRのどちらか一方を低レベルにする
。
その後、電圧が下がったP D L@”iたはPDR線
は、それぞれのトランジスタ・ダイオードT5/D1ま
たはT 6/D 2によって、ビット選択回路のノード
1とBL、またはノード2とBRの電圧を下げるので、
ビット・レールが選択されると、ビットaの一方m1l
lだけが高レベルになり、WRITE電流をセルにもた
らす。もう一方の側は低レベルのままで1、セルのこち
らの側に通常流れるビット線電流1!!:遮断する。誉
込み動作の前にでルに通常流れるゲート電流の遮断は、
書込みdJ作を完全に行なうのに心安不可欠である。薔
込み動作中にゲート電流があると、セルの中の現在ON
のNPN)ランジスタはONの状態?維付して、書込電
流雫によって制御できない。
は、それぞれのトランジスタ・ダイオードT5/D1ま
たはT 6/D 2によって、ビット選択回路のノード
1とBL、またはノード2とBRの電圧を下げるので、
ビット・レールが選択されると、ビットaの一方m1l
lだけが高レベルになり、WRITE電流をセルにもた
らす。もう一方の側は低レベルのままで1、セルのこち
らの側に通常流れるビット線電流1!!:遮断する。誉
込み動作の前にでルに通常流れるゲート電流の遮断は、
書込みdJ作を完全に行なうのに心安不可欠である。薔
込み動作中にゲート電流があると、セルの中の現在ON
のNPN)ランジスタはONの状態?維付して、書込電
流雫によって制御できない。
3、PDL線またはPDR′aの電圧が下げられた後に
、ビット選択回路が選択される。「1」と簀き込むべき
ピッ)[の側は、ビット・レール駆動トランジスタTi
tたv′iT2によって、昇圧される。大きな一時的誉
込み電流が、所望のセル状態が得られるまでT I−R
LまたはT2−RRを介してセルに流れ込む。セルへの
書込みが行なわれた後、「1」側のビット線電圧は不来
の「1」レベルに上がる。このためT1またはT2のB
−E接合間の鑞位差が減少するので、大きな一時的書込
み電流が遮断される。その後、ビット・レール抵抗RL
またはRRによって、小さなりC曹込電流(IW)が供
給されて、新しく督込まれたセルの状態を補強する。
、ビット選択回路が選択される。「1」と簀き込むべき
ピッ)[の側は、ビット・レール駆動トランジスタTi
tたv′iT2によって、昇圧される。大きな一時的誉
込み電流が、所望のセル状態が得られるまでT I−R
LまたはT2−RRを介してセルに流れ込む。セルへの
書込みが行なわれた後、「1」側のビット線電圧は不来
の「1」レベルに上がる。このためT1またはT2のB
−E接合間の鑞位差が減少するので、大きな一時的書込
み電流が遮断される。その後、ビット・レール抵抗RL
またはRRによって、小さなりC曹込電流(IW)が供
給されて、新しく督込まれたセルの状態を補強する。
一時的曹込み電流の大きさは、UCgf介してビット・
レール駆動トランジスタT1またはT2に印加される書
込み基準電圧のレベルによって制御される。この書込み
電流は、ビット・アップ・レベル・クランプ回路の舊込
み基準電圧レベルと変えることによって容易に調整でき
る。
レール駆動トランジスタT1またはT2に印加される書
込み基準電圧のレベルによって制御される。この書込み
電流は、ビット・アップ・レベル・クランプ回路の舊込
み基準電圧レベルと変えることによって容易に調整でき
る。
上記の書込み法が「差動モード書込み」と呼ばれるのは
、ビットaの一方の側が高レベルに上がっているのに対
し、他方の側が書込み時間中低レベルに保持されている
からである。
、ビットaの一方の側が高レベルに上がっているのに対
し、他方の側が書込み時間中低レベルに保持されている
からである。
この誉込み法の主な利点は、ドレイン線がVNようも固
定電圧V。0だけ高い電圧に選択されているので、曹込
み電流がセルに流入しているときに、この巌のレベルが
上がらないで安定しているということである。したがっ
て、従来技術の設計によって使用されている「電流モー
ド」ワード選択法にあるような、選択解除されたセルで
の後追い効果(chasing effeet )は
取シ除かれる。RWクロックは、選択解除セルが落着く
のと待つ必要なく、迅速に(選択ドレイン線と選択解除
ドレイン線のレベルが交差したら直ちに)入力できる。
定電圧V。0だけ高い電圧に選択されているので、曹込
み電流がセルに流入しているときに、この巌のレベルが
上がらないで安定しているということである。したがっ
て、従来技術の設計によって使用されている「電流モー
ド」ワード選択法にあるような、選択解除されたセルで
の後追い効果(chasing effeet )は
取シ除かれる。RWクロックは、選択解除セルが落着く
のと待つ必要なく、迅速に(選択ドレイン線と選択解除
ドレイン線のレベルが交差したら直ちに)入力できる。
このため、曹込む前に必要なアドレス・セット・アップ
時間が最小限のものになる。ワード選択がより迅速にな
り、アドレス・セット・アップ時間がよシ短くなるので
、曹込み性能が大幅に向上する。さらに、選択されたド
レイン線は一定の電圧レベルに保持され、選択解除され
たドレイン線は迅速に非選択レベルへ上がるので、選択
解除のセルならびに待機中のセルへの誤書込みの問題も
存在しない。
時間が最小限のものになる。ワード選択がより迅速にな
り、アドレス・セット・アップ時間がよシ短くなるので
、曹込み性能が大幅に向上する。さらに、選択されたド
レイン線は一定の電圧レベルに保持され、選択解除され
たドレイン線は迅速に非選択レベルへ上がるので、選択
解除のセルならびに待機中のセルへの誤書込みの問題も
存在しない。
上記の説明から明らかに示されるように、本発明による
電圧モード・ワード選択技術を、特にCTS RAM
で使用すると、下記の利点がもたらされる。
電圧モード・ワード選択技術を、特にCTS RAM
で使用すると、下記の利点がもたらされる。
(1) きわめて高速なワード選択と選択解除を可能
にするので、一層迅速な読取り動作が可能になる。
にするので、一層迅速な読取り動作が可能になる。
(2)行線駆動能力が大きいので、高密度メモリに非常
に有望である。
に有望である。
(3)選択されたドレイン線のレベルが安定化するので
、データの維持と誤書込みに関する問題の゛発生の可能
性がなくなる。
、データの維持と誤書込みに関する問題の゛発生の可能
性がなくなる。
(4)一層迅速な曹込み動作が可能になる。
CTS RAMにおける分数ビット選択法の適切な動
作には、選択されたセルの動作点を画定するためのビッ
ト・アップ・レベル・クランプ回路が必要である。ビッ
ト・アップ・レベル・クランプ回路は、読取りと簀込み
の基準レベルと発生して、セルの読取り電流と曹込み電
流と制御する。
作には、選択されたセルの動作点を画定するためのビッ
ト・アップ・レベル・クランプ回路が必要である。ビッ
ト・アップ・レベル・クランプ回路は、読取りと簀込み
の基準レベルと発生して、セルの読取り電流と曹込み電
流と制御する。
この2つの基準レベルは、温度、電力およびデバイス変
動の点で選択された↓ルが一致するように発生される。
動の点で選択された↓ルが一致するように発生される。
したがって、チップの性能と保証するため、あらゆる条
件下で適切な動作電流が常に確保されている。第1図お
よび第2図において「ビットUPCLJというブロック
で表わしであるビット・アップ・レベル・クランプ回路
(第8図)と、特に第9図、第16図および第14図と
参照にして説明する。
件下で適切な動作電流が常に確保されている。第1図お
よび第2図において「ビットUPCLJというブロック
で表わしであるビット・アップ・レベル・クランプ回路
(第8図)と、特に第9図、第16図および第14図と
参照にして説明する。
(1)読取シ基準
読取り動作では、ビット・アップ・レベル・クランプ回
路(第8図)のR/W入力が制しベ/L/にある。トラ
ンジスタT1はONでT2はOFFなので、ノード1の
電圧は上がシ、T3とT7とON状態にする。出力源U
CはT7によって低レベルにクランプされ、次の式によ
って決められる読取9基準電圧を発生する。
路(第8図)のR/W入力が制しベ/L/にある。トラ
ンジスタT1はONでT2はOFFなので、ノード1の
電圧は上がシ、T3とT7とON状態にする。出力源U
CはT7によって低レベルにクランプされ、次の式によ
って決められる読取9基準電圧を発生する。
■ (読取シ)=V +2V −V ・
・・・(υUCN BE FSBD この読取9基準電圧によって、セルに流れる負荷電流I
Lの大きさが制御される。
・・・(υUCN BE FSBD この読取9基準電圧によって、セルに流れる負荷電流I
Lの大きさが制御される。
第13図と参照すると、読取りモードにおいてクランプ
・ダイオードT6のエミッタに必要な電圧レベルは、ワ
ード・デコーダとセルにおけるVNからの電位の上昇/
下降と合計することによって決定される。
・ダイオードT6のエミッタに必要な電圧レベルは、ワ
ード・デコーダとセルにおけるVNからの電位の上昇/
下降と合計することによって決定される。
v (T6)=VN+VBo(T2)+VoE(TR)
”(2)(1)式と(2)式と等しくすると、次の式が
得られる。
”(2)(1)式と(2)式と等しくすると、次の式が
得られる。
”B F、(T2) =2 ’/B E VFS BD
Vc E (TR) ・・・・(31ビツト・アップ
・レベル・クランプ回路とビット選択回路の適切なトラ
ンジスタとショットキー・デバイスのサイズと選択する
ことによって、等式(6)のV 、!:V を
、所望の動作電流ITiBE FSBD 発生するよう調整できる。等式(3)から理解できるよ
うに、VBF、(T2)は電源(v、とvN)の変動の
影#を受けないように決められている。温度とvBF、
のトラッキングも補償される。セルの全読取シミ流工、
とI。は、次のように表わされる。
Vc E (TR) ・・・・(31ビツト・アップ
・レベル・クランプ回路とビット選択回路の適切なトラ
ンジスタとショットキー・デバイスのサイズと選択する
ことによって、等式(6)のV 、!:V を
、所望の動作電流ITiBE FSBD 発生するよう調整できる。等式(3)から理解できるよ
うに、VBF、(T2)は電源(v、とvN)の変動の
影#を受けないように決められている。温度とvBF、
のトラッキングも補償される。セルの全読取シミ流工、
とI。は、次のように表わされる。
I。=[JBD−V−1”)/RL
■ =(vBn−V”0’〕/RR+IL
T■。はRL[−変え
ることによって調整でき、■。
T■。はRL[−変え
ることによって調整でき、■。
は■。の大きさ?設定することによって調整できる。
(2) :ii込み基準
書込みモードでは、R/ W入力は低レベルである。ト
ランジスタT1はOFFでT2はONである。ノード3
は高レベルでT6の電圧と上げ、一方ノード6は低レベ
ルでT7を遮断する。UC線での書込み基準レベルは、
次の式によって与えられる。
ランジスタT1はOFFでT2はONである。ノード3
は高レベルでT6の電圧と上げ、一方ノード6は低レベ
ルでT7を遮断する。UC線での書込み基準レベルは、
次の式によって与えられる。
vUo(書込み)=vN+VBo+vR4・・・・・・
・・(4)この誉込み基*を圧によって、セルに流れ込
ム一時的書込み電流■、の大きさ力柵1j御される。第
14図参照すると、T6のエミッタで必要な電圧レベル
は、次に示す式によって得られる。
・・(4)この誉込み基*を圧によって、セルに流れ込
ム一時的書込み電流■、の大きさ力柵1j御される。第
14図参照すると、T6のエミッタで必要な電圧レベル
は、次に示す式によって得られる。
■F、(T6)=vN+vBF、(T2)+voFJ(
TR)・川(5)(4)式と(5)式を等しくすると、
次の式が得られる。
TR)・川(5)(4)式と(5)式を等しくすると、
次の式が得られる。
v(T2)=vBE+vR4−voE(TR)・・・・
・・(6)E 嘗込みの開始時に、TRはONでTLはOFFであり、
次のようになっている。
・・(6)E 嘗込みの開始時に、TRはONでTLはOFFであり、
次のようになっている。
VoE(T R)÷O
V (T2)÷vBFJ+VR4
E
したがって、T2は非常に強<ONKなり、セルに大き
な一時的書込み電流と与える。書込みが完了すると、T
RがOFFとな5TLがONになって、次の関係が成立
する。
な一時的書込み電流と与える。書込みが完了すると、T
RがOFFとな5TLがONになって、次の関係が成立
する。
VoE(TR)÷VBFJ(TL) ;VB、(T2)
÷”R4それ故、トランジスタT2は遮断される。次い
で、小さなりC書込み電流毎がRRによって供給されて
、新たに書き込まれたセルと補強する。
÷”R4それ故、トランジスタT2は遮断される。次い
で、小さなりC書込み電流毎がRRによって供給されて
、新たに書き込まれたセルと補強する。
等式(6)から理解されるように、vBE(T2)は電
源電圧■、とは無関係に決められている。温度とデバイ
ス変動も補償される。書込み基準レベルはビット・アッ
プ・レベル・クランプ回路のR3とR4の抵抗比?変え
ることによって調整できる。
源電圧■、とは無関係に決められている。温度とデバイ
ス変動も補償される。書込み基準レベルはビット・アッ
プ・レベル・クランプ回路のR3とR4の抵抗比?変え
ることによって調整できる。
読取り感知回路
第1図において、「感知回路」というブロックで表わさ
れる回路の動作を、荷に第11図と第12図を参照して
説明する。
れる回路の動作を、荷に第11図と第12図を参照して
説明する。
第2図には、第4図に示したRAMに利用される感知手
法が示されている。このRAMの64のビット列が、そ
れぞれ16ビツトよシなる4つのデータ・・グループに
分割される。各データ・グループは読取シ感知と行なう
感知増幅器(第11図)?含んでいる。感知増幅器の状
態は、そのデータ・グループ内の選択されたセルによっ
て決められる。感知増幅器によって読み取らnたデータ
は、オフ・チップ駆動(OCD)回路によってチップか
ら送シ出される。
法が示されている。このRAMの64のビット列が、そ
れぞれ16ビツトよシなる4つのデータ・・グループに
分割される。各データ・グループは読取シ感知と行なう
感知増幅器(第11図)?含んでいる。感知増幅器の状
態は、そのデータ・グループ内の選択されたセルによっ
て決められる。感知増幅器によって読み取らnたデータ
は、オフ・チップ駆動(OCD)回路によってチップか
ら送シ出される。
第12図には、データ・グループの感知増幅器の構成が
示されている。データ・グループ内の各ビット列は、電
圧感知を行なうビット線に接続された感知トランジスタ
(WLとDL)の対?有している。セルが読取りモード
での動作を行なうよう選択されると、その行#(WLと
DL)の電圧は対応するワード・デコーダによって下げ
られ、そのビット線は対応するビット選択回路によって
上げられる。1データ・グループにつき16のビット列
があるので、常に16のビット列の中の1つがビット選
択される。任意の時間では、′52のビットaの中で2
つのビット線だけが高レベルにある。選択された2つの
ビット線の高い方が、感知増幅器回路の中の対応する感
知トランジスタ2ONにする。
示されている。データ・グループ内の各ビット列は、電
圧感知を行なうビット線に接続された感知トランジスタ
(WLとDL)の対?有している。セルが読取りモード
での動作を行なうよう選択されると、その行#(WLと
DL)の電圧は対応するワード・デコーダによって下げ
られ、そのビット線は対応するビット選択回路によって
上げられる。1データ・グループにつき16のビット列
があるので、常に16のビット列の中の1つがビット選
択される。任意の時間では、′52のビットaの中で2
つのビット線だけが高レベルにある。選択された2つの
ビット線の高い方が、感知増幅器回路の中の対応する感
知トランジスタ2ONにする。
第11図には、上記の感知手法のために設計された高速
感知増幅器が示されている。この回路には、高速なスイ
ッチング動作と可能にするために電流ステアリング技術
が使用しである。その感知速度は、データ・グループの
ビット列の数とは無関係である。
感知増幅器が示されている。この回路には、高速なスイ
ッチング動作と可能にするために電流ステアリング技術
が使用しである。その感知速度は、データ・グループの
ビット列の数とは無関係である。
第11図においては、52の感知トランジスタTL1〜
TL16とTRI〜TR16が感知増幅器の大電流スイ
ッチ入力と形成する。これらのトランジスタのペースは
、データ・グループの中の16のビット列に接続されて
いる。トランジスタT1とT2は、オフ・チップ駆動回
路を駆動する2位相出力ともたらすエミッタ・ホロワで
ある。
TL16とTRI〜TR16が感知増幅器の大電流スイ
ッチ入力と形成する。これらのトランジスタのペースは
、データ・グループの中の16のビット列に接続されて
いる。トランジスタT1とT2は、オフ・チップ駆動回
路を駆動する2位相出力ともたらすエミッタ・ホロワで
ある。
トランジスタT3とT4は常にONにセットされ、ノー
ドAとBに固定電圧を与えるので、これら2つのデバイ
スのスイッチングは、電流モードで行なわれる。
ドAとBに固定電圧を与えるので、これら2つのデバイ
スのスイッチングは、電流モードで行なわれる。
任意の時点で、選択されたビット列の左ビットと右ビッ
トのどちらか一方が、筒電圧レベルに上がる。電圧の高
い方のビット線がそれに対応する感知トランジスタをO
Nにする。このとき、電流源T5からの感知電流I8は
ON状態の感知トランジスタによってT3またはT4に
導かれるので、ノード1かノード2の電圧が下がる。
トのどちらか一方が、筒電圧レベルに上がる。電圧の高
い方のビット線がそれに対応する感知トランジスタをO
Nにする。このとき、電流源T5からの感知電流I8は
ON状態の感知トランジスタによってT3またはT4に
導かれるので、ノード1かノード2の電圧が下がる。
ノードAとBの電圧レベルはスイッチされることがなく
固定されているので、これらのノードのキャパシタンス
がスイッチング時間に影響を与えることはない。実際、
回路の遅延は一定であるので、その入力段に接続されて
いる感知トランジスタの数は無視される。さらに、トラ
ンジスタT1、T2とT6、T4は常に付勢されている
ので、それらのスイッチング遅延は最小限に保たれる。
固定されているので、これらのノードのキャパシタンス
がスイッチング時間に影響を与えることはない。実際、
回路の遅延は一定であるので、その入力段に接続されて
いる感知トランジスタの数は無視される。さらに、トラ
ンジスタT1、T2とT6、T4は常に付勢されている
ので、それらのスイッチング遅延は最小限に保たれる。
第11図の感知増幅器回路の特徴ト仮約すれば、以下の
とおりである。
とおりである。
1、 複数の感知トランジスタが大電流スイッチとして
構成され、それらのベースはデータ・グループ内のビッ
ト線に接続されている。これによって、感知増幅器の入
力段が形成される。
構成され、それらのベースはデータ・グループ内のビッ
ト線に接続されている。これによって、感知増幅器の入
力段が形成される。
2、回路のスイッチングが電流モードで行なわれる。す
なわち、AとBの入力電圧は一定であシ、スイッチング
はT6またはT4?介してセンス電流I、t−導くこと
によって行なわれる。この動作モードによって、非常に
大きなファン・イン能力、ならびに入力負荷に依存しな
い高速回路動作が可能になる。
なわち、AとBの入力電圧は一定であシ、スイッチング
はT6またはT4?介してセンス電流I、t−導くこと
によって行なわれる。この動作モードによって、非常に
大きなファン・イン能力、ならびに入力負荷に依存しな
い高速回路動作が可能になる。
5、 すべてのスイッチング・トランジスタ(T1、T
2とT5、T4)は、常に付勢されており、回路の遅延
が最小限になる。
2とT5、T4)は、常に付勢されており、回路の遅延
が最小限になる。
F5発明の効果
本発明の如くアドレス・デコード手段とビット選択回路
の2レベルのデコード構成と用い、アドレス・デコード
手段の選択に応じてビット選択回路のビット駆動?加速
する容量性ブート・ストラップを用いることにより、列
選択と極めて迅速に行なうことができ、読取j)/4j
!込み動作速度と高め、メモリ・サイクル時間と短縮す
ることができる。
の2レベルのデコード構成と用い、アドレス・デコード
手段の選択に応じてビット選択回路のビット駆動?加速
する容量性ブート・ストラップを用いることにより、列
選択と極めて迅速に行なうことができ、読取j)/4j
!込み動作速度と高め、メモリ・サイクル時間と短縮す
ることができる。
第1図は本発明によるメモリの構成を示す図である。
第2図は本発明によるメモリにおける感知/簀込み構成
を示す図である。 第3図は、公知の「非クランプ型JCTSメモリ・セル
の回路を示す図である。 第4図は、本発明による1に×4のランダム・アクセス
・メモリの全体を示す概略図である。 第5図は、本発明によるメモリ(第1図)に利用できる
アドレス受信回路(ビット/ワード)の回路図である。 第6図は、本発明によるメモリ(第1図)に利用できる
ビット・デコーダ回路の回路図である。 第7図は、本発明によるメモリ(第1図)に利用できる
ビット選択回路の回路図である。 第8図は、本発明によるメモリ(第1図)に利用できる
ビット・アンプ・レベル・クランプ(ビットUPCL)
の回路図である。 第9図は、本発明によるメモリ(第1図)に利用できる
「電圧モード」ワード選択構成の回路図である。 第10図は、本発明によるメモ!J(41図)に利用で
きるワード・デコーダ回路の回路図である。 第11図は、本発明によ・るメモリ(第1図)に利用で
きる感知増幅器の回路図である。 第12図は、第11図の感知増幅器と用いる感知構成を
示す図である。 第16図は、本発明によるメモリの電圧モード読取り動
作を示す図である。 第14図は、本発明によるメモリの電圧モード書込み動
作を示す図である。 第15図は、誓込み動作波形を示す図である。 第4図 VN ビ・7ト・デコーダ 第6図 第8図 ピッI−LIPCL P f: 交差 8因み 第15図
を示す図である。 第3図は、公知の「非クランプ型JCTSメモリ・セル
の回路を示す図である。 第4図は、本発明による1に×4のランダム・アクセス
・メモリの全体を示す概略図である。 第5図は、本発明によるメモリ(第1図)に利用できる
アドレス受信回路(ビット/ワード)の回路図である。 第6図は、本発明によるメモリ(第1図)に利用できる
ビット・デコーダ回路の回路図である。 第7図は、本発明によるメモリ(第1図)に利用できる
ビット選択回路の回路図である。 第8図は、本発明によるメモリ(第1図)に利用できる
ビット・アンプ・レベル・クランプ(ビットUPCL)
の回路図である。 第9図は、本発明によるメモリ(第1図)に利用できる
「電圧モード」ワード選択構成の回路図である。 第10図は、本発明によるメモ!J(41図)に利用で
きるワード・デコーダ回路の回路図である。 第11図は、本発明によ・るメモリ(第1図)に利用で
きる感知増幅器の回路図である。 第12図は、第11図の感知増幅器と用いる感知構成を
示す図である。 第16図は、本発明によるメモリの電圧モード読取り動
作を示す図である。 第14図は、本発明によるメモリの電圧モード書込み動
作を示す図である。 第15図は、誓込み動作波形を示す図である。 第4図 VN ビ・7ト・デコーダ 第6図 第8図 ピッI−LIPCL P f: 交差 8因み 第15図
Claims (1)
- 【特許請求の範囲】 行列に配列されたメモリ・セルを含み、各列のメモリ・
セルが1対のビット線に接続されているメモリ・セルの
アレイと、メモリ・セルの行を選択する行選択回路と、
メモリ・セルの列を選択する列選択回路とを有するラン
ダム・アクセス・メモリにおいて、上記列選択回路は、 各ビット線対毎に設けられたビット選択回路と、上記ビ
ット選択回路に共通に接続され、上記ビット選択回路の
動作点を設定するレベル・クランプ回路と、 列アドレス信号に応答して上記ビット選択回路を選択す
る列アドレス・デコード手段とを有し、各上記ビット選
択回路は、上記アドレス・デコード手段によって選択さ
れたときに関連するビット線対のビット線を駆動するた
めの駆動手段と、上記アドレス・デコード手段によって
選択されないときに充電し上記アドレス・デコード手段
によって選択されたときに放電して上記駆動手段を駆動
する容量性ブート・ストラップ手段とを有することを特
徴とするランダム・アクセス・メモリ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US857903 | 1986-04-30 | ||
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