JPS62262295A - ランダム・アクセス・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、改良されたランダム・アクセス・メモリ（Ｒ
ＡＭ）に関し、具体的には、特にＣＴＳ（相補トランジ
スタ・スイッチ）メモリ・セルまたは「非りラ／プ型Ｊ
ＣＴＳメモリ・セルを使用するアレイのための改良され
たビット選択回路構成に関する。

Ｂ、従来技術 ＣＴＳ型メセメモリルと利用したランダム・アクセス・
メモリは、当該技術では周知である。たとえば、ガーバ
ック（Ｇｅｒｂａｃｋ）の米国特許第３８６５２２９号
、ドーラ（、Ｄｏｒｌｅｒ）他のＩＢＭテクニカル・デ
ィスクロージャ・プリティン、第２５巻、第１１号、１
９８１年４月、第４９６０〜４９６２頁の論文およびド
ーラ（Ｄｏｒｌｅｒ）他のＩＢＭジャーナル・オプ・リ
サーチ・アンド・デベロップメント、第２５巻、第３号
、１９８１年５月、第１２６〜１３４頁の論文を参照さ
れたい。

少なくとも数種の周知のランダム・アクセス・メモリ、
特に、ＣＴＳメモリ・セルを用いたメモリには、ビット
選択について２つの比較的重大な欠点がある。第１に、
ビット・デコード・トランジスタは、チップを横断して
多数のビット列を駆動しなければならない。金属線が長
く、ファン・アウト電流が大きいため、ビット・デコー
ド線による電圧降下が大きくなる。ビット・デコード線
の終端部のセルでは、「１」のビット・レールの抵抗に
かかる電圧が、これらのセルに適切なゲート電流を与え
るのに不十分になることがある。これによって、選択さ
れたセルにおけるデータの記憶維持に関して問題が生じ
うる。第２に、ビット・デコード・トランジスタのファ
ン・アウト負荷が大きいので、ビット・レールの選択と
選択解除の動作が両方とも遅くなる。ビット・レールの
放電速度は、ビット・レール抵抗によって制限される。

本発明によるビット選択方式は、上述の欠点を取シ除く
。

ＣＴＳのようなセルを使用する高性能プレイでは、セル
の選択は、そのワード線の電圧と下げ、そのビット・レ
ールの電圧２上げることによって行なわれる。少なくと
もある棟の周知の設計は、固定電流源と使用して、選ば
れたワード線の電圧を下げている。この「電流モード」
のワード選択、方法に関連して、普通３つの問題が生じ
る。

（１）低速度 ＣＴＳセルを使用すると、ワード線のキャパシタンスが
非常に大きくなる（６０から８０個のセルを有するワー
ド線では、そのキャパシタンスは３０から４０　ｐｆ程
度になる）。定電流源は、その大きなＲＣ時定数に応じ
て、選ばれたワード線の電圧を下げる。したがって、セ
ル選択は非常に遅く・その駆動能力が固定電流源によっ
て制限されることがしばしばある。

（２１不安定性 選択されたワード線の電圧は電流源によって低レベルに
保持されるのであるから、それらの線電圧レベルはノイ
ズや電流源の変動によって容易に影響分受ける。ワード
線の電圧レベルがドリフトし、ビット・レールの電圧レ
ベルに追随できなくなった場合には、データの記憶維持
に関して問題が起こシうる。

（３）「書込み」までの長いアドレス・セット・アップ
時間 書込み動作期間には、「１」と書込もうとした側のビッ
トｍが高い電圧に駆動される。これＫよって、ビット・
レールとドレイン線のレベルカ上昇する。したがって、
選択されないセルへの誤書込みの問題と回避するために
は、前に選ばれたセルの状態が落着くまで待つ心安があ
シ、長いアドレス・セットアツプ時間が必要となる。

上記の問題は、特開昭６１−９８９６号に開示されてい
る「電圧モードのワード選択方法」によって取り除かれ
克服されるものである。なお、ＣＴＳメモリに関する関
連出願として、特開昭６１−８７９４号および特開昭６
１−９８９４号がある。

Ｃ１発明が解決しようとする問題点 本発明の主な目的は、改良型ランダム・アクセス・メモ
リを提供することにある。

本発明の他の目的は、相補型トランジスタ・スイッチ（
ＣＴＳ　）メモリ・セル、特に「非クランプ型ＪＣＴＳ
セルを利用する改良型ランダム・アクセス・メモリを提
供することにある。

本発明の他の目的は、ランダム・アクセス・メモリのた
めの改良されたビット選択技術と提供することにある。

本発明の他の目的は、相補型トランジスタ・スイッチ（
ＣＴＳ）メモリ・セル、特に「非クランプ型ＪＣＴＳセ
ルを利用するランダム・アクセス・メモリのための改良
されたビット選択技術を提供することにある。

本発明のさらに他の目的は、特に非クランプ型ＣＴＳセ
ル？利用するＲＡＭにおいて、ビット線の選択と選択解
除の速度を向上させるビット選択回路と用いるランダム
・アクセス・メモリと提供することにある。

Ｄ９問題点を解決するための手段 本発明は、ＲＡＭ、％にＣＴＳ（相補型トランジスタ・
スイッチ）セルを使用するＲ　Ａ　Ｍの改良された列選
択回路と要約できる。

列選択回路は第ルベルのデコード部であるアドレス・デ
コード手段と、第２レベルのデコード部であるビット選
択回路を有する。ビット選択回路は行列状に配列された
メモリ・セル・プレイのセル列毎に設けられ、アドレス
・デコード手段によって選択される。ビット選択回路は
アドレス・デコード手段によって選択されたとき、関連
するセル列のビット、Ｙｌｌｊｌ対のビット線を駆動す
るための駆動手段と、アドレス・デコード手段によって
選択されないときに充電しアドレス・デコード手段によ
って選択されたときに放電して上記駆動手段？駆動する
容量性ブート・ストラップ手段と？有する。ビット選択
回路の動作点はレベル・クランプ回路によって与えられ
る。

Ｅ、実施例 ＣＴＳセルを使用する属性能アレイでは、セルの選択は
そのワード線の電圧と下げ、そのビット・レールの電圧
を上げることによシ実行される。

少なくともある種の周知の設計は固定電流源と使用して
選択されたワード線とドレイン線の電圧を下げるもので
ある。したがって、しばしばこの「電流モード」のワー
ド選択方法に関連して、既述した３つの問題が生じる。

また、ＣＴＳセルを使用する周知の高性能アレイの中に
は、ビット選択に関して次のような問題と持つものがあ
る。

（１）ビット・デコード・トランジスタは、チップと横
切る多数のビット列を駆動しなければならない。省属線
が長く、ファン・アウト電流が太きいため、ビット・デ
コード線による電圧降下が大きくなる。ビット・デコー
ド線上の終端部のセルでは、「１」のビット・レールの
抵抗にかかる電圧が、これらの屯ルに適切なゲート（ペ
ース）電流？与えるのに不十分になることがある。これ
によって、選択さ゛れたセルにおけるデータの記憶維持
に関して問題が生じうる。

（２）　　ビット・デコード・トランジスタのファン・
アウト負荷が大きいので、ビット・レールの選択と選択
解除の動作が両方とも遅くなる。ビット・レールの放電
速度は、ビット・レール抵抗によって制限される。

上記の問題は、本明＃Ｉ曹で開示されるランダム・アク
セス・メモリによって処置され、克服される。

上記の問題は、第１図、第２図、第９図および第１０図
に示される分散ビット選択回路とワード瞼選択回路を使
用することによって解決される。

説明のため、第４図には本発明によるＩＫＸ４ＲＡＭの
概略図が示されている。このＲＡ　Ｍは４０９６個のセ
ルのアレイ密度と持ち、これらは、６４ワード（行）×
６４ビット（列）に並べられている。６４ビツトの列は
、さらに４つのｆ−タ・グループに分割されているので
、一度に４ビツト（すなわち４つのデータ人力）の薔込
み２行ない、４ビツト（４つのデータ出力）の読取りを
行なう。そのＲＡ　Ｍには６ビツトのワード・アドレス
（６４行から１行？選ぶ）と４ビツトの列アドレス（６
４ビツトから４ビツトを選ぶ）がある。

読取シと薔込みの動作は、ＲＷ大入力よって制御される
。

第１図は本発明のメモリ構成を示しておシ、第１図では
、２レベルのマトリックス・デコード方式がビット・ア
ドレスのデコードに利用される。

第ルベルのデコード部は、４ビツト・アドレス受信回路
の出カニミッタのドツト結合によって形成される、それ
ぞれ４つのアドレス線（ＢＡＯ〜ＢＡ３とＢＡ４〜ＢＡ
７　）を含む２つのアドレス線グループと含む。ビット
・アドレス受信回路は、第５図に示しであるよりな′成
流スイッチ・ニミツタ・ホロワ回路である。これらのエ
ミッタ・ホロワ回路はアドレス信号を真／補信号に変換
する。

対になったアドレス受信回路のエミッタ・ホロワ出力を
ドツト結合することによって、各アドレス巌グループに
ついて４者択一の部分的デコードが行なわれ、したがっ
て、全部で２本の選択された線（低レベル）がもたらさ
れる。

第２レベルのデコード部は、１６個のビット・アドレス
・デコーダ（第６図ンによって実行される。これらのデ
コーダは、電流スイッチ入力と高速プッシュプル出力を
有している。ビット・デコーダの入力１（ＩＮｌ）は、
ＢＡＯ〜ＢＡ３のアドレス線グループの４本の線の１つ
に接続され、入力２　（ＩＮ　２　）はＢＡ４〜ＢＡ７
のグループの１つに接続される。１６本のＢＤ出力線の
うちの１つだけが、選択されたアップ・レベルにデコー
ドされる。各ＢＤＭｊＪはファン・アウトして４つのビ
ット列（各データ・グループから１つ）をｇ動し、４つ
のセルが同時に選ばれて読取りまたは薔込み動作を行な
う。

各ビット列は、ビット融選択と選択解除機能を実行する
ビット選択回路（第１図と第７図）と有している。選択
されたビット線のアップ・レベルは、ビット・アップ・
レベル・クランプ回路（ピッ）ＵＰＣＬ、第８図）によ
ってセットされるので、セルの読取シと書込みの動作点
を、アップ・クランプ（ＵＣ）レベル？変えることによ
って容易に調整できる。

第３図に示すような非りラ／プ型ＣＴＳセルの場合、Ｓ
ＣＲデバイスは飽和モードで動作する。

そのセルは、ショットキー・クランプを有する普通のＣ
ＴＳよりもキャパシタンスが大きい（Ｂ−Ｃ接合飽和キ
ャパシタンスが高いため）。このため、非クランプ型セ
ルの書込みが非常に難しくなる。重要なことは、ビット
選択回路が大きな一時的電流とセルに与えて、迅速な薔
込みを行なうことができることである。迅速な読取りア
クセス時間を達成するためには、ビット選択回路もスイ
ッチング遅延が最小で、かつ選択したビット巌の充電と
放電を迅速に行なえるものでなければならない。容量性
ブート・ストラップと一時的駆動機構と利用する本発明
による新しい回路技術は、こうした要件と満たすように
設計されている。第１図と第７図を参照して、ビット選
択回路の動作モード？以下で説明する。

非選択状態 非選択状態では、ＢＤ線は対応するビット・デコーダ（
第６図）によって、ＶＮに近い電圧に保持される。この
とき、ビット選択回路のトランジスタＴ３とＴ４は、逆
飽相モードで作動するように駆動される。ノード１と２
はＴ３とＴ４のＢ−Ｃ接合によって、ＢＤレベルよりも
■Ｂｏだけ高い電圧にクランプされる。ビット＃ＢＬと
ＢＨの電圧はそれぞれ抵抗Ｒ３−ＲＬとＲ４−ＲＲによ
って、非選択ダウン・レベルに下げられる。この状態に
おいて、トランジスタＴ１とＴ２はわずかに順方向の導
通状態に保たれるので、回路がスイッチするときのター
ン・オン遅延が最小限となる。

ノード１と２が低レベルに保持されているので、抵抗Ｒ
１とＲ２からの電流はＴ３とＴ４のＢ−Ｃ接合に導かれ
る。大きな拡散キャパシタンスがこれらの接合の両端に
生じ、ＢＤ疎が高レベルの電圧に選択されると、迅速に
ノード１と２とブート・ストラップする。非選択状態で
は、トランジスタＴ５とＴ６は遮断される。ショットキ
ー・グイオードＳＬ、ＳＲおよびＤｌ、Ｄ２に電流は全
く流れない。

選択読取り ビット列が選択されると、そのＢＤ＃は対応するビット
・デコーダによって、Ｖ　よりもｖＢＥだけ低い程度の
電圧に昇圧される。このため、Ｔ６とＴ４のコレクタは
同じ速度で迅速に昇圧される。

Ｔ３とＴ４のＢ−ＣＭ合の迅速な放電によって、ノード
１と２はキャパシタンスによるきわめて迅速な押上げ作
用を受ける。ノード１と２の電圧レベルが増加している
間に、トランジスタＴ１とＴ２がＯＮになり、同じ速度
で立上って迅速にビット巌の電圧を上げる。ビット線に
高速な且つ太きな、電流駆動能力を与えるのは、Ｔ１と
Ｔ２によるこの迅速な一時的エミッタ・ホロワ作用であ
る。

トランジスタＴ１−Ｔ２は待機状態においてもわずかに
ＯＮに保たれ、トランジスタＴ３−Ｔ４は結合コンデン
サとしてのみ使用されるので、この回路によるスイッチ
ング遅延は最小のもとになる。

ＢＤ＃が高レベルに切換わり始めると直ちにビット線が
立上がる。

ビット選択中に、トランジスタＴ３とＴ４は一時的に逆
方向飽昶モードから順方向飽罪モードへ切シ換わる。抵
抗Ｒ６とＲ４は、これらの２つのトランジスタの一時的
な順方向電流の量を制限するのに使用されるので、ＢＤ
ｉｌｊｌ上の電流負荷が減少する。Ｔ５とＴ４はビット
線が所定の高レベルに到達した後はＯＦＦ状態である。

選択された読取りモードでは、ＰＤＬ線とＰＤＲ巌は両
方とも高レベルで（ｖＰ＠度の高レベル）、ショットキ
ー・ダイオードＤ１とＤ２はＯＦＦである。トランジス
タＴ１またはＴ２は、順方向モードで導通して、読取り
電流ＩＬの一部？セルに与える。この電流の大きさは、
ノード１と２の電位によって制御される。このノード１
と２はそれぞれ、トランジスタ・ダイオードＴ５とＴ６
によって、ＵＣ線によりセットされる電圧にクランプさ
れる。（第１３図参照）。ＵＣ＃ｉｌの読取シ基準レベ
ルは、適切な負荷電流ＩＬを確保するため、選択された
セルの電圧に応じて、ビット・アップ・レベル・クラン
プ回路によって発生される。

セルの全読取り電流（ＩＬとＩＧ）は、トランジスタＴ
１とＴ２および抵抗ＲＬとＲＲによって供給される。通
常の読取り電流は、ＩＬ÷１．０ｍＡとＩＣ：＝０．２
ｍＡにセットされる。その結果、ビット線間には、セン
ス増幅器による読取り感知のために約６００〜７００ｍ
Ｖの電圧差が生じる。

選択書込み 薔込みモードにおけるビット線の選択は、上記の読取シ
モードにおけるものと同様である。この場合の唯一の相
違は、書込み制御線の１本（誉き込むべきデータに応じ
て、ＰＤＬまたはＰＤＲのいずれか）がビット選択の前
に書込み制御回路によって、ｖＮに近い電圧に下げられ
るという点である（第１３図参照〕。電圧の下がったＰ
ＤＬ線またはＰＤＲ線は、ダイオードＴ５−ＤＩ’ｌた
はＴ６−Ｄ２のそれぞれによって、ノード１とＢＬまた
はノード２とＢＲのどちらか一方と低いレベルの′４圧
にクランプするので、ビット・レールが選択されると、
ビット線の一方の側だけが高レベルになシ、薔込み電流
をセルに入力する。他方の側は低レベルのままであり、
通セルに流されるビット＃電流を遮断する。このモード
の舊込み動作は「差動モード書込み」と呼ばれる。

曹込みモード中は、ノード１または２のアップ・レベル
は、トランジスタ・ダイオードＴ５またはＴ６によって
、ＵＣ線によってセットされた電圧にクランプされる。

曹込み基準電圧は通常読取り基準電圧よシ高い６００〜
８００　ｍＶであるので、十分な過電圧と書込み電流が
常に保証されて迅速な曹込み性能がもたらされる。非ク
ランプ型ＣＴＳセルでは、畜込みは主として、セルの元
の状態に打勝つだけの大きな一時的電流をセルに導入す
ることによって実行される。この大きな一時的書込み電
流（通常２〜３ミリ・アンペア）は、Ｔ１またはＴ２の
どちらかによって、直接Ｖｐからもたらされる。セルへ
の書込み後、そのビット嶽電圧は「１」レベルに上がる
。トランジスタＴ１またはＴ２は除々に遮断されて、太
きな一時的書込み電流が消滅する。その後、抵抗ＲＬま
たはＲＲは少量の薔込み電流■ｗを供給し、新しく書込
まれたセルの状態を補強する。読取シモードの場合と同
様に、その大きな一時的書込み電流はＴ１またはＴ２を
介して直接Ｖｐからもたらされる。したがって、書込み
性能が、ＢＤ線レベルの変動によって影響されることは
ない。

選択解除 ビット列が選択解除されると、それに対応するビット・
デコーダ出力は非選択のダウン・レベルになる。ビット
選択回路のトランジスタＴ３とＴ４は、再び逆モードで
動作する。ノード１と２の電圧は低下し、読取シまたは
書込みビット・レール電流分遮断する。同様に、ビット
線の電圧もショットキー・ダイオードＳＬとＳＲ１Ｒ１
−ド・トランジスタＴ３とＴ４およびビット・レール抵
抗ＲＬとＲＲによって迅速に低下する。ビット線の選択
解除中には、Ｔ３とＴ４は一時的に逆モードで作動する
。ビット線が非選択ダウン・レベルまで完全に放電され
た後、Ｔ３とＴ４は再び逆飽祁モードになる。その後、
ショットキー・ダイオードＳＬ、！：ＳＲは導通しなく
なる。この場合、ビット列が非選択状態にあるという。

ここに開示されたビット選択手法は、ＣＴＳ（相補型ト
ランジスタ・スイッチ）セルと用いているアレイに特に
有用である。この手法によって、周知の設計に対して少
なくとも２つの以下の利点が達成された。

（Ｉ）　　ビット線スイッチング遅延が小さいこと、す
なわちよシ高速なアレイ・アクセス性能が得られること
。

トランジスタ対Ｔ１−Ｔ５ならびにＴ２−Ｔ４が並列に
構成され、より直接的な結合を可能にするようになった
。Ｔ１とＴ２は待機状態の問わずかにＯＮの状態に保た
れ、Ｔ３とＴ４はビット選択中に結合コンデンサとして
だけ使用されるので、ビット選択回路のスイッチング遅
延がかなり減少する。

（２）ビット列選択解除速度の改良、すなわちより高速
なチップ・サイクル時間が得られること。

ビットの選択解除中に、ビット線は、６つの手段によっ
て迅速に放電される。すなわち、Ｔ３−Ｔ４による逆モ
ード・トランジスタの放電、５Ｌ−８Ｈによるショット
キー・ダイオードの放電、およびＲＬ−ＲＲによる抵抗
器の放電である。これら３つの放電機構の組合せによっ
て、ビット線をよシ迅速に選択解除できるので、次のア
レイ・サイクルがより迅速に始められる。

本発明による改良型ビット選択回路手段は下記の璧素を
含んでいる。

１．２つのレベルのマトリックス・デコード（第１図）
。第ルベルは、電流スイッチ・エミッタ・ホロワ・アド
レス受信回路のエミッタ・ドツト結合である。第２レベ
ルは、電流スイッチ入力と高速プッシュプル出力を有す
るビット・デコーダである。

２、分散ビット選択回路（第１図と第７図）。

これには、ビット・レール選択速度と向上させるため、
逆飽、ｔ１トランジスタ（Ｔ３とＴ４）の容量結合機構
が利用される。同じトランジスタは、ビット線を放電す
るため活性な逆モード（ビット行が選択解除される時）
でも使用される。この選択回路は、迅速な読取り／書込
み性能を可能にするため、ビット線に高速な一時的大電
流駆動愼構と与えるトランジスタＴ１とＴ２を有する。

この回路はビット・レールと下げて迅速なビット列選択
解除を可能にするために、ビット・レール抵抗器ＲＬと
ＲＲと共にショットキー・バリヤ・ダイオード（ＳＬと
５Ｒ）ｉ含んでいる。さらに、この回路は、読取り／書
込み制御、ならびに選択されたセルの動作点の設定のた
め、ショットキー・ダイオードＤ１とＤ２と共に多エミ
ッタ・トランジスタ・ダイオードＴ５とＴ６も使用して
いる。

３、　ビット・アップ・レベル・クラン７’　（第１図
と第８図）−選択されたビット線の読取シおよび畳込み
のアップ・レベルは基準回路（ビットＵＰＣＬ　）によ
って制御されるので、動作点の調整？容易に行なうこと
ができる。以下で詳細に説明するが、この回路はさｌざ
まなトラッキング要件（読取シモードにおける選択ドレ
イン線レベルとのトラッキングなど）を満たすようにも
設計されている。

第１図に「ワード・デコード」というブロックによって
表わされたワード線デコーダと制御回路の詳細を、第９
図と第１０図に示す。第９図は電圧モード・ワード選択
方法と示しており、第９図はワード・デコーダの回路と
詳細に示している。

第９図には、６４行の中の１つの行をデコードする６つ
のワード・アドレスが示しである。ビット経路の場合と
同じ２レベルのマトリックス・デコード方式が、ワード
・アドレスのデコーディングに利用されている。第１の
レベルのデコードは、６つのワード・アドレス受信回路
の出カニミッタ・ドツト結合によって形成される４本の
アドレス線（ＷＡＯ〜ＷＡ３、ＷＡ４〜ＷＡ７、ＷＡ８
〜ＷＡ１１）から成る３つのグループと含んでいる。

ワード・アドレス受信回路は、電流スイッチ・エミッタ
・ホロワ回路（第５図）である。これらの回路は、アド
レス入力を冥／補信号に変換する。

アドレス受信回路対のエミッタ・ホロワ出力ドツト結合
によって、谷グループについて４者択一の部分デコード
が行なわれる。したがって、合計で３本の（低レベル）
線が選択される。

第２レベルのデコード機能は、６４個のワード・デコー
ダ（第１０図）によって行なわれる。各フード・デコー
ダは３つの電流スイッチ入力（ＩＮ１〜ｌＮ５）と、２
つの高速高電力プッシュプル出力（ＷＬとＤＬ）ｉ有し
ている。ワード・デコーダのＩＮＩは、ＷＡＤ〜ＷＡ３
アドレス・グループの４つの線の中の１本に接続される
。ＩＮ２は第２のグループ（ＷＡ４〜ＷＡ７）の１つに
接続される。ＩＮ３は第６のグループ（ＷＡ８〜ＷＡ１
１）の１つに接続される。行線２還択するためには、６
つの入力がすべて低レベルでなければならない。ワード
・デコーダの２つの出力は図示のように、メモリ・セル
のワード線（ＷＬ）とドレイン線（ＤＬ）に接続されて
いる。

ワード・デコーダの動作を以下で説明する。

非選択状態 非選択状態のワード・デコーダでは、６つの入力の中の
少なくとも１つが高レベルになっている。

デコード・トランジスタＴ１、Ｔ２またはＴ３はＯＮに
なり、ノード１の電圧と下げる。トランジスタＴ５とＴ
６は２段レベル・シックと形成するので、ノード４もｖ
Ｎに近い電圧に低下し、ノード３のレベルはｖＰに上が
る。電圧の低下したノード４によって、オープン・コレ
クタ・トランジスタＴＬが遮断されて、ワードｉＷＬと
ドレイン線ＤＬが非選択（高）レベルに上げられる。こ
の状態では、セルの待機電流ならびにワード線とドレイ
ン線の電圧は、電流源Ｉ　　と■　　によってＳＢＨＳ
ＢＬ 定められる。

迅速なスイッチング速度？可能にするため、トランジス
タで５とＴ６が遮断されることはなく、わずかに導通し
た状態に保たれている。活動中のプル・アップ装置（Ｔ
７とＴＨ）は、ワード線が完全な非選択ＤＣレベル（Ｖ
　よりも約１．５ｖＢＥだけ低いレベル）に達すると、
ＯＦＦ状態になる。

選択状態 ワード・デコーダが選択されると、その３つの入力はす
べて低レベルになる。トランジスタＴ１、Ｔ２、Ｔ３は
ＯＦＦ状態である。ノード１が高電圧になって、Ｔ５と
Ｔ６が強（’　ＯＮになる。ノード３の電圧がＴ５のコ
レクタによって下がり、Ｔ７−ＴＨａ−ＯＦＦ状態に保
持するので、ＷＬとＤＬの電圧がそれらの選択レベルに
下がることが可能となる。同時に、ノード４は高電圧に
され、ＴＬをＯＮにする。迅速にセルと選択できるのは
、ドレイン線におけるこのに’ｔａ力のオープン・コレ
クタのプル・ダウン作用のためである。ドレイン線が低
レベル電圧にされている間、ワード線のレベルは、セル
によって定まる電圧オフセツＨ−持ったまま、同じ割合
でドレイン線のレベルに追随する。

ワード線とドレイン線が完全に選択されたとき、Ｔ７と
ＴＨはＯＦＦ状態で、ＴＬはＯＮ状態に維持されて、選
択されたセルから導かれる大きい読取シ／書込み電流を
シンクする。この状態では、ワード線とドレイン線の電
圧は、次の２つの式によって表わされる。

ｖ（ＤＬ）　　　Ｎ　　ＣＥ（ＴＬ）””””””＝Ｖ
　　＋Ｖ Ｖ（ＷＬ）　　　（ＤＬ）　　　（セル）°°゛°°°
°（２）＝Ｖ　　　　　　＋Ｖ 選択されたドレイン線の電圧が、高電力のオープンコレ
クタ・トランジスタ（ＴＬ）によって下げられるので、
ワード選択はきわめて迅速であり、その駆動能力はいく
つかの従来技術の設計の場合のように固定電流源によっ
て制限されることはない。さらに、選択されたドレイン
線とワード線のレベルは、電源ｖＮの電圧によって決ま
るので、従来技術のそれらの電圧よりも安定している。

ワード選択のこの技術を、この明細書では「電圧モード
・ワード選択」と称する。

選択解除状態 行線は読取！ｌｌまたは薔込み動作のために選択された
後に、選択解除されて、待機状態に戻る。選択解除と行
なうワード・デコーダはその入力の少なくとも１つの電
圧？上げる。デコード・トランジスタＴ１、Ｔ２または
Ｔ３は、再びＯＮ状態になり、ノード１の電圧を下げて
、オープン・コレクタ・トランジスタＴＬを遮断する。

同時に、ノード３の電圧がｖＰに上がバエミッタ・ホロ
ワ装置Ｔ　７　　Ｔ　Ｈを一時的にＯＮＫして、非選択
状態のＤＣレベルに達するまでワード線ＷＬの電圧を上
げる。ワード線の電圧が上がっている間、ドレイン線Ｄ
Ｌはセルによって定まる電圧オフセラトラもって、同じ
割合でワード線に追随して昇圧する。

ワード線とドレイン線がそれらの待機レベルに完全に昇
圧すると、Ｔ　ｙ　　Ｔ　ＨとＴＬはすべてＯＦＦ状態
になる。その行線は、その時に非選択状態にある。

読取り動作 セルが読取り作動２行なうよう選択されるのは、行線（
ＷＬＳＤＬ）とビット線（ＢＬ、、ＢＲ）の両方が選択
される場合である（第１３図）。行線は前述のように、
電圧モード・ワード選択法によって選択される。ビット
ａは、以前に説明した（第１図）ビット選択法によって
選択される。セルが完全に選択された後に、読取シミ流
ＩＬと工。がビット・レール・ショットキー・ダイオー
ドＳＬとＳＲに供給され、次いでＳＬとＳＲはセルの内
部電圧（「０」と「１」）を読取シ感知のためにビット
ａに結合する。読取９作動中のセルの安定性を保証する
ために、Ｔ１とＩ。電流を選択された作動範囲内に制御
しなければならない。この制御は、前述したようなビッ
ト・アップ・レベル・クランプ回路と共に、ビット選択
回路によって行なわれる。

薔込み動作 電圧モード・ワード選択技術によって、書込み動作は３
つの連続するステップで実行される（８１４図と第１５
図）。

１、　行線は前述のように選択／選択解除される。

２、　選択したドレイン線と選択解除したドレイン線の
レベルが交差した後（ｇ１５図参照）、書込み動作が開
始される。ＲＷクロックがビット・アップ・レベル・ク
ランプ回路とスイッチし、ＵＣ線に曹込み基準電圧と発
生させる。このＲＷ倍信号、書込み制御回路にも印加さ
れる。この制御回路はそのデータ入力に応じて、２つの
出力線ＰＤＬとＰＤＲのどちらか一方を低レベルにする
。

その後、電圧が下がったＰ　Ｄ　Ｌ＠”ｉたはＰＤＲ線
は、それぞれのトランジスタ・ダイオードＴ５／Ｄ１ま
たはＴ　６／Ｄ　２によって、ビット選択回路のノード
１とＢＬ、またはノード２とＢＲの電圧を下げるので、
ビット・レールが選択されると、ビットａの一方ｍ１ｌ
ｌだけが高レベルになり、ＷＲＩＴＥ電流をセルにもた
らす。もう一方の側は低レベルのままで１、セルのこち
らの側に通常流れるビット線電流１！！：遮断する。誉
込み動作の前にでルに通常流れるゲート電流の遮断は、
書込みｄＪ作を完全に行なうのに心安不可欠である。薔
込み動作中にゲート電流があると、セルの中の現在ＯＮ
のＮＰＮ）ランジスタはＯＮの状態？維付して、書込電
流雫によって制御できない。

３、ＰＤＬ線またはＰＤＲ′ａの電圧が下げられた後に
、ビット選択回路が選択される。「１」と簀き込むべき
ピッ）［の側は、ビット・レール駆動トランジスタＴｉ
ｔたｖ′ｉＴ２によって、昇圧される。大きな一時的誉
込み電流が、所望のセル状態が得られるまでＴ　Ｉ−Ｒ
ＬまたはＴ２−ＲＲを介してセルに流れ込む。セルへの
書込みが行なわれた後、「１」側のビット線電圧は不来
の「１」レベルに上がる。このためＴ１またはＴ２のＢ
−Ｅ接合間の鑞位差が減少するので、大きな一時的書込
み電流が遮断される。その後、ビット・レール抵抗ＲＬ
またはＲＲによって、小さなりＣ曹込電流（ＩＷ）が供
給されて、新しく督込まれたセルの状態を補強する。

一時的曹込み電流の大きさは、ＵＣｇｆ介してビット・
レール駆動トランジスタＴ１またはＴ２に印加される書
込み基準電圧のレベルによって制御される。この書込み
電流は、ビット・アップ・レベル・クランプ回路の舊込
み基準電圧レベルと変えることによって容易に調整でき
る。

上記の書込み法が「差動モード書込み」と呼ばれるのは
、ビットａの一方の側が高レベルに上がっているのに対
し、他方の側が書込み時間中低レベルに保持されている
からである。

この誉込み法の主な利点は、ドレイン線がＶＮようも固
定電圧Ｖ。０だけ高い電圧に選択されているので、曹込
み電流がセルに流入しているときに、この巌のレベルが
上がらないで安定しているということである。したがっ
て、従来技術の設計によって使用されている「電流モー
ド」ワード選択法にあるような、選択解除されたセルで
の後追い効果（ｃｈａｓｉｎｇ　　ｅｆｆｅｅｔ　）は
取シ除かれる。ＲＷクロックは、選択解除セルが落着く
のと待つ必要なく、迅速に（選択ドレイン線と選択解除
ドレイン線のレベルが交差したら直ちに）入力できる。

このため、曹込む前に必要なアドレス・セット・アップ
時間が最小限のものになる。ワード選択がより迅速にな
り、アドレス・セット・アップ時間がよシ短くなるので
、曹込み性能が大幅に向上する。さらに、選択されたド
レイン線は一定の電圧レベルに保持され、選択解除され
たドレイン線は迅速に非選択レベルへ上がるので、選択
解除のセルならびに待機中のセルへの誤書込みの問題も
存在しない。

上記の説明から明らかに示されるように、本発明による
電圧モード・ワード選択技術を、特にＣＴＳ　　ＲＡＭ
で使用すると、下記の利点がもたらされる。

（１）　　きわめて高速なワード選択と選択解除を可能
にするので、一層迅速な読取り動作が可能になる。

（２）行線駆動能力が大きいので、高密度メモリに非常
に有望である。

（３）選択されたドレイン線のレベルが安定化するので
、データの維持と誤書込みに関する問題の゛発生の可能
性がなくなる。

（４）一層迅速な曹込み動作が可能になる。

ＣＴＳ　　ＲＡＭにおける分数ビット選択法の適切な動
作には、選択されたセルの動作点を画定するためのビッ
ト・アップ・レベル・クランプ回路が必要である。ビッ
ト・アップ・レベル・クランプ回路は、読取りと簀込み
の基準レベルと発生して、セルの読取り電流と曹込み電
流と制御する。

この２つの基準レベルは、温度、電力およびデバイス変
動の点で選択された↓ルが一致するように発生される。

したがって、チップの性能と保証するため、あらゆる条
件下で適切な動作電流が常に確保されている。第１図お
よび第２図において「ビットＵＰＣＬＪというブロック
で表わしであるビット・アップ・レベル・クランプ回路
（第８図）と、特に第９図、第１６図および第１４図と
参照にして説明する。

（１）読取シ基準 読取り動作では、ビット・アップ・レベル・クランプ回
路（第８図）のＲ／Ｗ入力が制しベ／Ｌ／にある。トラ
ンジスタＴ１はＯＮでＴ２はＯＦＦなので、ノード１の
電圧は上がシ、Ｔ３とＴ７とＯＮ状態にする。出力源Ｕ
ＣはＴ７によって低レベルにクランプされ、次の式によ
って決められる読取９基準電圧を発生する。

■　　（読取シ）＝Ｖ　　＋２Ｖ　　　−Ｖ　　　　・
・・・（υＵＣＮ　　　ＢＥ　　ＦＳＢＤ この読取９基準電圧によって、セルに流れる負荷電流Ｉ
Ｌの大きさが制御される。

第１３図と参照すると、読取りモードにおいてクランプ
・ダイオードＴ６のエミッタに必要な電圧レベルは、ワ
ード・デコーダとセルにおけるＶＮからの電位の上昇／
下降と合計することによって決定される。

ｖ　（Ｔ６）＝ＶＮ＋ＶＢｏ（Ｔ２）＋ＶｏＥ（ＴＲ）
”（２）（１）式と（２）式と等しくすると、次の式が
得られる。

”Ｂ　Ｆ、（Ｔ２）　＝２　’／Ｂ　Ｅ　ＶＦＳ　ＢＤ
　Ｖｃ　Ｅ　（ＴＲ）　・・・・（３１ビツト・アップ
・レベル・クランプ回路とビット選択回路の適切なトラ
ンジスタとショットキー・デバイスのサイズと選択する
ことによって、等式（６）のＶ　　、！：Ｖ　　　　を
、所望の動作電流ＩＴｉＢＥ　　　　　ＦＳＢＤ 発生するよう調整できる。等式（３）から理解できるよ
うに、ＶＢＦ、（Ｔ２）は電源（ｖ、とｖＮ）の変動の
影＃を受けないように決められている。温度とｖＢＦ、
のトラッキングも補償される。セルの全読取シミ流工、
とＩ。は、次のように表わされる。

Ｉ。＝［ＪＢＤ−Ｖ−１”）／ＲＬ ■　＝（ｖＢｎ−Ｖ”０’〕／ＲＲ＋ＩＬ　　　　　　
　　　　　　　　　　　　　　　Ｔ■。はＲＬ［−変え
ることによって調整でき、■。

は■。の大きさ？設定することによって調整できる。

（２）　　：ｉｉ込み基準 書込みモードでは、Ｒ／　Ｗ入力は低レベルである。ト
ランジスタＴ１はＯＦＦでＴ２はＯＮである。ノード３
は高レベルでＴ６の電圧と上げ、一方ノード６は低レベ
ルでＴ７を遮断する。ＵＣ線での書込み基準レベルは、
次の式によって与えられる。

ｖＵｏ（書込み）＝ｖＮ＋ＶＢｏ＋ｖＲ４・・・・・・
・・（４）この誉込み基＊を圧によって、セルに流れ込
ム一時的書込み電流■、の大きさ力柵１ｊ御される。第
１４図参照すると、Ｔ６のエミッタで必要な電圧レベル
は、次に示す式によって得られる。

■Ｆ、（Ｔ６）＝ｖＮ＋ｖＢＦ、（Ｔ２）＋ｖｏＦＪ（
ＴＲ）・川（５）（４）式と（５）式を等しくすると、
次の式が得られる。

ｖ（Ｔ２）＝ｖＢＥ＋ｖＲ４−ｖｏＥ（ＴＲ）・・・・
・・（６）Ｅ 嘗込みの開始時に、ＴＲはＯＮでＴＬはＯＦＦであり、
次のようになっている。

ＶｏＥ（Ｔ　Ｒ）÷Ｏ Ｖ　　（Ｔ２）÷ｖＢＦＪ＋ＶＲ４ Ｅ したがって、Ｔ２は非常に強＜ＯＮＫなり、セルに大き
な一時的書込み電流と与える。書込みが完了すると、Ｔ
ＲがＯＦＦとな５ＴＬがＯＮになって、次の関係が成立
する。

ＶｏＥ（ＴＲ）÷ＶＢＦＪ（ＴＬ）　；ＶＢ、（Ｔ２）
÷”Ｒ４それ故、トランジスタＴ２は遮断される。次い
で、小さなりＣ書込み電流毎がＲＲによって供給されて
、新たに書き込まれたセルと補強する。

等式（６）から理解されるように、ｖＢＥ（Ｔ２）は電
源電圧■、とは無関係に決められている。温度とデバイ
ス変動も補償される。書込み基準レベルはビット・アッ
プ・レベル・クランプ回路のＲ３とＲ４の抵抗比？変え
ることによって調整できる。

読取り感知回路 第１図において、「感知回路」というブロックで表わさ
れる回路の動作を、荷に第１１図と第１２図を参照して
説明する。

第２図には、第４図に示したＲＡＭに利用される感知手
法が示されている。このＲＡＭの６４のビット列が、そ
れぞれ１６ビツトよシなる４つのデータ・・グループに
分割される。各データ・グループは読取シ感知と行なう
感知増幅器（第１１図）？含んでいる。感知増幅器の状
態は、そのデータ・グループ内の選択されたセルによっ
て決められる。感知増幅器によって読み取らｎたデータ
は、オフ・チップ駆動（ＯＣＤ）回路によってチップか
ら送シ出される。

第１２図には、データ・グループの感知増幅器の構成が
示されている。データ・グループ内の各ビット列は、電
圧感知を行なうビット線に接続された感知トランジスタ
（ＷＬとＤＬ）の対？有している。セルが読取りモード
での動作を行なうよう選択されると、その行＃（ＷＬと
ＤＬ）の電圧は対応するワード・デコーダによって下げ
られ、そのビット線は対応するビット選択回路によって
上げられる。１データ・グループにつき１６のビット列
があるので、常に１６のビット列の中の１つがビット選
択される。任意の時間では、′５２のビットａの中で２
つのビット線だけが高レベルにある。選択された２つの
ビット線の高い方が、感知増幅器回路の中の対応する感
知トランジスタ２ＯＮにする。

第１１図には、上記の感知手法のために設計された高速
感知増幅器が示されている。この回路には、高速なスイ
ッチング動作と可能にするために電流ステアリング技術
が使用しである。その感知速度は、データ・グループの
ビット列の数とは無関係である。

第１１図においては、５２の感知トランジスタＴＬ１〜
ＴＬ１６とＴＲＩ〜ＴＲ１６が感知増幅器の大電流スイ
ッチ入力と形成する。これらのトランジスタのペースは
、データ・グループの中の１６のビット列に接続されて
いる。トランジスタＴ１とＴ２は、オフ・チップ駆動回
路を駆動する２位相出力ともたらすエミッタ・ホロワで
ある。

トランジスタＴ３とＴ４は常にＯＮにセットされ、ノー
ドＡとＢに固定電圧を与えるので、これら２つのデバイ
スのスイッチングは、電流モードで行なわれる。

任意の時点で、選択されたビット列の左ビットと右ビッ
トのどちらか一方が、筒電圧レベルに上がる。電圧の高
い方のビット線がそれに対応する感知トランジスタをＯ
Ｎにする。このとき、電流源Ｔ５からの感知電流Ｉ８は
ＯＮ状態の感知トランジスタによってＴ３またはＴ４に
導かれるので、ノード１かノード２の電圧が下がる。

ノードＡとＢの電圧レベルはスイッチされることがなく
固定されているので、これらのノードのキャパシタンス
がスイッチング時間に影響を与えることはない。実際、
回路の遅延は一定であるので、その入力段に接続されて
いる感知トランジスタの数は無視される。さらに、トラ
ンジスタＴ１、Ｔ２とＴ６、Ｔ４は常に付勢されている
ので、それらのスイッチング遅延は最小限に保たれる。

第１１図の感知増幅器回路の特徴ト仮約すれば、以下の
とおりである。

１、　複数の感知トランジスタが大電流スイッチとして
構成され、それらのベースはデータ・グループ内のビッ
ト線に接続されている。これによって、感知増幅器の入
力段が形成される。

２、回路のスイッチングが電流モードで行なわれる。す
なわち、ＡとＢの入力電圧は一定であシ、スイッチング
はＴ６またはＴ４？介してセンス電流Ｉ、ｔ−導くこと
によって行なわれる。この動作モードによって、非常に
大きなファン・イン能力、ならびに入力負荷に依存しな
い高速回路動作が可能になる。

５、　すべてのスイッチング・トランジスタ（Ｔ１、Ｔ
２とＴ５、Ｔ４）は、常に付勢されており、回路の遅延
が最小限になる。

Ｆ５発明の効果 本発明の如くアドレス・デコード手段とビット選択回路
の２レベルのデコード構成と用い、アドレス・デコード
手段の選択に応じてビット選択回路のビット駆動？加速
する容量性ブート・ストラップを用いることにより、列
選択と極めて迅速に行なうことができ、読取ｊ）／４ｊ
！込み動作速度と高め、メモリ・サイクル時間と短縮す
ることができる。

【図面の簡単な説明】

第１図は本発明によるメモリの構成を示す図である。 第２図は本発明によるメモリにおける感知／簀込み構成
を示す図である。 第３図は、公知の「非クランプ型ＪＣＴＳメモリ・セル
の回路を示す図である。 第４図は、本発明による１に×４のランダム・アクセス
・メモリの全体を示す概略図である。 第５図は、本発明によるメモリ（第１図）に利用できる
アドレス受信回路（ビット／ワード）の回路図である。 第６図は、本発明によるメモリ（第１図）に利用できる
ビット・デコーダ回路の回路図である。 第７図は、本発明によるメモリ（第１図）に利用できる
ビット選択回路の回路図である。 第８図は、本発明によるメモリ（第１図）に利用できる
ビット・アンプ・レベル・クランプ（ビットＵＰＣＬ）
の回路図である。 第９図は、本発明によるメモリ（第１図）に利用できる
「電圧モード」ワード選択構成の回路図である。 第１０図は、本発明によるメモ！Ｊ（４１図）に利用で
きるワード・デコーダ回路の回路図である。 第１１図は、本発明によ・るメモリ（第１図）に利用で
きる感知増幅器の回路図である。 第１２図は、第１１図の感知増幅器と用いる感知構成を
示す図である。 第１６図は、本発明によるメモリの電圧モード読取り動
作を示す図である。 第１４図は、本発明によるメモリの電圧モード書込み動
作を示す図である。 第１５図は、誓込み動作波形を示す図である。 第４図 ＶＮ ビ・７ト・デコーダ 第６図 第８図 ピッＩ−ＬＩＰＣＬ Ｐ ｆ： 交差 ８因み 第１５図

Claims (1)

1. 【特許請求の範囲】 行列に配列されたメモリ・セルを含み、各列のメモリ・
   セルが１対のビット線に接続されているメモリ・セルの
   アレイと、メモリ・セルの行を選択する行選択回路と、
   メモリ・セルの列を選択する列選択回路とを有するラン
   ダム・アクセス・メモリにおいて、上記列選択回路は、 各ビット線対毎に設けられたビット選択回路と、上記ビ
   ット選択回路に共通に接続され、上記ビット選択回路の
   動作点を設定するレベル・クランプ回路と、 列アドレス信号に応答して上記ビット選択回路を選択す
   る列アドレス・デコード手段とを有し、各上記ビット選
   択回路は、上記アドレス・デコード手段によって選択さ
   れたときに関連するビット線対のビット線を駆動するた
   めの駆動手段と、上記アドレス・デコード手段によって
   選択されないときに充電し上記アドレス・デコード手段
   によって選択されたときに放電して上記駆動手段を駆動
   する容量性ブート・ストラップ手段とを有することを特
   徴とするランダム・アクセス・メモリ。