JPS6166292A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPS6166292A JPS6166292A JP59187905A JP18790584A JPS6166292A JP S6166292 A JPS6166292 A JP S6166292A JP 59187905 A JP59187905 A JP 59187905A JP 18790584 A JP18790584 A JP 18790584A JP S6166292 A JPS6166292 A JP S6166292A
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Abstract
Description
【発明の詳細な説明】
[技術分野]
この発明は、半導体集積回路技術さらには半導体記憶装
置に適用して特に有効な技術に関し1例えば半導体記憶
装置におけるデータの書込み方式に利用して有効な技術
に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a technology that is particularly effective when applied to semiconductor integrated circuit technology and also to semiconductor storage devices. Regarding.
[背景技術]
例えばバイポーラトランジスタからなるフリップフロッ
プ回路をメモリセルとするスタティックRAM (ラン
ダム・アクセス・メモリ)におけるデータの書込み回路
として1本出願人は先に第1図に示すような回路を提案
した(特願昭58−151551号)。[Background Art] For example, the applicant previously proposed a circuit as shown in FIG. 1 as a data write circuit in a static RAM (random access memory) whose memory cells are flip-flop circuits made of bipolar transistors. (Patent Application No. 58-151551).
同図には、書込み回路WAとともに、読出し回路SAお
よびメモリセルMCの一例が示されている。すなわち、
この回路においては、ワード線Wおよびデータ線り、D
の非選択状態では、定電流源工、によってメモリセルM
Cを引いてスタンバイ電流Istを流してやることによ
り、データを保持している。このとき、メモリセルMC
内゛のノードn1もしくはn2の一方は、高いレベルV
c、に、また他方は低いレベルVcmにされている。In the figure, an example of a read circuit SA and a memory cell MC is shown along with a write circuit WA. That is,
In this circuit, word line W, data line, D
In the non-selected state, the memory cell M is
Data is held by pulling C and causing standby current Ist to flow. At this time, memory cell MC
One of the internal nodes n1 or n2 has a high level V
c, and the other is set to a low level Vcm.
そして、読出し時には外部から書込み回路WAに入力さ
れるライトイネーブル信号W1がハイレベルにされるこ
とにより、書込み回路WRのカレントスイッチ回路を構
成するトランジスタQ w 1がオンされて、エミッタ
フォロワ用トランジスタQ W 41 Q w Bのベ
ース電位が抵抗R3における電圧降下によって決まるよ
うなレベルにされる。At the time of reading, the write enable signal W1 externally input to the write circuit WA is set to a high level, so that the transistor Q w 1 forming the current switch circuit of the write circuit WR is turned on, and the emitter follower transistor Q The base potential of W 41 Q w B is brought to a level determined by the voltage drop across resistor R3.
これによって、トランジスタQ W 4とQ W sの
エミッタからメモリセルMC内のノードnl+n2のレ
ベルVCユとV c □の中間の電位の電圧が基準電圧
V r e fとして、メモリセルを構成するトランジ
スタQl、Q2とECL回路を構成するように接続され
たトランジスタQ3とQ4のベースに供給される。As a result, the voltage from the emitters of the transistors Q W 4 and Q W s to the node nl+n2 in the memory cell MC at an intermediate potential between the levels VC u and V c □ is used as the reference voltage V r e f to It is supplied to the bases of transistors Q3 and Q4, which are connected to Ql and Q2 to form an ECL circuit.
そのため、ワード線の駆動トランジスタQxによって、
ワード線WがV c 1よりも高い電位に立゛ち上げら
れ、かつYデコーダの出力信号YによりYスイッチYS
がオンされると、定電流源I2を工3によってデータ線
り、Dが引かれて、メモリセルMC内からは基sg圧V
r e fよりも電位の高い側のノードn、からデー
タ、iDへ電流が流れ、他方のデータ線百には、読出し
回路SA内からトランジスタQ3を通って電流が流され
る。Therefore, by the word line drive transistor Qx,
The word line W is raised to a potential higher than V c 1, and the Y switch YS is activated by the output signal Y of the Y decoder.
When turned on, the constant current source I2 is connected to the data line by the circuit 3, D is drawn, and the base sg voltage V is output from inside the memory cell MC.
A current flows from the node n, which has a higher potential than r e f, to the data line iD, and a current flows to the other data line 100 from within the readout circuit SA through the transistor Q3.
このとき、トランジスタQ4はカットオフされているた
め、データ線り、Dのいずれに向かって読出し回路SA
内から電流が流れ出すかを読出し回路SAが検出して、
トランジスタQs1.Qs2のエミッタから相補読出し
データD O* D Oを出力して、図示しない出力バ
ッファ回路へ供給する6
一方、データ書込み時には、先ずワード線駆動トランジ
スタQxによって、ワード線Wの電位VXが、第2図に
示すようにVXLからvXRに向かって上昇される。す
ると、これに応じてスタンバイ電流Istが増加され、
メモリセルMC内のノードn1yn2の電位Vc1 、
Vcmも上昇され、Vclは読出し基準電圧V r e
fよりも高く。At this time, since the transistor Q4 is cut off, the readout circuit SA
The readout circuit SA detects whether current flows from inside the
Transistor Qs1. Complementary read data D O * D O is outputted from the emitter of Qs2 and supplied to an output buffer circuit (not shown) 6 On the other hand, in data writing, the word line driving transistor Qx first changes the potential VX of the word line W to the second level. As shown in the figure, the voltage is increased from VXL to vXR. Then, the standby current Ist is increased accordingly,
Potential Vc1 of node n1yn2 in memory cell MC,
Vcm is also increased, and Vcl is the read reference voltage V r e
higher than f.
Vc(、はこれよりも低いレベルに持ち上げられる。Vc(, is raised to a lower level than this.
続いて、Yデコーダによって相補データ線り、Dが選択
されると、データ線り、Dの電位がハイレベルからロウ
レベルに立ち下がり、これに伴なってメモリセルMC内
のノードn1tn2の電位も多少下がるが、基準電圧V
r e fが両者の電位の中間になるような読出し状
態にされる。Subsequently, when the complementary data line D is selected by the Y decoder, the potential of the data line D falls from high level to low level, and accordingly, the potential of node n1tn2 in memory cell MC also decreases to some extent. Although it decreases, the reference voltage V
A read state is set in which r e f is intermediate between the two potentials.
また、書込み時には、外部から書込み回路WAに供給さ
れるライトイネーブル信号WEがロウレベルにされるこ
とにより、トランジスタQ W 1がカットオフされて
いる。そのため、上記のごとくワード線Wが選択レベル
V X Rにされて、ノードn1wn2の電位が持ち上
げられている状態で、外部から入力されたデータに基づ
いて形成された相補入力データDi、Di°が、書込み
回路WA内のトランジスタQw1とエミッタカップル接
続されたトランジスタQW2 + 0w3のベースに供
給される。すると、ベース電位の高い側のトランジスタ
にのみ電流が流され、他方には流されないことによって
、エミッタフォロワ用トランジスタQw4 y Q w
6の一方のベース電位のみが読出し時よりも低くされ
る。こ九によって、トランジスタQw4とQw6のエミ
ッタ電圧は、一方が基準電圧Vrefと同じ電圧(VW
R)で、他方はメモリセル内の低い側の電位Vcmより
も低い電圧■WLになる。Furthermore, during writing, the transistor Q W 1 is cut off by setting the write enable signal WE externally supplied to the writing circuit WA to a low level. Therefore, when the word line W is set to the selection level VXR and the potential of the node n1wn2 is raised as described above, the complementary input data Di and Di° formed based on the data input from the outside are , is supplied to the base of the transistor QW2 + 0w3 which is connected in an emitter couple with the transistor Qw1 in the write circuit WA. Then, current flows only through the transistor with the higher base potential and not through the other transistor, causing the emitter follower transistor Qw4 y Qw
Only one base potential of 6 is made lower than that at the time of reading. As a result of this, the emitter voltages of transistors Qw4 and Qw6 are the same voltage (VW
R), and the other voltage becomes a voltage WL lower than the lower potential Vcm in the memory cell.
従って、例えばノードn1の電位がノードn2の電位よ
りも高い状態で、トランジスタQ w 6のベース電位
が低くなるような入力データDi、Diが供給されたと
仮定すると、データ線りに接続されたトランジスタQ4
のベースには、データ線りに接続されたメモリセル内の
トランジスタQ1のベース電位を与えるノードn2の電
位Vcmよりも低い電圧VWLが印加される。そのため
、トランジスタQ、にコレクタ電流が流れ始めてノード
n、の電位が下がるので、トランジスタQ2のベース電
位が低くなってカットオフの方向へ移る。Therefore, for example, assuming that input data Di and Di are supplied such that the base potential of the transistor Q w 6 becomes low while the potential of the node n1 is higher than the potential of the node n2, the transistor connected to the data line Q4
A voltage VWL lower than the potential Vcm of the node n2, which provides the base potential of the transistor Q1 in the memory cell connected to the data line, is applied to the base of the transistor Q1. Therefore, a collector current begins to flow through transistor Q, and the potential at node n decreases, so that the base potential of transistor Q2 decreases and shifts toward cutoff.
すると、トランジスタQ2のコレクタ電流が減少してノ
ードn2の電位が高くなる。ノードn2の電位が高くな
るとトランジスタQ2のコレクタ電流が更に増加してフ
リップフロップ回路の反転が起きる。Then, the collector current of transistor Q2 decreases and the potential of node n2 increases. When the potential of node n2 increases, the collector current of transistor Q2 further increases, causing inversion of the flip-flop circuit.
以上のようにして、第1図のバイポーラ型スタティック
RAMでは、メモリセル内の低い側のノードのレベルよ
りもさらに低い電圧VWLを、相補データ線り、Dに接
続されメモリセル内のトランジスタQl、Q2とECL
回路を構成するトランジスタQ3.Q4の一方のベース
に供給することにより、フリッププロップを反転させて
メモリセルヘの書込みを行なうようにされていた。従っ
て、上記のような専込み方式では、トランジスタQ3.
Q4のベースに印加される低い書込み電圧vwLを、メ
モリセル内の低い側のノー、ドの電位vcoよりも下げ
てやる。つまり、ワード線の選択レベル(ハイレベル)
をVXRとすると、VxR−VWL>ΔV c □
(= V x RV c □ )なる条件を満たす必要
がある。As described above, in the bipolar static RAM of FIG. Q2 and ECL
Transistor Q3 constituting the circuit. By supplying one base of Q4, the flip-flop was inverted and data was written into the memory cell. Therefore, in the dedicated system as described above, transistor Q3.
The low write voltage vwL applied to the base of Q4 is made lower than the potential vco of the lower node in the memory cell. In other words, the word line selection level (high level)
Let VXR be VxR-VWL>ΔV c □
It is necessary to satisfy the following condition: (= V x RV c □).
また、上記書込み動作の場合、トランジスタQ3、Q4
の一方のベースに印加される書込み電圧VvLが、上記
メモリセルMCと同一のデータ線り、D上に接続されワ
ード線が非選択レベル(ロウレベル)VXLにされるこ
とにより、非選択状態にされているメモリセル内のノー
ドの電位よりも低くなると、非選択のメモリセルにも反
転が生じ誤書込みされるおそれがある。これを防止する
には、トランジスタQ3.Q4のベースに印加される電
圧VWLがワード線の非選択レベルV X Lよりも高
いこと、すなわちV W L −V x L、) 0な
る条件を満足しなければならない。In addition, in the case of the above write operation, transistors Q3 and Q4
The write voltage VvL applied to one base of the memory cell MC is connected to the same data line D as the memory cell MC, and the word line is set to a non-selection level (low level) VXL, so that the memory cell MC is brought into a non-selected state. If the potential becomes lower than the potential of a node in a memory cell that is selected, there is a risk that unselected memory cells will also be inverted and erroneously written. To prevent this, transistor Q3. The voltage VWL applied to the base of Q4 must satisfy the condition that it is higher than the non-selection level VXL of the word line, that is, VWL - VxL, )0.
上記2つの条件式、V x H−V W L、>ΔVc
。The above two conditional expressions, V x H-V W L, >ΔVc
.
とV w L −V X L、> Oを加えることによ
り、ワード線の振幅ΔVxに関する条件式、ΔV x
== V xR−V X L>ΔV c □が得られる
。By adding V w L −V X L, > O, the conditional expression regarding the word line amplitude ΔV
==VxR-VXL>ΔVc□ is obtained.
この条件式からも分かるように、従来の書込み方式を適
用したバイポーラ型スタティックRAMでは、非常に大
きなワード線の振幅を必要とする。As can be seen from this conditional expression, the bipolar static RAM to which the conventional writing method is applied requires a very large word line amplitude.
また、ワード線の振幅が大きいと、データ線の振幅も大
きくなければならない。その結果、ワード線の立上がり
時間が長くなってメモリの高速化が妨げられているとと
もに、メモリセルの駆動振幅が大きいためセルのノイズ
マージンが減少すると・いう問題点があることが本発明
者によって明らかにされた。Furthermore, if the amplitude of the word line is large, the amplitude of the data line must also be large. As a result, the inventors have found that there are problems in that the rise time of the word line becomes longer, which impedes the speeding up of the memory, and the noise margin of the cell decreases because the drive amplitude of the memory cell is large. revealed.
[発明の目的]
この発明は、高速化可能なバイポーラ型のスタティック
RAMを提供することにある。[Object of the Invention] An object of the present invention is to provide a bipolar static RAM that can be increased in speed.
この発明の他の目的は、メモリセルのノイズマージンの
良好なバイポーラ型スタティックRAMを提供すること
にある。Another object of the present invention is to provide a bipolar static RAM with good memory cell noise margin.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては1本明#l書の記述および添附図面から明かに
なるであろう。The above-mentioned and other objects and novel features of the present invention will become clear from the description of Book 1 of the present invention and the accompanying drawings.
[発明の概要]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Summary of the Invention] Representative inventions disclosed in this application will be summarized as follows.
すなわち、バイポーラ型スタティックRAMにおいて、
例えばメモリセルとして、ショットキ・バリヤ・ダイオ
ードとこれに直列接続された抵抗を有するフリップフロ
ップ回路を用いるとともに。That is, in bipolar static RAM,
For example, a flip-flop circuit having a Schottky barrier diode and a resistor connected in series with the Schottky barrier diode is used as a memory cell.
相補データ線に接続され、読出し時に読出し基準電圧が
印加されるようにされたトランジスタと別個に設けられ
た同じようなトランジスタのベースに、読出し基準電圧
よりも高い電圧を印加させることで、選択されたメモリ
セルを反転させてデータの書込みを行なえるようにする
ことによって。By applying a voltage higher than the read reference voltage to the base of a similar transistor connected to the complementary data line and provided separately from the transistor to which the read reference voltage is applied during reading, the selected data line is selected. By inverting the stored memory cells to allow data to be written to them.
ワード線の振幅を小さくできるようにして、アクセスタ
イムおよびメモリセルのノイズマージンを向上させると
いう上記目的を達成するものである。This achieves the above object of improving access time and memory cell noise margin by making it possible to reduce the amplitude of the word line.
以下この発明を実施例とともに詳細に説明する。The present invention will be described in detail below along with examples.
[実施例]
第3図は、本発明をバイポーラ型スタティックRAMに
適用した場合の要部の回路構成の一実施例を示す、同図
のRAMは、公知の半導体集積回路技術によって、単結
晶シリコンのような一つの半導体基板上において形成さ
れる。[Example] Figure 3 shows an example of the circuit configuration of the main part when the present invention is applied to a bipolar static RAM. It is formed on a single semiconductor substrate such as.
メモリセルMCは、その一つが具体的回路として示され
ているように、ワード線Wに負荷抵抗R4、R5と、こ
れを介してコレクタが接続され、かつそのベース、コレ
クタ間が互いに交差的に結線された駆動トランジスタQ
1.Q2と、E記負荷抵抗R4,R5と並列に接続され
たショットキ・バリヤ・ダイオード5BD1,5BD2
およびこれと直列接続された抵抗R6,R7とによって
、フリッププロップ回路に構成されている。As one of the memory cells MC is shown as a specific circuit, the collector is connected to the word line W through load resistors R4 and R5, and the base and collector are connected to each other in a crosswise manner. Wired drive transistor Q
1. Schottky barrier diodes 5BD1, 5BD2 connected in parallel with Q2 and E load resistors R4, R5.
This and resistors R6 and R7 connected in series constitute a flip-flop circuit.
上記駆動トランジスタQl、Q2は、特に制限されない
が、マルチ・エミッタ構造とされ、一方のエミッタは共
通化されてスタンバイ電流1stを流す定電流源■1に
接続されている。上記トランジスタQl、Q2の他方の
エミッタは、それぞれ一対のデータ線(もしくはディジ
ット線)D。The drive transistors Ql and Q2 have a multi-emitter structure, although not particularly limited, and one emitter is shared and connected to a constant current source 1 through which a standby current 1st flows. The other emitters of the transistors Ql and Q2 are connected to a pair of data lines (or digit lines) D, respectively.
Dに接続されている。Connected to D.
上記トランジスタQ1.Q2のコレクタに、負荷抵抗R
4,R5と並列にショットキ・バリヤ・ダイオード5B
D1−3BD2および抵抗R6゜R7を接続してなるメ
モリセル構造については、本出願人によって既に提案さ
れている。このようなメモリセル構造を採ることによっ
て、スタンバイ時(保持状態)における保持電流1st
の微小化と読出しの高速化が可能にされている。The transistor Q1. A load resistance R is placed on the collector of Q2.
4. Schottky barrier diode 5B in parallel with R5
A memory cell structure in which D1-3BD2 and resistors R6 and R7 are connected has already been proposed by the applicant. By adopting such a memory cell structure, the holding current 1st during standby (holding state)
miniaturization and faster readout are possible.
すなわち、第1図に示されているような構造のメモリセ
ルでは、読出し速度を速くするため、読出し電流Irを
増加させると、トランジスタQ2(Ql)のベース電流
が増加して高い側のノードnz (R2)の電位が下
がって行き、ある程度まで下がるとショットキ・バリヤ
・ダイオードSBD 1 (S B D 2 )によ
って電位がクランプされるため充分な読出しレベル差が
得られなくなる。これに対し、上記実施例のような構造
のメモセル(第3図)では、ショットキ・バリヤ・ダイ
オードS B D 1 (S B D 2 )と直列
に抵抗R6(R))が接続されているため、大きな読出
し電流丁「を流したときでも充分な読出しレベル差が得
られるようになる。これによって、スタンバイ電流Is
tを低減して低消費電力化を図るとともに、読出し電流
Irとスタンバイ電流Istとの比を大きくして、読出
しの高速化ができるようになっている。That is, in the memory cell having the structure shown in FIG. 1, when the read current Ir is increased in order to increase the read speed, the base current of the transistor Q2 (Ql) increases and the higher side node nz The potential of (R2) decreases, and when it decreases to a certain level, the potential is clamped by the Schottky barrier diode SBD 1 (S BD 2 ), making it impossible to obtain a sufficient read level difference. On the other hand, in the memo cell (FIG. 3) having the structure as in the above embodiment, the resistor R6 (R) is connected in series with the Schottky barrier diode S B D 1 (S B D 2 ). , a sufficient readout level difference can be obtained even when a large readout current Is is applied.
In addition to reducing power consumption by reducing t, the ratio between read current Ir and standby current Ist is increased to enable faster readout.
上記代表として示されているメモリセルMCを中心とし
て、複数個の同様なメモリセルが、上記ワード線Wを共
通として横方向に配列され、また。A plurality of similar memory cells are arranged in the horizontal direction around the memory cell MC shown as a representative, with the word line W in common.
縦方向にも複数個の同様なメモリセルが、データ線り、
Dを共通として配列されている。このような列2行にm
Xn個のメモリセルがマトリックス状に配置されること
により、メモリアレイM−ARYが構成されている。Multiple similar memory cells are also arranged vertically along the data line.
They are arranged with D in common. m in two columns and rows like this
A memory array M-ARY is configured by arranging Xn memory cells in a matrix.
代表として示された上記ワード線Wは、Xアドレスデコ
ード信号Xを受けて動作されるワード線駆動トランジス
タQxによってその選択/非選択が行なわれる。このX
アドレスデコード信号Xは、図示しない適当な回路装置
から供給されるアドレス信号AxをデコードするXデコ
ーダX−DECによって形成される。The word line W shown as a representative is selected/unselected by a word line drive transistor Qx operated in response to an X address decode signal X. This X
Address decode signal X is formed by an X decoder X-DEC which decodes address signal Ax supplied from a suitable circuit device not shown.
一対のデータ@D、Dは、カラムスイッチとしてのトラ
ンジスタQ y e Q yを介して、他のデータ線に
対しても共通に設けられた定電流源I2+13に接続さ
れている。上記定電流源I2* I3は、ベースに定電
圧V B 2が印加され、エミッタ抵抗Re2.Re3
が設けられたトランジスタQiztQi3により構成さ
れている。A pair of data @D, D is connected to a constant current source I2+13 provided in common to other data lines via a transistor Q y e Q y as a column switch. The constant current source I2*I3 has a constant voltage V B 2 applied to its base, and an emitter resistor Re2. Re3
The transistor QiztQi3 is provided with a transistor QiztQi3.
上記トランジスタQ y r Q yのベースには1図
示しない上記適当な回路装置から供給されるアドレス信
号AyをデコードするYデコーダY−DECで形成され
たデコード信号Yが印加されている。A decode signal Y formed by a Y decoder Y-DEC that decodes an address signal Ay supplied from the appropriate circuit device (not shown) is applied to the base of the transistor Q y r Q y.
この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために5次の回路が
設けられている。In this embodiment, although not particularly limited, a fifth-order circuit is provided to apply a predetermined bias voltage to the data line when not selected.
すなわち、コレクタが接地されたトランジスタQIOの
ベース、コレクタ間には、直列形態とされたダイオード
[)toと抵抗R1゜が設けられる。That is, a diode [)to and a resistor R1° connected in series are provided between the base and collector of the transistor QIO whose collector is grounded.
そして、上記直列ダイオードD1oと抵抗R1゜は、上
記カラムスイッチトランジスタQ y + Q yと同
様なトランジスタQ20を介して、定電流源■4に接続
されている。上記トランジスタQ10のエミッタは、そ
れぞれ上記相補データ線り、Dに接続されている。The series diode D1o and the resistor R1° are connected to a constant current source 4 via a transistor Q20 similar to the column switch transistor Qy + Qy. The emitters of the transistors Q10 are connected to the complementary data lines D, respectively.
従って、トランジスタQzoは、マルチエミッタ構造又
はベース及びコレクタがそれぞれ共通化された2つのト
ランジスタで構成されている。Therefore, the transistor Qzo has a multi-emitter structure or is composed of two transistors each having a common base and collector.
一方、上記一対のデータ線の一端(図面では上端うには
、微小定電流源l6yI6が設けられている。すなわち
、定電圧V a 4を受けるトランジスタQ3o y
Q31とそのエミッタ抵抗Re4゜Re5とにより、常
時微小定電流の吸い込みを行なっている。これにより、
非選択時のデータ線電位は、約ダイオードDIOの順方
向電圧VfとトランジスタQIOのベース、エミッタ電
圧vEとを加えた電圧でバイアスされる。On the other hand, a minute constant current source l6yI6 is provided at one end of the pair of data lines (the upper end in the drawing). That is, a transistor Q3oyI6 receiving a constant voltage V a 4 is provided.
Q31 and its emitter resistor Re4°Re5 constantly sink a minute constant current. This results in
The data line potential when not selected is biased by approximately the sum of the forward voltage Vf of the diode DIO and the base-emitter voltage vE of the transistor QIO.
また、上記定電流源■4には、ベースに所定のバイアス
電圧vB5が印加されたトランジスタQ22ないしQ2
4がそれぞれ設けられている。このバイアス電圧V o
5は、Yアドレスデコード信号Yの選択レベルに対し
て、少し低く設定されている。Further, the constant current source (4) includes transistors Q22 to Q2 to which a predetermined bias voltage vB5 is applied to the base.
4 are provided respectively. This bias voltage Vo
5 is set slightly lower than the selection level of the Y address decode signal Y.
従って、カラムスイッチの切り換え時において、相補デ
ータI!D、Dが図示しない他のデータ線に切り換えら
れたとき、デコード信号Yが上記電圧V e 5よりも
低くなると、トランジスタQ y + Q7およびQI
Oがオフし、トランジスタQ2□ないしQ24がオンす
ることにより、まず前に選択されていたデータ線り、D
の電流1rが遮断される。次に、デコード(i号Yが上
記電圧Vs5より高くなると、トランジスタQ2□ない
しQ24がオフし、次に選択されたデータ線のカラムス
イッチQ V t Q )’がオンされる。Therefore, when switching the column switch, complementary data I! When D and D are switched to other data lines (not shown) and the decode signal Y becomes lower than the voltage V e 5, the transistors Q y + Q7 and QI
O is turned off and transistors Q2□ to Q24 are turned on, so that the previously selected data line, D
The current 1r is cut off. Next, decoding (when the i-signal Y becomes higher than the voltage Vs5, transistors Q2□ to Q24 are turned off, and the column switch Q V t Q )' of the next selected data line is turned on.
これによって、2つのデータ線間で、定電流■rがアド
レスデコード信号レベルに従った電流分配比の下に双方
に流れるのを防止している。従って、この実施例では、
データ線の半選択状態が生じない。This prevents the constant current ■r from flowing between the two data lines under the current distribution ratio according to the address decode signal level. Therefore, in this example:
A half-selected state of data lines does not occur.
メモリセルに保持されたデータの読出しのために、上記
一対のデータ線り、Dには、そのエミッタが結合された
電流切換スイッチトランジスタQ3、Q4が設けられて
いる。これらのトランジスタQ3.Q4のコレクタ出力
信号は、センスアンプSAの入力に伝えられる。In order to read data held in the memory cells, the pair of data lines D is provided with current changeover switch transistors Q3 and Q4 whose emitters are coupled. These transistors Q3. The collector output signal of Q4 is transmitted to the input of sense amplifier SA.
特に制限されないが、センスアンプSAは次の各回路素
子により構成されている。Although not particularly limited, the sense amplifier SA is composed of the following circuit elements.
定電流1s1が流れる抵抗Rs 3で形成された定電圧
−1s1 ・Rs 3を受けるトランジスタQS11Q
S2のエミッタには、それぞれ定電流源Is2が設けら
れている。そして、それぞれの二ルクタには抵抗Rs1
.Rs2が設けられている。A transistor QS11Q receives a constant voltage -1s1 ・Rs 3 formed by a resistor Rs 3 through which a constant current 1s1 flows.
A constant current source Is2 is provided at each emitter of S2. And each two ructor has a resistor Rs1
.. Rs2 is provided.
上記トランジスタQ3.Q4のコレクタが、上記トラン
ジスタQSIIQSZのエミッタにそれぞれ接続されて
いる。上記トランジスタQSzrQS2のコレクタ出力
は、トランジスタQ s s +Q S 4のベースに
伝えられ、これらのトランジスタQS3t Qs4のエ
ミッタにはレベルシフト用ダイオードDS 1 e D
s 2及び定電流源Is3が直列に設けられている。The above transistor Q3. The collectors of Q4 are respectively connected to the emitters of the transistors QSIIQSZ. The collector output of the transistor QSzrQS2 is transmitted to the base of the transistor Qss +Qs4, and the emitter of these transistors QS3t Qs4 is connected to a level shift diode DS1eD.
s2 and constant current source Is3 are provided in series.
上記ダイオードDs1.Ds2を通した出力レベルが、
ECL回路で構成されたデータ出カバソファ(図示省略
)の入力レベルに合致するように、上記定電流Isl、
Is2及び抵抗Rs□ないしRe3が設定さ九ている。The diode Ds1. The output level through Ds2 is
The constant current Isl,
Is2 and resistances Rs□ to Re3 are set.
なお、上記1〜ランジスタQ3.Q4のベースには、基
準電圧発生回路VRGにおいて形成された読出し時のメ
モリセル内のノードn1とn2のレベルVcmとVcm
の中間の電圧V r e fが印加されている。Note that the above 1 to transistor Q3. The base of Q4 is connected to the levels Vcm and Vcm of nodes n1 and n2 in the memory cell at the time of reading, which are formed in the reference voltage generation circuit VRG.
An intermediate voltage V r e f is applied.
そして、この実施例では、上記トランジスタQ3、Q4
と同じように、エミッタが相補データ線り、Dに接続さ
れ、メモリセル内のトランジスタQl、Q2とECL回
路を構成するような電流切換スイッチトランジスタQ5
とQ6が設けられている。トランジスタQ5とQ6のベ
ースには、書込み回路WAから供給される書込み基P!
定電圧wが印加されるようにされている。また、この書
込み回路WAは、外部入力データDi、Diに対応して
、読出し基((1!電圧V r e fよりも低いレベ
ルの書込み電圧V W Lとこれよりも高い書込み電圧
vwHを形成して、上記トランジスタQsとQeのベー
スに供給できるようにされている。In this embodiment, the transistors Q3 and Q4 are
Similarly, a current switching transistor Q5 whose emitter is connected to the complementary data line D and constitutes an ECL circuit with transistors Ql and Q2 in the memory cell.
and Q6 are provided. The bases of the transistors Q5 and Q6 are connected to a write base P! supplied from the write circuit WA.
A constant voltage w is applied. In addition, this write circuit WA forms a write voltage V W L at a level lower than the read base ((1! voltage V r e f ) and a write voltage v wH higher than this in response to the external input data Di, Di. Thus, it can be supplied to the bases of the transistors Qs and Qe.
書込み回路WAは、例えば第5図に示すように。The write circuit WA is, for example, as shown in FIG.
構成されている。It is configured.
すなわち、この書込み回路では、外部がら供給されるラ
イトイネーブル信号WEのノイズをカットして安定した
信号を発生するシュリンク回路4が設けられ、このシュ
リンク回路4から出力されるライトイネーブル信号と同
相の信号WEIがマルチエミッタ・トランジスタQ30
に供給されている。このトランジスタQ3゜の一対の臣
ミッタには、差動増幅段DA0とエミッタフォロワEF
11EF2とからなるデータ入力バッファ回路DIBの
OR側とNOR側のエミッタフォロワEF1*EF2の
出力ノードが接続され、シュリンク回路4とデータ入力
バッファ回路DIRの各々の出力のワイアード・オアが
とられている。この場合、エミッタフォロワEF1の出
力信号は、入力データDiと同相の信号となり、エミッ
タフォロワEF2の出力信号は入力データD+の反転信
号となる。That is, this write circuit is provided with a shrink circuit 4 that cuts noise in the write enable signal WE supplied from the outside and generates a stable signal, and generates a signal that is in phase with the write enable signal output from the shrink circuit 4. WEI is multi-emitter transistor Q30
is supplied to. The pair of emitters of this transistor Q3゜ includes a differential amplifier stage DA0 and an emitter follower EF.
The output nodes of the emitter followers EF1*EF2 on the OR side and the NOR side of the data input buffer circuit DIB consisting of 11EF2 and 1EF2 are connected, and a wired OR of the respective outputs of the shrink circuit 4 and the data input buffer circuit DIR is taken. . In this case, the output signal of the emitter follower EF1 becomes a signal in phase with the input data Di, and the output signal of the emitter follower EF2 becomes an inverted signal of the input data D+.
従って、ライトイネーブル信号WEがハイレベルにされ
るデータ読出し時には、マルチエミッタ・トランジスタ
Q30のエミッタ電圧がともに高いレベルにされるため
、次段のアンプAPI 、Ar1の入力信号がハイレベ
ルに固定される。アンプAP、、AP2は、ともに差動
増幅段とエミッタフォロワとからなり、差動増幅段のN
OR側のノードにエミッタフォロワが接続されているた
め、アンプAP’1.AP2の出力信号は読出し時には
、それぞれ強制的にロウレベルに固定される。このロウ
レベルの信号が前記トランジスタQ5とQeのベースに
それぞれ供給されるため、トランジスタQ5とQeはと
もにカットオフされ、データ線り、Dに向って電流が流
れ出すことはない。Therefore, when reading data when the write enable signal WE is set to a high level, the emitter voltages of the multi-emitter transistor Q30 are both set to a high level, so the input signals of the next stage amplifier API and Ar1 are fixed at a high level. . Each of the amplifiers AP, AP2 consists of a differential amplification stage and an emitter follower.
Since the emitter follower is connected to the node on the OR side, the amplifier AP'1. The output signals of AP2 are forcibly fixed to a low level during reading. Since this low level signal is supplied to the bases of the transistors Q5 and Qe, both transistors Q5 and Qe are cut off, and no current flows toward the data line D.
一方、ライトイネーブル信号WEがロウレベルにされる
書込み時には、シュリンク回路4の出力信号WEIがロ
ウレベルになって、マルチエミッタトランジスタQso
がカットオフ状態にされる。On the other hand, during writing when the write enable signal WE is set to low level, the output signal WEI of the shrink circuit 4 becomes low level, and the multi-emitter transistor Qso
is cut off.
そのため、データ人力バッファDIHのエミッタフォロ
ワEF1e EF2の出力信号が、そのまま次段のアン
プAP1 s A P 2に供給される。その結果、入
力データDiに応じて、アンプAP1とAr1のいずれ
か一方の出力信号が上記読出し時よりも高いレベルにさ
れる。他方の出力信号は読出し時と同じレベルである。Therefore, the output signals of the emitter followers EF1e and EF2 of the data manual buffer DIH are supplied as they are to the next stage amplifier AP1sAP2. As a result, the output signal of one of the amplifiers AP1 and Ar1 is set to a higher level than at the time of reading, depending on the input data Di. The other output signal is at the same level as when reading.
この2つの信号が書込み電圧VWHとVWLとして、デ
ータfiD、五に接続されたトランジスタQs 、Qe
にそれぞれ供給されるため、そのとき選択されているメ
モリセルの反転が行なわれることになる。These two signals serve as the write voltages VWH and VWL, and the transistors Qs and Qe connected to the data fiD,
, respectively, so that the memory cell selected at that time is inverted.
上記シュリンク回路4は、エミッタが共通に接続されて
なる一対のトランジスタQ41t Q4□と、これらの
トランジスタQ41 e Q4 zの共通エミッタと電
源電圧V工との間に接続された定電流[4aと、上記ト
ランジスタQ41 t Q42のコレクタと電源電圧V
cc(グランドレベル)との間にそれぞれ接続された抵
抗R41、R42、およびR44とからなるカレントス
イッチ回路C5Oを有している。そして、上記トランジ
スタQ41のコレクタと抵抗R41との接続ノードn1
と、電源電圧Vやとの間に、抵抗R43とダイオードD
41 #D42とが接続されており、v2Eよりもダイ
オードD41 nD42のしきい値電圧2段分高い電位
と電源電圧Vccとの電位差を抵抗R41とR43との
抵抗比で分割したような電圧がノードn、に発生される
ようにされている。このノードn1の電位が、コレクタ
接地されたトランジスタQ43のベースに印加され、こ
のトランジスタQ43のエミッタ電圧が基準電圧V e
aとして上記カレントスイッチ回路C8oの一方のト
ランジスタQ4□のベースに印加されている。上記トラ
ンジスタQ43のエミッタは、定電流源4bによってV
工に引かれている。そして、上記抵抗R4,。The shrink circuit 4 includes a pair of transistors Q41t Q4□ whose emitters are commonly connected, and a constant current [4a and The collector of the transistor Q41 t Q42 and the power supply voltage V
It has a current switch circuit C5O made up of resistors R41, R42, and R44, which are respectively connected to cc (ground level). Then, a connection node n1 between the collector of the transistor Q41 and the resistor R41
A resistor R43 and a diode D are connected between
41 #D42 is connected, and a voltage that is obtained by dividing the potential difference between the power supply voltage Vcc and a potential two steps higher than v2E by the threshold voltage of diodes D41 nD42 by the resistance ratio of resistors R41 and R43 is applied to the node. n. The potential of this node n1 is applied to the base of a transistor Q43 whose collector is grounded, and the emitter voltage of this transistor Q43 is the reference voltage V e
A is applied to the base of one transistor Q4□ of the current switch circuit C8o. The emitter of the transistor Q43 is connected to V by the constant current source 4b.
I'm drawn to engineering. And the above-mentioned resistor R4.
R43、およびR44,ダイオードD4□+D42およ
びトランジスタQ43と定電流源4bとによって基準電
圧発生回路が構成されている。一方。A reference voltage generation circuit is configured by R43 and R44, diode D4□+D42, transistor Q43, and constant current source 4b. on the other hand.
上記カレントスイッチ回路C80の他方のトランジスタ
Q41のベースには、IC外部から供給されるライトイ
ネーブル信号WEが印加されている。A write enable signal WE supplied from outside the IC is applied to the base of the other transistor Q41 of the current switch circuit C80.
そのため、カレントスイッチ回路CSOは、トランジス
タQ4□のベースに印加された基準電圧VBBをしきい
値として電流経路が切り換わるようにされる。すなわち
、ライトイネーブル信号WEが基準電圧VIIBよりも
高いときは、トランジスタQ41に電流が流され、ライ
トイネーブル信号W下が基準電圧Vaaよりも低くなる
とトランジスタQ41の電流がカットオフされ、トラン
ジスタQ42に電流が流されるようになる。Therefore, the current path of the current switch circuit CSO is switched using the reference voltage VBB applied to the base of the transistor Q4□ as a threshold value. That is, when the write enable signal WE is higher than the reference voltage VIIB, a current flows through the transistor Q41, and when the lower write enable signal W becomes lower than the reference voltage Vaa, the current of the transistor Q41 is cut off, and the current flows through the transistor Q42. will be washed away.
しかも、上記シュリンク回路では、抵抗R41を流され
る電流が、トランジスタQ41と基準電圧発生回路とに
分割されるようにされているため、トランジスタQ41
がオンされている場合とカットオフされている場合とで
、発生される基準電圧VaBが変化させられる。Moreover, in the above shrink circuit, the current flowing through the resistor R41 is divided between the transistor Q41 and the reference voltage generation circuit, so that the transistor Q41
The generated reference voltage VaB is changed depending on whether VaB is turned on or cut off.
さらに、この実施例では、上記基準電圧発生回路内のノ
ードn1と電源電圧Vcc(グランドレベル)との間に
遅延用のコンデンサC1が設けられている。これによっ
て、トランジスタQ42のコレクタ電圧によって駆動さ
れるトランジスタQ42と定電流源4Cとからなるエミ
ッタフォロワからは、ライトイネーブル信号WEと同相
で、かつノイズ成分がカットされた信号WE1が出力さ
れるようになっている。Furthermore, in this embodiment, a delay capacitor C1 is provided between the node n1 in the reference voltage generating circuit and the power supply voltage Vcc (ground level). As a result, the emitter follower consisting of the transistor Q42 driven by the collector voltage of the transistor Q42 and the constant current source 4C outputs the signal WE1 which is in phase with the write enable signal WE and has noise components cut. It has become.
なお、第5図に示されている上記書込み回路は、−例で
あって、書込み時にライトイネーブル信号W1と外部入
力データDi、、Dxに基づいて読出し基準電圧V r
e fよりも高い書込み電圧VWHを発生するような
回路は、その他にも色々な回路形式が容易に考えられる
。The write circuit shown in FIG. 5 is an example in which the read reference voltage V r is set based on the write enable signal W1 and external input data Di, Dx during writing.
Various other types of circuits can easily be considered for the circuit that generates the write voltage VWH higher than e f.
従って、上記実施例においては、第4図に示すように、
データ保持状態からワード線駆動トランジスタQxによ
って、ワード線Wを非選択レベルVXLから選択レベル
VXHに持ち上げると、第1図のものと同様にメモリセ
ル内のノードn1とn2の電位が上昇して、12出し基
準電圧V r e fよりも高くなる6次に、Yデコー
ダからのデコード信号YによってYスイッチトランジス
タQ V +0丁をオンさせてやると1選択されたデー
タ線り。Therefore, in the above embodiment, as shown in FIG.
When the word line W is raised from the unselected level VXL to the selected level VXH by the word line driving transistor Qx from the data holding state, the potentials of nodes n1 and n2 in the memory cell rise as in the case of FIG. When the Y switch transistor Q V +0 is turned on by the decode signal Y from the Y decoder, the 1 selected data line is turned on.
丁の電位が下がり、メモリセル内のノードn1とn2の
電位Vc1.Vcmも少し下がって基準電圧V r e
fがvClとV c Oのほぼ中間のレベルになるよ
うにされる。このとき、トランジスタQ3とQ4のベー
スに読出し基準電圧V r e fが印加されていると
、トランジスタQ3またはQ4のいずれか一方がオンさ
れて読出し回路SA内から電流が流れ出すので、これを
増幅することにより。The potential of Vc1. Vcm also decreases a little and the reference voltage V r e
f is made to be at a level approximately midway between vCl and VcO. At this time, if the read reference voltage V r e f is applied to the bases of transistors Q3 and Q4, either transistor Q3 or Q4 is turned on and a current flows out from within the read circuit SA, so this is amplified. By the way.
相補データ出力Do、Doが得られる。Complementary data outputs Do, Do are obtained.
しかして、書込み時には、一本のワード線と一対のデー
タ線が選択されて一旦上記のような読出し可能な状態に
されてから、入力データDi、D〒に応じて例えばトラ
ンジスタQ6のベース電圧は、読出し基準電圧V r
e fよりも低いレベルの電位VWLにされたまま、こ
れと対の他方のトランジスタQ5のベースの電圧が、ワ
ード線の選択レベルV X Hよりも高い電位V w
Hに持ち上げられる。すると、それまで、メモリセル内
の高い画のノードn、の電位V c 1がベースに印加
されていたトランジスタQ2がカットオフして、メモリ
セルMC内からデータ線りに向かって電流が流れ出なく
なる。これによって、メモリセル内のノードn1とn2
の電位が上昇して、ワード線Wのみが選択されている状
態Tと同じ状jltが一時的に再現される。Therefore, during writing, one word line and a pair of data lines are selected and once set to the readable state as described above, and then, for example, the base voltage of the transistor Q6 is changed according to the input data Di, D. , read reference voltage V r
While the potential VWL is lower than e f, the voltage at the base of the other transistor Q5 in the pair is set to a potential V w higher than the word line selection level V X H.
Lifted by H. Then, the transistor Q2, whose base had been applied with the potential V c 1 of the node n at a high level in the memory cell, is cut off, and current no longer flows from the memory cell MC toward the data line. . As a result, nodes n1 and n2 in the memory cell
, the potential jlt rises, and the state jlt, which is the same as the state T in which only the word line W is selected, is temporarily reproduced.
ところが、この状態では、メモリセル内の低い側のノー
ドn2の電位Vcmが、トランジスタQ6のベースに印
加されている基準電圧Vrafに近いレベルまで上昇さ
れるため、メモリセル内のトランジスタQ1からデータ
線りに向かって電流が少し流れ出す、そのため、ノード
n1の電位が下がり、トランジスタQ2のベース電位が
下がってノードn2の電位が上がる。これによって、フ
リップフロップが自動的に反転され、前と異なるデータ
が書き込まれるようになる。However, in this state, the potential Vcm of the lower node n2 in the memory cell is increased to a level close to the reference voltage Vraf applied to the base of the transistor Q6, so that the data line is disconnected from the transistor Q1 in the memory cell. A current begins to flow a little toward the opposite side, so that the potential of the node n1 decreases, the base potential of the transistor Q2 decreases, and the potential of the node n2 increases. This automatically inverts the flip-flop and writes different data than before.
このように上記実施例の書込み方式の回路では。As described above, in the writing method circuit of the above embodiment.
ワード線選択状態(データ線は非選択)でデータの書込
みが行なわれるようにされている。一方、第1回に示す
従来の書込み方式の回路では、読出し状fi(ワード線
もデータ線も選択されている状態)でα込みが行なわれ
るようにされている。したがって、第4図からも明らか
なように、ワード線選択状態の方が、読出し状態よりも
メモリセル内のノードn1+n2の電位が高くなる。そ
のため、ワード線の振幅の条件を示す前式V X H−
VxL)ΔVcm (=Vxo−Vcm)における電
位差ΔVcmは本実施例のものの方が、第1図のものに
比べて小さくなる。Data is written in a word line selected state (data line not selected). On the other hand, in the circuit of the conventional write method shown in the first part, α writing is performed in the read state fi (state in which both the word line and the data line are selected). Therefore, as is clear from FIG. 4, the potential of the node n1+n2 in the memory cell is higher in the word line selection state than in the read state. Therefore, the above equation, which indicates the condition for the amplitude of the word line, V
The potential difference ΔVcm at VxL)ΔVcm (=Vxo−Vcm) is smaller in this embodiment than in the one shown in FIG.
その結果1本実施例によれば、ワード線の振幅を小さく
することができ、そのためワード線の立上がり時間が短
くなって、読出し速度が向上される。また、ワード線の
振幅が小さくなればデータ線の振幅も小さくできるので
、さらに読出し速度が向上される。しかもこのようにし
てメモリセルの駆動振幅が小さくなると、セルのノイズ
マージンが向上されるようになる。As a result, according to this embodiment, the amplitude of the word line can be made small, so the rise time of the word line is shortened, and the read speed is improved. Further, if the amplitude of the word line is reduced, the amplitude of the data line can also be reduced, so that the read speed is further improved. Furthermore, when the driving amplitude of the memory cell is reduced in this manner, the noise margin of the cell is improved.
しかも、上記実施例では、読出し基準電圧Vrofが印
加され、読出し回路SAに接続されたトランジスタQ3
.Q4とは別個に、書込み電圧VW L t V W
Hが印加される電流切換スイッチQs+Q6が設けられ
ているため、書込み電圧V W Hを読出し基準電圧V
r e fよりも高くしても何ら支障はない。つまり
、第3図に示すような回路溝成の読出し回路を備えたも
のにおいて、書込み時に書込み回路WAからの電圧VW
L、VWHをトランジスタQ3.Q4のベースに供給し
て書込みを行なうとともに、書込み電圧VWHを読出し
基準電圧Vrefよりも高くさせるようにすると、トラ
ンジスタQ3とQ4が飽和するおそれがあるが、上記実
施例では、読出し基4+電圧Vrefが印加されるトラ
ンジスタと書込み電圧VWL、VWHが印加されるトラ
ンジスタを分けたので、読出し回路SA内のトランジス
タQ3とQ4が飽和するおそれはない。Moreover, in the above embodiment, the transistor Q3 to which the read reference voltage Vrof is applied and is connected to the read circuit SA
.. Separately from Q4, write voltage VW L t V W
Since a current changeover switch Qs+Q6 to which H is applied is provided, the write voltage V W H is read out and the reference voltage V
There is no problem in making it higher than r e f. In other words, in a device equipped with a readout circuit with a circuit groove structure as shown in FIG. 3, the voltage VW from the write circuit WA during writing is
L, VWH is connected to transistor Q3. If the write voltage VWH is supplied to the base of Q4 to perform writing and the write voltage VWH is made higher than the read reference voltage Vref, there is a risk that the transistors Q3 and Q4 will be saturated. Since the transistors to which VWL and VWH are applied are separated from the transistors to which write voltages VWL and VWH are applied, there is no risk that transistors Q3 and Q4 in the read circuit SA will be saturated.
なお、上記実施例において、非選択時にデータ線のバイ
アス電圧を与えるトランジスタQ1゜のベース電位は、
書込み時にワード線の非選択レベルVXLよりも低くな
ればよいので、第4図に示すように、メモリセル内の低
い側のノードの電位V c □よりも高くすることがで
きる。In the above embodiment, the base potential of the transistor Q1°, which applies the bias voltage to the data line when not selected, is as follows:
Since it only needs to be lower than the non-selection level VXL of the word line during writing, it can be higher than the potential V c □ of the lower node in the memory cell, as shown in FIG.
なお、上記実施例では、読出し基準電圧V r efが
印加されるトランジスタQ3.Q4と別個に、新たに書
込み回路WAから供給される書込み電圧VWH,VWL
、が印加されるトランジスタQ5とQ6を設けているが
、これに限定されるものでなく、例えば、Yデコーダか
らのデコード信号Yによって制御されるマルチエミッタ
トランジスタQ1oを別々に構成して、このトランジス
タのベースに書込み回路WAから出力される書込み電圧
VWHとVWLをそれぞれ印加して書込みを行なうよう
にしてもよい。In the above embodiment, the transistor Q3. to which the read reference voltage V.sub.ref is applied. Write voltages VWH, VWL newly supplied from the write circuit WA separately from Q4.
, are provided, but the present invention is not limited to this. For example, a multi-emitter transistor Q1o controlled by a decode signal Y from a Y decoder may be configured separately, and this transistor Writing may be performed by respectively applying write voltages VWH and VWL output from the write circuit WA to the bases of the write circuit WA.
[効果]
(1)フリップフロップ型のメモリセルと、このメモリ
セルが接続された一対の選択線に接続され、上記メモリ
セル内のトランジスタとエミッタを共通に接続されてな
る一対の電流切換スイッチトランジス外を有し、この電
流切換スイッチトランジスタのベースに印加される電圧
を制御することにより、メモリセルに保持されたデータ
を読み出しあるいは書き込むようにされた半導体記憶装
置において、上記電流切換スイッチトランジスタの一方
のベース電圧を、読出し時の基準電圧よりも高くするこ
とにより、ワード線のみの選択状態でメモリセルヘのデ
ータの書込みを行なうように構成してなるので、ワード
線のみの選択状態で書込みが行なわれるようになるため
、ワード線の振幅を小さくすることができるという作用
により、ワード線選択時の立上がり時間が短縮され、ア
クセスタイムが向上されるという効果がある。[Effects] (1) A flip-flop type memory cell and a pair of current changeover switch transistors connected to a pair of selection lines to which this memory cell is connected, and whose transistor and emitter in the memory cell are commonly connected. In a semiconductor memory device in which data held in a memory cell is read or written by controlling a voltage applied to the base of the current switching transistor, one of the current switching transistors has a By making the base voltage of the memory cell higher than the reference voltage at the time of reading, data is written into the memory cell with only the word line selected. Therefore, data is written with only the word line selected. As a result, the amplitude of the word line can be reduced, which has the effect of shortening the rise time when selecting the word line and improving the access time.
(2)フリップフロップ型のメモリセルと、このメモリ
セルが接続された一対の選択線に接続され。(2) Connected to a flip-flop type memory cell and a pair of selection lines to which this memory cell is connected.
上記メモリセル内のトランジスタとエミッタを共通に接
続さ九でなる一対の電流切換スイッチトランジスタを有
し、この電流切換スイッチトランジスタのベースに印加
される電圧を制御することにより、メモリセルに保持さ
れたデータを読み出しあるいは書き込むよやにされた半
導体記憶装置において、上記電流切換スイッチトランジ
スタの一方のベース電圧を、読出し時の基準電圧よりも
高くすることにより、ワード線のみの選択状態でメモリ
セルヘのデータの書込みを行なうように構成してなるの
で、ワード線選択状態で書込みが行なわれるようになる
ため、ワード線の振幅を小さくすることができるという
作用により、ワード線の立上がり時のメモリ暑ル振幅(
Vcl−Vo)の減少が小さくなって、メモリセルのノ
イズマージンが向上されるれという効果がある。The memory cell has a pair of current changeover switch transistors connected in common to the transistor and the emitter, and by controlling the voltage applied to the base of this current changeover switch transistor, the voltage held in the memory cell is In a semiconductor memory device designed to read or write data, by setting the base voltage of one of the current switching transistors higher than the reference voltage during reading, data can be transferred to the memory cell with only the word line selected. Since it is configured to perform writing, writing is performed in the word line selected state, so the amplitude of the word line can be reduced, and the memory heat amplitude (
This has the effect of reducing the decrease in Vcl-Vo) and improving the noise margin of the memory cell.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが1本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、メモリセルの構
成および読出し回路や書込み回路の構成は、前記実施例
のものに限らず種々の変形例が考えられる。Although the invention made by the present inventor has been specifically explained above based on examples, it goes without saying that the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Nor. For example, the structure of the memory cell and the structure of the read circuit and the write circuit are not limited to those of the embodiment described above, and various modifications can be considered.
第1図は1本発明に先立って提案されたバイポーラ型ス
タティックRAMの要部構成例を示す回路図。
第2図は、その回路の動作を説明するための各信号およ
びノードの電位関係の一例を示すタイミングチャート、
第3図は1本発明をバイポーラ型スタティックRAMに
適用した場合の要部の一実施例を示す回路図。
第4図は、その動作を説明するためのタイミングチャー
ト。
第5図は、書込み回路の一例を示す回路図である。
X−DEC・・・・Xデコーダ、Y−DEC・・・・Y
デコーダ、M−ARY・・・・メモリアレイ、MC・・
・・メモリセル、W・・・・ワード線、D、D・・・・
選択線(データ線)、SA・・・・読出し回路、WA・
・・・書込み回路。
第 1 図
しCAVEと V二に第 2
図
第 4 図
作問−4ででIワー¥i条 1 $乏2乙し :
そ込2す 1ずゴてFIG. 1 is a circuit diagram showing an example of the main part configuration of a bipolar static RAM proposed prior to the present invention. FIG. 2 is a timing chart showing an example of the potential relationship between each signal and node to explain the operation of the circuit, and FIG. 3 is an implementation of the main part when the present invention is applied to a bipolar static RAM. Circuit diagram showing an example. FIG. 4 is a timing chart for explaining the operation. FIG. 5 is a circuit diagram showing an example of a write circuit. X-DEC...X decoder, Y-DEC...Y
Decoder, M-ARY...Memory array, MC...
...Memory cell, W...Word line, D, D...
Selection line (data line), SA...readout circuit, WA...
...Writing circuit. Figure 1: CAVE and V2: 2nd
Diagram No. 4 In drawing question-4, I have ¥1,000,000,000,000,000,000,000,000,000,000,000.
Sogome 2su 1zugote
Claims (1)
ルが接続された一対の選択線に接続され、上記メモリセ
ル内のトランジスタとエミッタを共通に接続されてなる
一対の電流切換スイッチトランジスタを有し、この電流
切換スイッチトランジスタのベースに印加される電圧を
制御することにより、メモリセルに保持されたデータを
読み出しあるいは書き込むようにされた半導体記憶装置
であって、上記電流切換スイッチトランジスタの一方の
ベース電圧を、読出し時の基準電圧よりも高くすること
により、ワード線のみの選択状態でメモリセルヘのデー
タの書込みを行なうように構成されてなることを特徴と
する半導体記憶装置。 2、上記メモリセルは、一対の駆動トランジスタと、こ
の駆動トランジスタのコレクタ側に接続された負荷抵抗
と、この負荷抵抗と並列に設けられ互いに直列接続され
たショットキ・バリヤ・ダイオードおよび抵抗とから構
成されてなることを特徴とする特許請求の範囲第1項記
載の半導体記憶装置。 3、上記電流切換スイッチトランジスタが、このトラン
ジスタと同様にメモリセル内の駆動トランジスタとエミ
ッタを共通に接続されてベースに読出し基準電圧を受け
るようにされた読出し用の電流切換スイッチトランジス
タと別個に設けられてなることを特徴とする特許請求の
範囲第1項もしくは第2項記載の半導体記憶装置。[Claims] 1. A flip-flop type memory cell, and a pair of current switches connected to a pair of selection lines to which this memory cell is connected, and in which a transistor and an emitter in the memory cell are commonly connected. A semiconductor memory device comprising a switch transistor and configured to read or write data held in a memory cell by controlling a voltage applied to the base of the current changeover switch transistor, the current changeover switch being configured to read or write data held in a memory cell. 1. A semiconductor memory device characterized in that the base voltage of one of the transistors is made higher than a reference voltage during reading, thereby writing data into a memory cell with only a word line selected. 2. The memory cell is composed of a pair of drive transistors, a load resistor connected to the collector side of the drive transistor, and a Schottky barrier diode and a resistor provided in parallel with the load resistor and connected in series with each other. A semiconductor memory device according to claim 1, characterized in that the semiconductor memory device is made of: 3. The current changeover switch transistor is provided separately from a readout current changeover switch transistor whose emitter is commonly connected to the drive transistor in the memory cell and whose base receives a readout reference voltage, similar to this transistor. A semiconductor memory device according to claim 1 or 2, characterized in that the semiconductor memory device is made of a semiconductor memory device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59187905A JPS6166292A (en) | 1984-09-10 | 1984-09-10 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59187905A JPS6166292A (en) | 1984-09-10 | 1984-09-10 | Semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6166292A true JPS6166292A (en) | 1986-04-05 |
Family
ID=16214250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59187905A Pending JPS6166292A (en) | 1984-09-10 | 1984-09-10 | Semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6166292A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6370996A (en) * | 1986-09-11 | 1988-03-31 | Fujitsu Ltd | Semiconductor memory device |
JPS6488662A (en) * | 1987-09-29 | 1989-04-03 | Fujitsu Ltd | Semiconductor memory |
JP2007107581A (en) * | 2005-10-12 | 2007-04-26 | Nissan Motor Co Ltd | Double tube branch structure and its manufacturing method |
-
1984
- 1984-09-10 JP JP59187905A patent/JPS6166292A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6370996A (en) * | 1986-09-11 | 1988-03-31 | Fujitsu Ltd | Semiconductor memory device |
JPS6488662A (en) * | 1987-09-29 | 1989-04-03 | Fujitsu Ltd | Semiconductor memory |
JP2007107581A (en) * | 2005-10-12 | 2007-04-26 | Nissan Motor Co Ltd | Double tube branch structure and its manufacturing method |
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