JPS6165351A - 制御システム - Google Patents
制御システムInfo
- Publication number
- JPS6165351A JPS6165351A JP18709484A JP18709484A JPS6165351A JP S6165351 A JPS6165351 A JP S6165351A JP 18709484 A JP18709484 A JP 18709484A JP 18709484 A JP18709484 A JP 18709484A JP S6165351 A JPS6165351 A JP S6165351A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- bus
- local
- internal bus
- dam
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分針〕
本発明は、DMAによる処理をする機能を有する制御シ
ステムに関するものである。
ステムに関するものである。
DMA Kよる処理は、システムのパフォーマンスを向
上できる利点を有すゐことから、制御システムに適用さ
れる場合が多い。
上できる利点を有すゐことから、制御システムに適用さ
れる場合が多い。
このようなりMA Kよる処理を行なう制御システムの
従来例の構成プロ、り図を第3図に示す。
従来例の構成プロ、り図を第3図に示す。
第3図において、10はマイクロプロセッサユニ、ト(
以下、IJPUとする)、20はメインメモリ、3oは
第1のディバイス、40は第2のディバイス、50はD
k(A :I yトローラ(以下、DMACとする)、
6゜は内部バスである。
以下、IJPUとする)、20はメインメモリ、3oは
第1のディバイス、40は第2のディバイス、50はD
k(A :I yトローラ(以下、DMACとする)、
6゜は内部バスである。
1JPU10、メインメモリ20およびDMA コント
ローラ50は内部バス60に接続されている。また、第
1のディバイス30および第2のディバイス40は、第
1のインタフェイス31および第2のインタフェイス4
1を介して内部バス60に接続されている。
ローラ50は内部バス60に接続されている。また、第
1のディバイス30および第2のディバイス40は、第
1のインタフェイス31および第2のインタフェイス4
1を介して内部バス60に接続されている。
μPU 10は、システム全体の制御を行なう。
DMAC50は、メインメモリ20、第1のディバイス
30および第2のディバイス40について、それぞれの
間でDMA Kよるデータ転送を行なわせる。
30および第2のディバイス40について、それぞれの
間でDMA Kよるデータ転送を行なわせる。
第3図に示すシステムでは、DMA動作として3種類を
行なうことができる。すなわち、第1のディバイス30
と第2のディバイス40の間(IK示す部分)のDMA
動作、メインメモリ20と第1のディバイス300間(
nに示す部分)のDMA動作およびメインメモリ20と
第2のディバイス40の間(Iに示す部分)のDMA動
作である。また、これらのDMA動作の応用として、メ
インメモリ2oを一時的なバッファとして用いて第1の
ディバイス30と第2のディバイス400間でDMA動
作を行なうこともできる。
行なうことができる。すなわち、第1のディバイス30
と第2のディバイス40の間(IK示す部分)のDMA
動作、メインメモリ20と第1のディバイス300間(
nに示す部分)のDMA動作およびメインメモリ20と
第2のディバイス40の間(Iに示す部分)のDMA動
作である。また、これらのDMA動作の応用として、メ
インメモリ2oを一時的なバッファとして用いて第1の
ディバイス30と第2のディバイス400間でDMA動
作を行なうこともできる。
第1のディバイス30と第2のディバイス40との間の
DMA動作では次の2つの場合がある。
DMA動作では次の2つの場合がある。
すなわち、第1のディバイス30と第2のディバイス4
0のデータ転送速度が同一である場合(以下、■の場合
とする)は、一時的なバッファを設けることなくバース
ト方式(burst mode )でDMAによるデー
タ転送ができ、処理時間は一番短くなる。
0のデータ転送速度が同一である場合(以下、■の場合
とする)は、一時的なバッファを設けることなくバース
ト方式(burst mode )でDMAによるデー
タ転送ができ、処理時間は一番短くなる。
一方、第1のディバイス30と第2のディバイス40の
データ転送速度が異なる場合(以下、■の場合とする)
は、メインメモリ20を一時的なバッファとして用い、
適当なデータ数に区切り、相互のディバイスの最大デー
タ転送速度を生かすようなバースト方式のDMA動作が
行なわれる。
データ転送速度が異なる場合(以下、■の場合とする)
は、メインメモリ20を一時的なバッファとして用い、
適当なデータ数に区切り、相互のディバイスの最大デー
タ転送速度を生かすようなバースト方式のDMA動作が
行なわれる。
しかし、■の場合は、DMA動作の間は、内部バス60
はDMAに専有され、μp[710において、外部への
アクセス例えばμPU10からメインメモリ20へのア
クセス等が不可能になる。このため、μPU10の処理
のパフォーマンスが低下するという問題点があった。
はDMAに専有され、μp[710において、外部への
アクセス例えばμPU10からメインメモリ20へのア
クセス等が不可能になる。このため、μPU10の処理
のパフォーマンスが低下するという問題点があった。
また、■の場合は、一時的なパ、7アメモリへの入力の
ためのDMA動作と、このバッファからの出力のための
DMA動作を並列に行なわせると、■の場合に比べて、
DMA によるデータ転送回数は倍になシ、シかも上
述した2種類のDMA動作の切り換えにおいても双方の
DMA動作のタイミングを調整するためのダミ一時間が
生じる。このため、DMAによる処理時間が長くなp、
pptzoのパフォーマンスが低下するという問題点が
あった。
ためのDMA動作と、このバッファからの出力のための
DMA動作を並列に行なわせると、■の場合に比べて、
DMA によるデータ転送回数は倍になシ、シかも上
述した2種類のDMA動作の切り換えにおいても双方の
DMA動作のタイミングを調整するためのダミ一時間が
生じる。このため、DMAによる処理時間が長くなp、
pptzoのパフォーマンスが低下するという問題点が
あった。
本発明は上述した問題点を除去するためになされたもの
であり、DMAによるデータ転送はバースト方式によシ
最小時間で行なわれ、しかもDMA動作の間もIIPU
が外部へのアクセスを可能とした制御システムを実現す
ることを目的とする。
であり、DMAによるデータ転送はバースト方式によシ
最小時間で行なわれ、しかもDMA動作の間もIIPU
が外部へのアクセスを可能とした制御システムを実現す
ることを目的とする。
本発明は、システムの内部バスと、核内部パスに接続さ
れていて、システム全体の制御を行なうマイクロプロセ
ッサと、前記内部バスに接続されているメインメモリと
、前記内部バスにドライバ/レシーバを介して接続され
ている複数組のローカルバスと、前記各ローカルバスに
接続されていて、DMA Kよる処理を必要とするディ
バイスと、前記各ローカルバスに接続されていて、同じ
ローカルバスに接続されているディバイスにDMA K
よる処理を行なわせるDMAコントロー2と、前記各ロ
ーカルバス間のデータの転送速度を整合するバッファと
、前記内部バスに接続されていて、各DMAコントロー
ラからの信号に基づいて前記ドライバ/レシーバに信号
を送ることによって、DλIA動作に関与するローカル
バスを内部バスから遮断するコントローラとを具備した
ことを特徴とする制御システムである。
れていて、システム全体の制御を行なうマイクロプロセ
ッサと、前記内部バスに接続されているメインメモリと
、前記内部バスにドライバ/レシーバを介して接続され
ている複数組のローカルバスと、前記各ローカルバスに
接続されていて、DMA Kよる処理を必要とするディ
バイスと、前記各ローカルバスに接続されていて、同じ
ローカルバスに接続されているディバイスにDMA K
よる処理を行なわせるDMAコントロー2と、前記各ロ
ーカルバス間のデータの転送速度を整合するバッファと
、前記内部バスに接続されていて、各DMAコントロー
ラからの信号に基づいて前記ドライバ/レシーバに信号
を送ることによって、DλIA動作に関与するローカル
バスを内部バスから遮断するコントローラとを具備した
ことを特徴とする制御システムである。
以下、図面により本発明を説明する。
第1図は本発明にかかる制御システムの一実施例を示し
た構成ブロック図である。第1図において第3図と同一
のものは同一符号を付ける。
た構成ブロック図である。第1図において第3図と同一
のものは同一符号を付ける。
第1図において、70はディバイス、801は第1のロ
ーカルバス、802ハ第2のローカルバス、901は第
1のドライバ/レシーバ、902は第2のドライバ/レ
シーバ、100 は第1のディバイス、1002は第
2のディバイス、1101は第1のDMAC、1102
は第2のDMAC,120はバッファ、130はコント
ローラである。
ーカルバス、802ハ第2のローカルバス、901は第
1のドライバ/レシーバ、902は第2のドライバ/レ
シーバ、100 は第1のディバイス、1002は第
2のディバイス、1101は第1のDMAC、1102
は第2のDMAC,120はバッファ、130はコント
ローラである。
ディバイス70は、DMAによる処理を必要としないデ
ィバイスであシ、内部バス60に接続されている。
ィバイスであシ、内部バス60に接続されている。
第1のローカルバス801は、内部バス60と仕様が同
一のものであυ、第1のドライバ/レシーバ90□を介
して内部バス60に接続されている。
一のものであυ、第1のドライバ/レシーバ90□を介
して内部バス60に接続されている。
第1のドライバ/レシーバ901は、トライステートの
ドライバ/レシーバである。
ドライバ/レシーバである。
第1のディバイス100□は、DMAによる処理を必要
とするディバイスであシ、第1のインタフェイス101
1を介して第1のローカルバス801に接続されている
。
とするディバイスであシ、第1のインタフェイス101
1を介して第1のローカルバス801に接続されている
。
第1のDh(AC1101は、第1のローカルバス80
1に接続されていて、第1のディバイス1001にDM
Aによる処理を行なわせる。
1に接続されていて、第1のディバイス1001にDM
Aによる処理を行なわせる。
第2のローカルバス80、第2のドライバ/しシーバ9
0、第2のディバイス100、第2のインタフエイス1
012および第2のDMAC110も同様の構成になっ
ている。
0、第2のディバイス100、第2のインタフエイス1
012および第2のDMAC110も同様の構成になっ
ている。
バッファ120は、FIFO(first in fi
、rst out )方式でデータ転送をするバッファ
であり、第1のローカルバス80 と第2のローカルバ
ス802の間の」。
、rst out )方式でデータ転送をするバッファ
であり、第1のローカルバス80 と第2のローカルバ
ス802の間の」。
データ転送速度を整合する。
コントローラー30は、内部バス60に接続されていて
、第1および第2のDh(AC110および1102か
らの信号に基づいて、第1および第2のドライバ/レシ
ーバ90 および90に信号を送ることによつて、DM
A動作に関与するローカルバスを内部バス60から遮断
する。
、第1および第2のDh(AC110および1102か
らの信号に基づいて、第1および第2のドライバ/レシ
ーバ90 および90に信号を送ることによつて、DM
A動作に関与するローカルバスを内部バス60から遮断
する。
次に1このような制御システムの動作について説明する
。
。
第2図は第1のシステムの動作説明用のタイムチャート
である。
である。
先ず、ノーマルモードでは、DMA動作は行表われてい
なくて、第1および第2のローカルバス80 および
80 は、ともに内部バス60に接続されている。この
ときには、バス全体の主導権はlJPUloに$D、p
puloが各々のディバイスにアクセスを行なう。この
状態で、ディバイス側からのDMA動作の要求がコント
ロー郷介してIJPUlGに与えられると、IIPUl
oおよび、コントローラ130は、DMA動作の準備と
、ローカルバスと内部バスの切り離しの準備を行なう。
なくて、第1および第2のローカルバス80 および
80 は、ともに内部バス60に接続されている。この
ときには、バス全体の主導権はlJPUloに$D、p
puloが各々のディバイスにアクセスを行なう。この
状態で、ディバイス側からのDMA動作の要求がコント
ロー郷介してIJPUlGに与えられると、IIPUl
oおよび、コントローラ130は、DMA動作の準備と
、ローカルバスと内部バスの切り離しの準備を行なう。
この状態は、AiK示す状態である。準備が完了すると
、コントローラ130はドライバ/レシーバ90□と9
02に信号を送って、バスを切り離し、DMAモードへ
と移る。この時点がA2に示す時点である。
、コントローラ130はドライバ/レシーバ90□と9
02に信号を送って、バスを切り離し、DMAモードへ
と移る。この時点がA2に示す時点である。
DMAモードでは、内部バス6oから切り離された第1
のローカルバス80 と第2のローカルバス8020
間でDMA動作が行なわれている。この状態では、内部
バス60の主導権はIJPU 1Gが、第10ローカル
バス801の主導権は第1のDMAC1101が、第2
のローカルバス802の主導mは第2のDMAC110
□がそれぞれ有している。したがって、第1のディバイ
ス1001と第2のディバイス1002がDMA動作中
に1内部バス6o上のpPUloは、内部バス6o上の
ディバイス例えば70等については、自由にアクセスで
きる。またDMA動作については、DMA処理を行なっ
ているディバイス1001および1002がローカルバ
ス801および802を専有し、高速でデータを転送す
ることができる。この状態がA3Vc示す状態である。
のローカルバス80 と第2のローカルバス8020
間でDMA動作が行なわれている。この状態では、内部
バス60の主導権はIJPU 1Gが、第10ローカル
バス801の主導権は第1のDMAC1101が、第2
のローカルバス802の主導mは第2のDMAC110
□がそれぞれ有している。したがって、第1のディバイ
ス1001と第2のディバイス1002がDMA動作中
に1内部バス6o上のpPUloは、内部バス6o上の
ディバイス例えば70等については、自由にアクセスで
きる。またDMA動作については、DMA処理を行なっ
ているディバイス1001および1002がローカルバ
ス801および802を専有し、高速でデータを転送す
ることができる。この状態がA3Vc示す状態である。
これらのDMA処理が終了すると、コントロー2130
は、ドライバ/レシーバ901と902に信号を送って
、内部バス60に第1および第2のローカルバス801
および802を接続する。これKよって、再びノーマル
モードへ移る。この時点がAに示す時点である。
は、ドライバ/レシーバ901と902に信号を送って
、内部バス60に第1および第2のローカルバス801
および802を接続する。これKよって、再びノーマル
モードへ移る。この時点がAに示す時点である。
なお、実施例ではローカルバスが2本設けられている場
合について説明したが、ローカルバスはDMA処理を必
要とするディバイスの数、DMA処理を行なう時期等に
応じて2本以外の数だけ設けられていてもよい。
合について説明したが、ローカルバスはDMA処理を必
要とするディバイスの数、DMA処理を行なう時期等に
応じて2本以外の数だけ設けられていてもよい。
このような制御システムによれば、次のような効果が得
られる。
られる。
すなわち、DMAモードでは、第1のローカルパス80
1と第2のローカルバス802は内部ハス6oカら切り
離され、内部バス60の主導権はμPU10が、第1の
ローカルバス801の主導権は第1のDMAC1101
カ、jlE 2のローカルバス802の主導権は第2の
DMAC1102がそれぞれ有する。これによって、D
MAによるデータ転送はバースト方式によシ最小時間で
行なうことができ、しかもDMA動作の間もIJPUI
Oは外部へのアクセスが可能になる。このため、1つの
IIPUを有するDMA処理ができるシステムとしては
、最大限のパフォーマンスを得ることができる。
1と第2のローカルバス802は内部ハス6oカら切り
離され、内部バス60の主導権はμPU10が、第1の
ローカルバス801の主導権は第1のDMAC1101
カ、jlE 2のローカルバス802の主導権は第2の
DMAC1102がそれぞれ有する。これによって、D
MAによるデータ転送はバースト方式によシ最小時間で
行なうことができ、しかもDMA動作の間もIJPUI
Oは外部へのアクセスが可能になる。このため、1つの
IIPUを有するDMA処理ができるシステムとしては
、最大限のパフォーマンスを得ることができる。
第1図は本発明にかかる制御システムの一実施例の構成
ブロック図、第2は第1図のシステムの動作説明図、第
5図は制御システムの従来例の構成プロ、り図である。 10・・・マイクロプロセッサユニット、2o・・・メ
インメモリ、60・・・内部ハス、80 、80
・・・ローカルバス、901,902・・・ドライバ/
レシーバ、1001゜100・・・ディバイス、110
、110・・・DMAコントローう、120・・・バ
ッファ、130・・・コントローラ。
ブロック図、第2は第1図のシステムの動作説明図、第
5図は制御システムの従来例の構成プロ、り図である。 10・・・マイクロプロセッサユニット、2o・・・メ
インメモリ、60・・・内部ハス、80 、80
・・・ローカルバス、901,902・・・ドライバ/
レシーバ、1001゜100・・・ディバイス、110
、110・・・DMAコントローう、120・・・バ
ッファ、130・・・コントローラ。
Claims (1)
- 【特許請求の範囲】 システムの内部バスと、 該内部バスに接続されていて、システム全体の制御を行
なうマイクロプロセッサユニットと、前記内部バスに接
続されているメインメモリと、前記内部バスにドライバ
/レシーバを介して接続されている複数組のローカルバ
スと、 前記各ローカルバスに接続されていて、DMAによる処
理を必要とするディバイスと、 前記各ローカルバスに接続されていて、同じローカルバ
スに接続されているディバイスにDMAによる処理を行
なわせるDMAコントローラと、前記各ローカルバス間
のデータの転送速度を整合するバッファと、 前記内部バスに接続されていて、各DMAコントローラ
からの信号に基づいて前記ドライバ/レシーバに信号を
送ることによって、DMA動作に関与するローカルバス
を内部バスから遮断するコントローラ とを具備したことを特徴とする制御システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18709484A JPS6165351A (ja) | 1984-09-06 | 1984-09-06 | 制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18709484A JPS6165351A (ja) | 1984-09-06 | 1984-09-06 | 制御システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6165351A true JPS6165351A (ja) | 1986-04-03 |
Family
ID=16199998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18709484A Pending JPS6165351A (ja) | 1984-09-06 | 1984-09-06 | 制御システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6165351A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6346559A (ja) * | 1986-08-13 | 1988-02-27 | Nec Corp | Dmaコントロ−ラ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
JPS56153422A (en) * | 1980-04-28 | 1981-11-27 | Fujitsu Ltd | Data processor |
-
1984
- 1984-09-06 JP JP18709484A patent/JPS6165351A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
JPS56153422A (en) * | 1980-04-28 | 1981-11-27 | Fujitsu Ltd | Data processor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6346559A (ja) * | 1986-08-13 | 1988-02-27 | Nec Corp | Dmaコントロ−ラ |
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