JPS6158262A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6158262A JPS6158262A JP17825284A JP17825284A JPS6158262A JP S6158262 A JPS6158262 A JP S6158262A JP 17825284 A JP17825284 A JP 17825284A JP 17825284 A JP17825284 A JP 17825284A JP S6158262 A JPS6158262 A JP S6158262A
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- semiconductor device
- circuit
- metal
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 230000015556 catabolic process Effects 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 230000002265 prevention Effects 0.000 claims description 8
- 230000003068 static effect Effects 0.000 abstract description 6
- 230000005611 electricity Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 230000003449 preventive effect Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 abstract 1
- 230000006378 damage Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は金B−N型半導体−P型半導体(M−N−P
)の構造を有する素子を静電破壊防止素子として用い友
中導体装置に関する。
)の構造を有する素子を静電破壊防止素子として用い友
中導体装置に関する。
集積回路(IC)として製造される半導体装置は、その
特性の向上のtめ、浅い拡散が用いられるようになシ、
MO8fi半導体装置のみならず・ぐイボーラ型半導体
装置においても、静電破壊を引き起こす場合が生ずるよ
うになった。これに対する対策としては、装置側には特
に新たな防止素子を設けることはせず、半導体装置を取
扱う場合に注意して静電エネルギーの印加を防ぐよりに
したシ、装置の入出力端子と接地まtは電源との間に逆
極性にダイオードを接続する等して装置の静電エネルギ
ー1による破壊を防止していto 〔発明が解決しようとする問題点〕 しかしながら、前述の、装置の取扱いに注意して静電破
壊を防止することは取扱い作業者に余分の配慮を強いる
ことになシ、装置として静電破壊に充分耐え得るものが
要求される。また、ダイオードを設ける方法は、内部装
置に影響を与えないで大きな静電エネルギーに耐え得る
という観点から必ずしも満足のできるものでなかった。
特性の向上のtめ、浅い拡散が用いられるようになシ、
MO8fi半導体装置のみならず・ぐイボーラ型半導体
装置においても、静電破壊を引き起こす場合が生ずるよ
うになった。これに対する対策としては、装置側には特
に新たな防止素子を設けることはせず、半導体装置を取
扱う場合に注意して静電エネルギーの印加を防ぐよりに
したシ、装置の入出力端子と接地まtは電源との間に逆
極性にダイオードを接続する等して装置の静電エネルギ
ー1による破壊を防止していto 〔発明が解決しようとする問題点〕 しかしながら、前述の、装置の取扱いに注意して静電破
壊を防止することは取扱い作業者に余分の配慮を強いる
ことになシ、装置として静電破壊に充分耐え得るものが
要求される。また、ダイオードを設ける方法は、内部装
置に影響を与えないで大きな静電エネルギーに耐え得る
という観点から必ずしも満足のできるものでなかった。
本発明が解決しようとする問題点は、現在の装置におけ
る内部回路の特性に影響を与えないで破壊の防止ができ
る静電エネルギー値が低いことである。
る内部回路の特性に影響を与えないで破壊の防止ができ
る静電エネルギー値が低いことである。
従って本発明の目的は、半導体装置の内部回路に対して
は、できるだけその影響を避けて特性の低下がなり、シ
かも大きな静電エネルギーの印加に対して装置の破壊を
防止することが可能な静電破壊防止素子を備え九半導体
装置を提供することにある。
は、できるだけその影響を避けて特性の低下がなり、シ
かも大きな静電エネルギーの印加に対して装置の破壊を
防止することが可能な静電破壊防止素子を備え九半導体
装置を提供することにある。
本発明は、上記問題点を改善した半導体装置を提供する
もので、その手段は、金属−N型半導体−Pg半導体の
構造を有する素子の金属側を半導体装置の内部回路の入
力または出力回路に接続し、P型半導体側を接地または
電源に接続した静電破壊防止素子を備え九半導体装置、
によってなされる。
もので、その手段は、金属−N型半導体−Pg半導体の
構造を有する素子の金属側を半導体装置の内部回路の入
力または出力回路に接続し、P型半導体側を接地または
電源に接続した静電破壊防止素子を備え九半導体装置、
によってなされる。
〔作用〕
本発明の半導体装置はM−N−Pg構造素子金属(M)
側を外部端子に接続し、P型半導体(P)側を接地また
は電源に接続して、ショットキーダイオード(SBD)
とダイオードの直列回路が接続され次効果をも次らす。
側を外部端子に接続し、P型半導体(P)側を接地また
は電源に接続して、ショットキーダイオード(SBD)
とダイオードの直列回路が接続され次効果をも次らす。
M−N−P構造を有する素子はM −N (SBD)の
順方向電洲密度が犬の時PNPトランジスタアクション
を起こし、M−N−POM側に静電気のような急峻な立
上りの大振幅な・ぐルスが印加された場合、M−N間に
M(r’)NPトランジスタのペースをチャージアップ
するための電流が流れて、MNPトランジスタがオン状
態となる。このMNPトランジスタのオン電流によシ静
電チャージを放電させ、静電破壊から他の内部回路素子
を保護する。
順方向電洲密度が犬の時PNPトランジスタアクション
を起こし、M−N−POM側に静電気のような急峻な立
上りの大振幅な・ぐルスが印加された場合、M−N間に
M(r’)NPトランジスタのペースをチャージアップ
するための電流が流れて、MNPトランジスタがオン状
態となる。このMNPトランジスタのオン電流によシ静
電チャージを放電させ、静電破壊から他の内部回路素子
を保護する。
本発明の第1の実施例としての半導体装置のブロック回
路図が第1図に示される。本装置は内部回路11と少な
くとも1つ、本例では4個の静電破壊防止素子としての
M−N−P構造素子12を具備する。各M−N−P構造
素子12は内部回路11の入力ま次は出力端子と電源v
ccまたは接地GNDO間に接続される。
路図が第1図に示される。本装置は内部回路11と少な
くとも1つ、本例では4個の静電破壊防止素子としての
M−N−P構造素子12を具備する。各M−N−P構造
素子12は内部回路11の入力ま次は出力端子と電源v
ccまたは接地GNDO間に接続される。
M−N−P構造素子12の等両回路は第2図に示される
。すなわちM−N間にシ、ットキーダイオード(SBD
)が形成され、N−P間にダイオードが形成される。さ
らに、上記ショットキーダイオードとダイオードの直列
回路は、第3図に示されるようなMNPトランジスタと
等4+11と考えることができる。M−N−P構造を有
する素子はM−N(SBD)の順方向電流の密度が大の
時、PNPトランジスタアクションを起こす。この特性
を利用して、M−N−PQM側に静電気のような急峻な
立上シの大振幅なパルスが印加され友場合、M−N間に
MNP トランジスタのペースをチャージアップするた
めの電流が流れて、 MNP )ランジスタがオン状態
となる。このMNPのオン電流によシ静電チャージを放
電させ、静電破壊から内部回路11を保護することがで
きる。
。すなわちM−N間にシ、ットキーダイオード(SBD
)が形成され、N−P間にダイオードが形成される。さ
らに、上記ショットキーダイオードとダイオードの直列
回路は、第3図に示されるようなMNPトランジスタと
等4+11と考えることができる。M−N−P構造を有
する素子はM−N(SBD)の順方向電流の密度が大の
時、PNPトランジスタアクションを起こす。この特性
を利用して、M−N−PQM側に静電気のような急峻な
立上シの大振幅なパルスが印加され友場合、M−N間に
MNP トランジスタのペースをチャージアップするた
めの電流が流れて、 MNP )ランジスタがオン状態
となる。このMNPのオン電流によシ静電チャージを放
電させ、静電破壊から内部回路11を保護することがで
きる。
上述のM−N−P構造素子12の断面図が第4図に示さ
れる。この構造素子12は金属部(M)21、P型半導
体電極部(P)22、絶縁膜23、アイソレーションと
してのP型半導体(P)24、基板(SUB)(P )
25、エピタキシャル成長されたN型半導体(N)2
6、および濃度の高いN型半導体(n”b)27を具備
する。図面において括弧内に示したP、N等はそれぞれ
P型、N型半導体またはこれ等に接続されていることを
示す。
れる。この構造素子12は金属部(M)21、P型半導
体電極部(P)22、絶縁膜23、アイソレーションと
してのP型半導体(P)24、基板(SUB)(P )
25、エピタキシャル成長されたN型半導体(N)2
6、および濃度の高いN型半導体(n”b)27を具備
する。図面において括弧内に示したP、N等はそれぞれ
P型、N型半導体またはこれ等に接続されていることを
示す。
本発明の第2の実施例としての半導体装置のM−N−P
構造素子の断面図が第5図に示される。
構造素子の断面図が第5図に示される。
本実施例の構造素子は、金属部(M)31、P型半導体
電極部(P)32、絶縁膜33、アイソレーションとし
てのP型半導体34、基板(SUB)35、N型半導体
(N)36、高濃度N型半導体(n”b)37、および
選択拡散されたP+拡散層38を具備する。この実施例
は第1の実施例Vc比べて、P+拡散層38を追加する
点が異なシ、他は同様である。このP拡散層の追加によ
、2 MNP トランジスタのエミッタコレクタ間のブ
レークダウン電圧を制御することができる。
電極部(P)32、絶縁膜33、アイソレーションとし
てのP型半導体34、基板(SUB)35、N型半導体
(N)36、高濃度N型半導体(n”b)37、および
選択拡散されたP+拡散層38を具備する。この実施例
は第1の実施例Vc比べて、P+拡散層38を追加する
点が異なシ、他は同様である。このP拡散層の追加によ
、2 MNP トランジスタのエミッタコレクタ間のブ
レークダウン電圧を制御することができる。
本発明の第3の実施例としての半導体装置のM−N−P
構造素子の断面図が第6図に示される。
構造素子の断面図が第6図に示される。
本実施例の荷造素子は、金属部(M)41、P凰半導体
電極部(P)42、絶縁膜43、アイソレーションとし
てのP型半導体44、基板(SUB)45、エピタキシ
ャル成長によるN型半導体(n)46、高濃度N型半導
体(n b)47 、選択拡散されたP+拡歓層48、
接地(GND)電極49、および配線・々ターン50を
具備する。この実施例が第2の実施例と異なる点は、接
地電極49を設け、配線パターン50でP型半導体電極
42と接続する点である。これKよυ、特性の安定化を
実現できる。またこの構造素子はMNP トランジスタ
の逆トランジスタとして利用できる。
電極部(P)42、絶縁膜43、アイソレーションとし
てのP型半導体44、基板(SUB)45、エピタキシ
ャル成長によるN型半導体(n)46、高濃度N型半導
体(n b)47 、選択拡散されたP+拡歓層48、
接地(GND)電極49、および配線・々ターン50を
具備する。この実施例が第2の実施例と異なる点は、接
地電極49を設け、配線パターン50でP型半導体電極
42と接続する点である。これKよυ、特性の安定化を
実現できる。またこの構造素子はMNP トランジスタ
の逆トランジスタとして利用できる。
前述の第1ないしゐ3の実施例において濃度の高いN型
半導体(nb)層27,37、および47は省略するこ
ともできる。
半導体(nb)層27,37、および47は省略するこ
ともできる。
またバイポーラ型の半導体装置の場合、ボンディングパ
ッドを前述の実施例の構造素子のように変形することに
よシ、スペースの有効利用をすることができる。
ッドを前述の実施例の構造素子のように変形することに
よシ、スペースの有効利用をすることができる。
本発明によれば、内部回路に対しては、できるだけその
影響が少ないようにして、特性の低下を避け、しかも大
きな静電エネルギーの印加に対して装置の破壊を防止す
ることが可能な静電破壊防止素子を備えた半導体装置を
得ることがでさる。
影響が少ないようにして、特性の低下を避け、しかも大
きな静電エネルギーの印加に対して装置の破壊を防止す
ることが可能な静電破壊防止素子を備えた半導体装置を
得ることがでさる。
第1図は本発明の第1の実施例としての半導体装置のブ
ロック回路図、第2図は第1図の装置における静電破壊
防止素子としてのM −N −P構造素子の等価回路図
、第3図は第2図のM−N−P構造素子の別の等価回路
図、第4図は第2図のM−N−P構造素子の断面図、第
5図は本発明の第2の実施例におけるM−N−P構造素
子の断面図、および第6図は本発明の第3の実施例にお
け、るM−N−P構造素子の断面図である。 11・・・内部回路、12・・・M −N −P構造素
子、21・・・金属部、22・・・P型半導体電極、2
6・・・N型半導体、31・・・金属部、32・・・P
m、半導体電極、36・・・N型半導体、38・・・P
+拡散1組41・・・金属部、42・・・P型′!/−
導体!極、46・・・N型半導体、48・・・P“拡散
層、49・・・接地電極、50・・・配線・母ターン。
ロック回路図、第2図は第1図の装置における静電破壊
防止素子としてのM −N −P構造素子の等価回路図
、第3図は第2図のM−N−P構造素子の別の等価回路
図、第4図は第2図のM−N−P構造素子の断面図、第
5図は本発明の第2の実施例におけるM−N−P構造素
子の断面図、および第6図は本発明の第3の実施例にお
け、るM−N−P構造素子の断面図である。 11・・・内部回路、12・・・M −N −P構造素
子、21・・・金属部、22・・・P型半導体電極、2
6・・・N型半導体、31・・・金属部、32・・・P
m、半導体電極、36・・・N型半導体、38・・・P
+拡散1組41・・・金属部、42・・・P型′!/−
導体!極、46・・・N型半導体、48・・・P“拡散
層、49・・・接地電極、50・・・配線・母ターン。
Claims (3)
- 1.金属−N型半導体−P型半導体の構造を有する素子
の金属側を半導体装置の内部回路の入力または出力回路
に接続し、P型半導体側を接地または電源に接続した静
電破壊防止素子を備えた半導体装置。 - 2.該金属−N型半導体−P型半導体の構造を有する素
子の該N型半導体の領域に選択拡散されたP^+拡散層
を設けた特許請求の範囲第1項に記載の半導体装置。 - 3.該P^+拡散層は配線パターンにより接地または電
源に接続された特許請求の範囲第2項に記載の半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17825284A JPS6158262A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17825284A JPS6158262A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6158262A true JPS6158262A (ja) | 1986-03-25 |
Family
ID=16045242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17825284A Pending JPS6158262A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6158262A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2683947A1 (fr) * | 1991-11-18 | 1993-05-21 | Sgs Thomson Microelectronics | Diode de protection monolithique basse tension a faible capacite. |
US5763918A (en) * | 1996-10-22 | 1998-06-09 | International Business Machines Corp. | ESD structure that employs a schottky-barrier to reduce the likelihood of latch-up |
-
1984
- 1984-08-29 JP JP17825284A patent/JPS6158262A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2683947A1 (fr) * | 1991-11-18 | 1993-05-21 | Sgs Thomson Microelectronics | Diode de protection monolithique basse tension a faible capacite. |
US5763918A (en) * | 1996-10-22 | 1998-06-09 | International Business Machines Corp. | ESD structure that employs a schottky-barrier to reduce the likelihood of latch-up |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3075892B2 (ja) | 半導体装置 | |
JPH06177330A (ja) | 半導体装置 | |
US6215135B1 (en) | Integrated circuit provided with ESD protection means | |
US5949094A (en) | ESD protection for high density DRAMs using triple-well technology | |
JPS61296770A (ja) | 絶縁ゲ−ト電界効果型半導体装置 | |
JPH1084098A (ja) | 三重井戸技術を用いた高密度dramのesd保護 | |
JPS6158262A (ja) | 半導体装置 | |
JP4457620B2 (ja) | 静電破壊保護回路 | |
JPH0494161A (ja) | 集積回路用入出力保護装置 | |
JP2611639B2 (ja) | 半導体装置 | |
JPH01214055A (ja) | 静電破壊保護装置 | |
JP3355651B2 (ja) | 静電気保護回路及び半導体装置 | |
JPH057870B2 (ja) | ||
JP3211871B2 (ja) | 入出力保護回路 | |
JPH11168181A (ja) | 静電放電の保護回路、これを備えるトランジスタおよび半導体素子 | |
JPS62115764A (ja) | 半導体集積回路装置 | |
JPS63316475A (ja) | 入力保護回路 | |
JPS60103658A (ja) | 半導体集積回路 | |
JPH0770707B2 (ja) | Cmos入力保護回路 | |
JPH08213552A (ja) | 半導体集積回路 | |
JP3135277B2 (ja) | 過電圧保護装置 | |
JPS6290963A (ja) | Mos半導体回路 | |
JPS59200454A (ja) | 静電破壊保護素子 | |
JP3033251B2 (ja) | 半導体装置 | |
JPS59105369A (ja) | 半導体装置 |