JPS6158262A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6158262A JPS6158262A JP17825284A JP17825284A JPS6158262A JP S6158262 A JPS6158262 A JP S6158262A JP 17825284 A JP17825284 A JP 17825284A JP 17825284 A JP17825284 A JP 17825284A JP S6158262 A JPS6158262 A JP S6158262A
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- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
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- 238000009792 diffusion process Methods 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は金Ｂ−Ｎ型半導体−Ｐ型半導体（Ｍ−Ｎ−Ｐ
）の構造を有する素子を静電破壊防止素子として用い友
中導体装置に関する。
）の構造を有する素子を静電破壊防止素子として用い友
中導体装置に関する。
集積回路（ＩＣ）として製造される半導体装置は、その
特性の向上のｔめ、浅い拡散が用いられるようになシ、
ＭＯ８ｆｉ半導体装置のみならず・ぐイボーラ型半導体
装置においても、静電破壊を引き起こす場合が生ずるよ
うになった。これに対する対策としては、装置側には特
に新たな防止素子を設けることはせず、半導体装置を取
扱う場合に注意して静電エネルギーの印加を防ぐよりに
したシ、装置の入出力端子と接地まｔは電源との間に逆
極性にダイオードを接続する等して装置の静電エネルギ
ー１による破壊を防止していｔｏ 〔発明が解決しようとする問題点〕 しかしながら、前述の、装置の取扱いに注意して静電破
壊を防止することは取扱い作業者に余分の配慮を強いる
ことになシ、装置として静電破壊に充分耐え得るものが
要求される。また、ダイオードを設ける方法は、内部装
置に影響を与えないで大きな静電エネルギーに耐え得る
という観点から必ずしも満足のできるものでなかった。
特性の向上のｔめ、浅い拡散が用いられるようになシ、
ＭＯ８ｆｉ半導体装置のみならず・ぐイボーラ型半導体
装置においても、静電破壊を引き起こす場合が生ずるよ
うになった。これに対する対策としては、装置側には特
に新たな防止素子を設けることはせず、半導体装置を取
扱う場合に注意して静電エネルギーの印加を防ぐよりに
したシ、装置の入出力端子と接地まｔは電源との間に逆
極性にダイオードを接続する等して装置の静電エネルギ
ー１による破壊を防止していｔｏ 〔発明が解決しようとする問題点〕 しかしながら、前述の、装置の取扱いに注意して静電破
壊を防止することは取扱い作業者に余分の配慮を強いる
ことになシ、装置として静電破壊に充分耐え得るものが
要求される。また、ダイオードを設ける方法は、内部装
置に影響を与えないで大きな静電エネルギーに耐え得る
という観点から必ずしも満足のできるものでなかった。
本発明が解決しようとする問題点は、現在の装置におけ
る内部回路の特性に影響を与えないで破壊の防止ができ
る静電エネルギー値が低いことである。
る内部回路の特性に影響を与えないで破壊の防止ができ
る静電エネルギー値が低いことである。
従って本発明の目的は、半導体装置の内部回路に対して
は、できるだけその影響を避けて特性の低下がなり、シ
かも大きな静電エネルギーの印加に対して装置の破壊を
防止することが可能な静電破壊防止素子を備え九半導体
装置を提供することにある。
は、できるだけその影響を避けて特性の低下がなり、シ
かも大きな静電エネルギーの印加に対して装置の破壊を
防止することが可能な静電破壊防止素子を備え九半導体
装置を提供することにある。
本発明は、上記問題点を改善した半導体装置を提供する
もので、その手段は、金属−Ｎ型半導体−Ｐｇ半導体の
構造を有する素子の金属側を半導体装置の内部回路の入
力または出力回路に接続し、Ｐ型半導体側を接地または
電源に接続した静電破壊防止素子を備え九半導体装置、
によってなされる。
もので、その手段は、金属−Ｎ型半導体−Ｐｇ半導体の
構造を有する素子の金属側を半導体装置の内部回路の入
力または出力回路に接続し、Ｐ型半導体側を接地または
電源に接続した静電破壊防止素子を備え九半導体装置、
によってなされる。
〔作用〕
本発明の半導体装置はＭ−Ｎ−Ｐｇ構造素子金属（Ｍ）
側を外部端子に接続し、Ｐ型半導体（Ｐ）側を接地また
は電源に接続して、ショットキーダイオード（ＳＢＤ）
とダイオードの直列回路が接続され次効果をも次らす。
側を外部端子に接続し、Ｐ型半導体（Ｐ）側を接地また
は電源に接続して、ショットキーダイオード（ＳＢＤ）
とダイオードの直列回路が接続され次効果をも次らす。
Ｍ−Ｎ−Ｐ構造を有する素子はＭ −Ｎ （ＳＢＤ）の
順方向電洲密度が犬の時ＰＮＰトランジスタアクション
を起こし、Ｍ−Ｎ−ＰＯＭ側に静電気のような急峻な立
上りの大振幅な・ぐルスが印加された場合、Ｍ−Ｎ間に
Ｍ（ｒ’）ＮＰトランジスタのペースをチャージアップ
するための電流が流れて、ＭＮＰトランジスタがオン状
態となる。このＭＮＰトランジスタのオン電流によシ静
電チャージを放電させ、静電破壊から他の内部回路素子
を保護する。
順方向電洲密度が犬の時ＰＮＰトランジスタアクション
を起こし、Ｍ−Ｎ−ＰＯＭ側に静電気のような急峻な立
上りの大振幅な・ぐルスが印加された場合、Ｍ−Ｎ間に
Ｍ（ｒ’）ＮＰトランジスタのペースをチャージアップ
するための電流が流れて、ＭＮＰトランジスタがオン状
態となる。このＭＮＰトランジスタのオン電流によシ静
電チャージを放電させ、静電破壊から他の内部回路素子
を保護する。
本発明の第１の実施例としての半導体装置のブロック回
路図が第１図に示される。本装置は内部回路１１と少な
くとも１つ、本例では４個の静電破壊防止素子としての
Ｍ−Ｎ−Ｐ構造素子１２を具備する。各Ｍ−Ｎ−Ｐ構造
素子１２は内部回路１１の入力ま次は出力端子と電源ｖ
ｃｃまたは接地ＧＮＤＯ間に接続される。
路図が第１図に示される。本装置は内部回路１１と少な
くとも１つ、本例では４個の静電破壊防止素子としての
Ｍ−Ｎ−Ｐ構造素子１２を具備する。各Ｍ−Ｎ−Ｐ構造
素子１２は内部回路１１の入力ま次は出力端子と電源ｖ
ｃｃまたは接地ＧＮＤＯ間に接続される。
Ｍ−Ｎ−Ｐ構造素子１２の等両回路は第２図に示される
。すなわちＭ−Ｎ間にシ、ットキーダイオード（ＳＢＤ
）が形成され、Ｎ−Ｐ間にダイオードが形成される。さ
らに、上記ショットキーダイオードとダイオードの直列
回路は、第３図に示されるようなＭＮＰトランジスタと
等４＋１１と考えることができる。Ｍ−Ｎ−Ｐ構造を有
する素子はＭ−Ｎ（ＳＢＤ）の順方向電流の密度が大の
時、ＰＮＰトランジスタアクションを起こす。この特性
を利用して、Ｍ−Ｎ−ＰＱＭ側に静電気のような急峻な
立上シの大振幅なパルスが印加され友場合、Ｍ−Ｎ間に
ＭＮＰ トランジスタのペースをチャージアップするた
めの電流が流れて、 ＭＮＰ ）ランジスタがオン状態
となる。このＭＮＰのオン電流によシ静電チャージを放
電させ、静電破壊から内部回路１１を保護することがで
きる。
。すなわちＭ−Ｎ間にシ、ットキーダイオード（ＳＢＤ
）が形成され、Ｎ−Ｐ間にダイオードが形成される。さ
らに、上記ショットキーダイオードとダイオードの直列
回路は、第３図に示されるようなＭＮＰトランジスタと
等４＋１１と考えることができる。Ｍ−Ｎ−Ｐ構造を有
する素子はＭ−Ｎ（ＳＢＤ）の順方向電流の密度が大の
時、ＰＮＰトランジスタアクションを起こす。この特性
を利用して、Ｍ−Ｎ−ＰＱＭ側に静電気のような急峻な
立上シの大振幅なパルスが印加され友場合、Ｍ−Ｎ間に
ＭＮＰ トランジスタのペースをチャージアップするた
めの電流が流れて、 ＭＮＰ ）ランジスタがオン状態
となる。このＭＮＰのオン電流によシ静電チャージを放
電させ、静電破壊から内部回路１１を保護することがで
きる。
上述のＭ−Ｎ−Ｐ構造素子１２の断面図が第４図に示さ
れる。この構造素子１２は金属部（Ｍ）２１、Ｐ型半導
体電極部（Ｐ）２２、絶縁膜２３、アイソレーションと
してのＰ型半導体（Ｐ）２４、基板（ＳＵＢ）（Ｐ ）
２５、エピタキシャル成長されたＮ型半導体（Ｎ）２
６、および濃度の高いＮ型半導体（ｎ”ｂ）２７を具備
する。図面において括弧内に示したＰ、Ｎ等はそれぞれ
Ｐ型、Ｎ型半導体またはこれ等に接続されていることを
示す。
れる。この構造素子１２は金属部（Ｍ）２１、Ｐ型半導
体電極部（Ｐ）２２、絶縁膜２３、アイソレーションと
してのＰ型半導体（Ｐ）２４、基板（ＳＵＢ）（Ｐ ）
２５、エピタキシャル成長されたＮ型半導体（Ｎ）２
６、および濃度の高いＮ型半導体（ｎ”ｂ）２７を具備
する。図面において括弧内に示したＰ、Ｎ等はそれぞれ
Ｐ型、Ｎ型半導体またはこれ等に接続されていることを
示す。
本発明の第２の実施例としての半導体装置のＭ−Ｎ−Ｐ
構造素子の断面図が第５図に示される。
構造素子の断面図が第５図に示される。
本実施例の構造素子は、金属部（Ｍ）３１、Ｐ型半導体
電極部（Ｐ）３２、絶縁膜３３、アイソレーションとし
てのＰ型半導体３４、基板（ＳＵＢ）３５、Ｎ型半導体
（Ｎ）３６、高濃度Ｎ型半導体（ｎ”ｂ）３７、および
選択拡散されたＰ＋拡散層３８を具備する。この実施例
は第１の実施例Ｖｃ比べて、Ｐ＋拡散層３８を追加する
点が異なシ、他は同様である。このＰ拡散層の追加によ
、２ ＭＮＰ トランジスタのエミッタコレクタ間のブ
レークダウン電圧を制御することができる。
電極部（Ｐ）３２、絶縁膜３３、アイソレーションとし
てのＰ型半導体３４、基板（ＳＵＢ）３５、Ｎ型半導体
（Ｎ）３６、高濃度Ｎ型半導体（ｎ”ｂ）３７、および
選択拡散されたＰ＋拡散層３８を具備する。この実施例
は第１の実施例Ｖｃ比べて、Ｐ＋拡散層３８を追加する
点が異なシ、他は同様である。このＰ拡散層の追加によ
、２ ＭＮＰ トランジスタのエミッタコレクタ間のブ
レークダウン電圧を制御することができる。
本発明の第３の実施例としての半導体装置のＭ−Ｎ−Ｐ
構造素子の断面図が第６図に示される。
構造素子の断面図が第６図に示される。
本実施例の荷造素子は、金属部（Ｍ）４１、Ｐ凰半導体
電極部（Ｐ）４２、絶縁膜４３、アイソレーションとし
てのＰ型半導体４４、基板（ＳＵＢ）４５、エピタキシ
ャル成長によるＮ型半導体（ｎ）４６、高濃度Ｎ型半導
体（ｎ ｂ）４７ 、選択拡散されたＰ＋拡歓層４８、
接地（ＧＮＤ）電極４９、および配線・々ターン５０を
具備する。この実施例が第２の実施例と異なる点は、接
地電極４９を設け、配線パターン５０でＰ型半導体電極
４２と接続する点である。これＫよυ、特性の安定化を
実現できる。またこの構造素子はＭＮＰ トランジスタ
の逆トランジスタとして利用できる。
電極部（Ｐ）４２、絶縁膜４３、アイソレーションとし
てのＰ型半導体４４、基板（ＳＵＢ）４５、エピタキシ
ャル成長によるＮ型半導体（ｎ）４６、高濃度Ｎ型半導
体（ｎ ｂ）４７ 、選択拡散されたＰ＋拡歓層４８、
接地（ＧＮＤ）電極４９、および配線・々ターン５０を
具備する。この実施例が第２の実施例と異なる点は、接
地電極４９を設け、配線パターン５０でＰ型半導体電極
４２と接続する点である。これＫよυ、特性の安定化を
実現できる。またこの構造素子はＭＮＰ トランジスタ
の逆トランジスタとして利用できる。
前述の第１ないしゐ３の実施例において濃度の高いＮ型
半導体（ｎｂ）層２７，３７、および４７は省略するこ
ともできる。
半導体（ｎｂ）層２７，３７、および４７は省略するこ
ともできる。
またバイポーラ型の半導体装置の場合、ボンディングパ
ッドを前述の実施例の構造素子のように変形することに
よシ、スペースの有効利用をすることができる。
ッドを前述の実施例の構造素子のように変形することに
よシ、スペースの有効利用をすることができる。
本発明によれば、内部回路に対しては、できるだけその
影響が少ないようにして、特性の低下を避け、しかも大
きな静電エネルギーの印加に対して装置の破壊を防止す
ることが可能な静電破壊防止素子を備えた半導体装置を
得ることがでさる。
影響が少ないようにして、特性の低下を避け、しかも大
きな静電エネルギーの印加に対して装置の破壊を防止す
ることが可能な静電破壊防止素子を備えた半導体装置を
得ることがでさる。
第１図は本発明の第１の実施例としての半導体装置のブ
ロック回路図、第２図は第１図の装置における静電破壊
防止素子としてのＭ −Ｎ −Ｐ構造素子の等価回路図
、第３図は第２図のＭ−Ｎ−Ｐ構造素子の別の等価回路
図、第４図は第２図のＭ−Ｎ−Ｐ構造素子の断面図、第
５図は本発明の第２の実施例におけるＭ−Ｎ−Ｐ構造素
子の断面図、および第６図は本発明の第３の実施例にお
け、るＭ−Ｎ−Ｐ構造素子の断面図である。 １１・・・内部回路、１２・・・Ｍ −Ｎ −Ｐ構造素
子、２１・・・金属部、２２・・・Ｐ型半導体電極、２
６・・・Ｎ型半導体、３１・・・金属部、３２・・・Ｐ
ｍ、半導体電極、３６・・・Ｎ型半導体、３８・・・Ｐ
＋拡散１組４１・・・金属部、４２・・・Ｐ型′！／−
導体！極、４６・・・Ｎ型半導体、４８・・・Ｐ“拡散
層、４９・・・接地電極、５０・・・配線・母ターン。
ロック回路図、第２図は第１図の装置における静電破壊
防止素子としてのＭ −Ｎ −Ｐ構造素子の等価回路図
、第３図は第２図のＭ−Ｎ−Ｐ構造素子の別の等価回路
図、第４図は第２図のＭ−Ｎ−Ｐ構造素子の断面図、第
５図は本発明の第２の実施例におけるＭ−Ｎ−Ｐ構造素
子の断面図、および第６図は本発明の第３の実施例にお
け、るＭ−Ｎ−Ｐ構造素子の断面図である。 １１・・・内部回路、１２・・・Ｍ −Ｎ −Ｐ構造素
子、２１・・・金属部、２２・・・Ｐ型半導体電極、２
６・・・Ｎ型半導体、３１・・・金属部、３２・・・Ｐ
ｍ、半導体電極、３６・・・Ｎ型半導体、３８・・・Ｐ
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導体！極、４６・・・Ｎ型半導体、４８・・・Ｐ“拡散
層、４９・・・接地電極、５０・・・配線・母ターン。
Claims (3)
- １．金属−Ｎ型半導体−Ｐ型半導体の構造を有する素子
の金属側を半導体装置の内部回路の入力または出力回路
に接続し、Ｐ型半導体側を接地または電源に接続した静
電破壊防止素子を備えた半導体装置。 - ２．該金属−Ｎ型半導体−Ｐ型半導体の構造を有する素
子の該Ｎ型半導体の領域に選択拡散されたＰ＾＋拡散層
を設けた特許請求の範囲第１項に記載の半導体装置。 - ３．該Ｐ＾＋拡散層は配線パターンにより接地または電
源に接続された特許請求の範囲第２項に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17825284A JPS6158262A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17825284A JPS6158262A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158262A true JPS6158262A (ja) | 1986-03-25 |
Family
ID=16045242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17825284A Pending JPS6158262A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158262A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2683947A1 (fr) * | 1991-11-18 | 1993-05-21 | Sgs Thomson Microelectronics | Diode de protection monolithique basse tension a faible capacite. |
| US5763918A (en) * | 1996-10-22 | 1998-06-09 | International Business Machines Corp. | ESD structure that employs a schottky-barrier to reduce the likelihood of latch-up |
-
1984
- 1984-08-29 JP JP17825284A patent/JPS6158262A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2683947A1 (fr) * | 1991-11-18 | 1993-05-21 | Sgs Thomson Microelectronics | Diode de protection monolithique basse tension a faible capacite. |
| US5763918A (en) * | 1996-10-22 | 1998-06-09 | International Business Machines Corp. | ESD structure that employs a schottky-barrier to reduce the likelihood of latch-up |
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