JP3033251B2 - 半導体装置 - Google Patents
半導体装置Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
に,過電圧保護手段を有する半導体装置に関する。
い,回路素子の破壊電圧は低下してきている。そのた
め,半導体装置の入出力回路に印加される過電圧を確実
に放電させる保護回路を外部端子に接続して回路素子の
破壊を防止しているが,過電圧による保護回路自身の劣
化が問題となっている。
手段として利用できる。
て,外部から印加された過電圧を,npn ラテラルトラン
ジスタあるいはダイオードを通して放電させることによ
り内部回路を保護している。
面図と平面図である。図において,1は低濃度p型シリ
コン(p- -Si)基板,1NA, 1NBは高濃度n型(n+ 型) 拡散
層, 1Pは高濃度p型 (p+ 型 )拡散層, 1Cはp+ 型チャ
ネルカット領域, 2は分離絶縁膜で二酸化シリコン(SiO
2)膜,3は外部端子(ボンディングパッド),4は n+
型拡散層1NA にコンタクトホール6を介して接続し且つ
外部端子と内部回路の入力回路素子を結ぶアルミニウム
(Al)配線,5は n+ 型拡散層1NB 及び p+ 型拡散層を,
それぞれコンタクトホール7,8を介して接地するAl配
線である。
n+ 型拡散層1NA / p- -Si 基板/n+ 型拡散層1NB で
構成されるnpn ラテラルトランジスタあるいはn+ 型拡
散層1NA / p- -Si 基板で構成されるダイオードを通し
て放電される。
スタの平面図,図9はそのA-A 及びB-B 断面図である。
図において,1は p- -Si 基板,1NA はドレインで n+
型拡散層, 1NB はソースで n+ 型拡散層, 1Cは p+ 型チ
ャネルカット領域, 2は分離絶縁膜でSiO2膜,3は外部
端子(ボンディングパッド),4は n+ 型拡散層1NA を
コンタクトホール6を介して接続し且つ外部端子と内部
出力回路に結ぶAl配線,5は n+ 型拡散層1NB をコンタ
クトホール7を介して接地するAl配線,9は出力バッフ
ァのゲートである。
路図である。図において,Aは内部出力回路,Qは出力
バッファでnチャネルMOS トランジスタ, Tは寄生回路
で n+ 型拡散層1NA / p- -Si 基板/ n+ 型拡散層1NB
で構成されるnpn ラテラルトランジスタ,Dは寄生回路
で n+ 型拡散層1NA /p- -Si 基板で構成されるダイオ
ードである。
た過電圧はこのnpnラテラルトランジスタあるいはダイ
オードを通して放電される。ところが入出力いずれの場
合も, 放電したときの過電流により, npn ラテラルトラ
ンジスタあるいはダイオードのpn接合が劣化して逆方向
微小電流が増加するという問題が発生した。
な保護回路により回路素子の破壊を防止することはでき
るが,保護回路の過電流による接合劣化で発生する微小
電流によって半導体装置は特性不良となる。
端子等の微小リークの発生原因となっている。本発明は
外部端子から印加された過電圧による保護回路の劣化を
防止して,半導体装置の信頼性を向上することを目的と
する。
縁膜(2)と、前記基板(1)に形成され、外部端子(3)及び
内部回路に接続された第1の反対導電型拡散層(1NA)と、
前記基板(1)に前記第1の反対導電拡散層(1NA)に対して
前記分離絶縁膜(2)を挟んで反対側に形成され、接地電
位に接続された第2の反対導電型拡散層(1NB)と、前記分
離絶縁膜(2)の下側に沿って形成された、前記基板(1)よ
り高不純物濃度の一導電型のチャネルカット領域(1C)と
を有する半導体装置であって、前記第1の反対導電型拡
散層(1NA)が前記分離絶縁膜(2)より離れて形成され、前
記第1の反対導電型拡散層(1NA)と前記分離絶縁膜(2)の
間の前記基板(1)上に、ゲート絶縁膜を介して形成され
たゲート(9)が設けられたことを特徴とする半導体装
置、あるいは 2)前記第1の反対導電型拡散層(1NA)は前記分離絶縁膜
(2)を介して前記第2の反対導電型拡散層(1NB)に囲まれ
てなり、前記ゲート(9)は、前記第1の反対導電型拡散層
(1NA)と前記分離絶縁膜(2)の間に介在するとともに、前
記第1の反対導電型拡散層(1NA)を囲んで形成された前記
1)記載の半導体装置、あるいは 3)ドレイン領域(1NA)が外部端子(3)及び内部回路に接
続された絶縁ゲート型トランジスタ(Q)からなる出力バ
ッファトランジスタを有する半導体装置であって、前記
トランジスタ(Q)のゲート(9)が前記ドレイン領域(1NA)
を囲んで形成されたことを特徴とする半導体装置により
達成される。
は,図7(A) または図9(B) において, n+ 型拡散層1N
A /p+ 型チャネルカット領域で構成される低耐圧接合
が, n+ 型拡散層1NA / p- -Si 基板で構成される接合
に並列に接続されていることによるものであることに着
目して,保護回路となるラテラルバイポーラトランジス
タあるいはダイオードの接合面に直接チャネルカット高
濃度拡散層が接しないように構成して, 保護回路の劣化
を防止したものである。
スタあるいはダイオードの拡散層を分離絶縁膜から分離
して形成し,拡散層の回りにゲート絶縁膜を介してゲー
トを形成して,分離した間隔を電気的に接続するように
した。
のA-A 断面図と平面図である。図において,1は p- -S
i 基板,1NA, 1NBは n+ 型拡散層, 1Pは p+ 型拡散層,
1Cは p+ 型チャネルカット領域, 2は分離絶縁膜でSiO2
膜,3は外部端子(ボンディングパッド),4は n+ 型
拡散層1NA をコンタクトホール6を介して接続し且つ外
部端子と内部出力回路に結ぶAl配線,5は n+ 型拡散層
1NB 及び p+ 型拡散層を, それぞれコンタクトホール
7,8を介して接地するAl配線,9は分離絶縁膜と n+
型拡散層1NA 間の基板上にゲート絶縁膜を介して形成さ
れたゲートである。
ゲートを介して構成される n+ 型拡散層1NA / p- -Si
基板/ n+ 型拡散層1NB で構成されるnpn ラテラルトラ
ンジスタあるいは n+ 型拡散層1NA / p--Si 基板で構
成されるダイオードを通して放電される。
で囲んでいるため, p+ 型チャネルカット領域1Cが直接
n+ 型拡散層1NA に接することがないため, n+ 型拡散
層と基板間との接合の耐圧劣化はみられない。
図において,縦軸は入力リーク電流,横軸は過電圧印加
回数をいずれも相対値で示す。
高濃度接合が存在しないため劣化しにくいことが分か
る。図5は接合の電流/電圧関係の静特性図である。
電圧である。接合のブレークダウン電圧VFより高い過
電圧Vaが印加されると、基板方向へ電流Iaが流れる。
この電流IaはnpnラテラルトランジスタTを順方向にバ
イアスするので、さらに大電流を瞬時に流し回路素子を
保護する。
である。図2は本発明の一実施例による出力バッファト
ランジスタの平面図,図3(A) はそのA-A 断面図,図3
(B) はその等価回路図である。
力バッファトランジスタのドレインで n+ 型拡散層, 1N
B はソースで n+ 型拡散層, 1Cは p+ 型チャネルカット
領域, 2は分離絶縁膜でSiO2膜,3は外部端子(ボンデ
ィングパッド),4は n+ 型拡散層1NA をコンタクトホ
ール6を介して接続し且つ外部端子と内部出力回路に結
ぶAl配線,5は n+ 型拡散層1NB をコンタクトホール7
を介して接地するAl配線,9は出力バッファのゲートで
ある。
トランジスタで,図10と同様に,n+ 型拡散層1NA / p-
-Si 基板/ n+ 型拡散層1NB で構成されるnpn ラテラル
トランジスタT, n+ 型拡散層1NA/ p- -Si 基板で構
成されるダイオードDを有する図示しない寄生回路が存
在する。
た過電圧はこのnpnラテラルトランジスタあるいはダイ
オードを通して放電される。この場合は,出力バッファ
トランジスタQのドレイン1NA をゲート9で囲んでいる
ため, p+ 型チャネルカット領域1Cが直接ドレイン1NA
に接することがないため,ドレインの耐圧劣化はみられ
ない。
り, 寄生回路のnpn ラテラルトランジスタあるいはダイ
オードのpn接合が劣化して逆方向微小電流が増加すると
いう現象は抑制される。
護回路の劣化を防止して,半導体装置の信頼性を向上す
ることができた。
入力回路への適用効果は大きい。
断面図と平面図
ジスタの平面図,
面図と等価回路図
面図
面図
のA-A 及びB-B断面図
し且つ外部端子と内部出力回路に結ぶAl配線, 5 n+ 型拡散層1NB をコンタクトホールを介して接地
するAl配線, 6,7,8 コンタクトホール 9 ゲート
Claims (3)
- 【請求項1】一導電型半導体装置基板表面に形成された
分離絶縁膜と、 前記基板に形成され、外部端子及び内部回路に接続され
た第1の反対導電型拡散層と、 前記基板に前記第1の反対導電拡散層に対して前記分離
絶縁膜を挟んで反対側に形成され、接地電位に接続され
た第2の反対導電型拡散層と、 前記分離絶縁膜の下側に沿って形成された、前記基板よ
り高不純物濃度の一導電型のチャネルカット領域と、 を有する半導体装置であって、 前記第1の反対導電型拡散層が前記分離絶縁膜より離れ
て形成され、 前記第1の反対導電型拡散層と前記分離絶縁膜の間の前
記基板上に、ゲート絶縁膜を介して形成されたゲートが
設けられたことを特徴とする半導体装置。 - 【請求項2】前記第1の反対導電型拡散層は前記分離絶
縁膜を介して前記第2の反対導電型拡散層に囲まれてな
り、 前記ゲートは、前記第1の反対導電型拡散層と前記分離
絶縁膜の間に介在するとともに、前記第1の反対導電型
拡散層を囲んで形成されたことを特徴とする請求項1記
載の半導体装置。 - 【請求項3】ドレイン領域が外部端子及び内部回路に接
続された絶縁ゲート型トランジスタからなる出力バッフ
ァトランジスタを有する半導体装置であって、 前記トランジスタのゲートが前記ドレイン領域を囲んで
形成されたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3145081A JP3033251B2 (ja) | 1991-06-18 | 1991-06-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3145081A JP3033251B2 (ja) | 1991-06-18 | 1991-06-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04369270A JPH04369270A (ja) | 1992-12-22 |
JP3033251B2 true JP3033251B2 (ja) | 2000-04-17 |
Family
ID=15376945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3145081A Expired - Lifetime JP3033251B2 (ja) | 1991-06-18 | 1991-06-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3033251B2 (ja) |
-
1991
- 1991-06-18 JP JP3145081A patent/JP3033251B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04369270A (ja) | 1992-12-22 |
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