JPS6157095A - 磁気バブルメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は磁気バブルメモリ装置に関するものであり・、
特に１つの制御装置を介しで複数の磁気バブルチップを
作動させる場合不良磁気バブルチップを作動させないよ
うにした磁気バブルメモリ装置に関する。

〔従来の技術〕

１．９の磁気バブルチップ内のマイナーループに不良の
ものがある場合、良又は不良状態をブートループに予め
記憶せしめ、マイナーループをアク　　　　　　。

セスする前に先ずブートループを読み出し、不良マイナ
ーループについてはアクセスさせないようにした磁気バ
ブルメモリ装置についてはすでに知られている。この：
ように不良マイナーループをアクセスさせないようにす
ることにより、不良マイナーループをアクナスしてシス
テムが停止することを防止している。

１個の磁気ノ々プルチップには複数のマイナーループが
あり一定以上不良ループが存在する場合、通常不良チ、
デとしてその磁気バブルチップは使用したくない場・合
が多い。

〔発明が解決しよう６とする問題点〕 従来の磁気バブルメモリ装置においては、例えば・ｌチ
、プの全てのマイナーループが不良だとしても一旦その
チップ内のブートループを読出し゛（ブートループは正
常で・あるとする）。読出した時点で不良マイナールー
プのアクセスをスキップしていくという方法が採られる
こととなシ、無駄な処理を行なっている。また一定収上
不良のマイナーループがある場合、ホスト側で判断して
アクセスしないようにしているが、上記同様、ブートル
ープの読出しという不必要な動作が必要とされる。

特にブートループ自体が不良になると、ブートループの
読出動作に伴ってシステムが停止するという問題がある
。

〔問題を解決するための手段〕

本発明においては、チップ単位の良又は不良を判断して
磁気バブルメモリ・装置全体としての有効化を図らんと
するものであシ、本発明によれば、少くとも１つの磁気
バブルチップにブートルニブを備えた複数の磁気バブル
チップを有する磁気’：＋　　　　　　′４７”、ｚ　
％　ｖ“ｔＫｂｖ私１記′−“″−″′複数の磁気バブ
ルチップの良否を記憶させ、不良の磁気バブルチップを
作動させないようにしたことを特徴とする磁気バブルメ
モリ装置が提供される。

〔作用〕

本発明においては、正常な磁気バブルチップのブートル
ープに他の磁気バブルチップの良又は不良状態を記憶せ
しめ、かかるブートループの記憶状態を予め読出し、不
良チップについてはアクセス動作を行なわない。

〔実施例〕

添付図面を参照して本発明の実施例について述べろ。

第１図は本発明の一実施例としての磁気バブルメモリ装
置の構成図を示す。第１図において、１はホストコンピ
ュータ（ＣＰＵ）、　２は制御回路、１１はファンクシ
璽ンドライバ群、１２は磁気バブルチップ群、１３４−
ｊ駆動コイルドライバ、１４はセンスアンプ群を示す。

各チップ１２１〜１２４にはそれぞれファンクシ曹ンド
ライバ１１１〜　　　　　　１１１４及びセンスアンプ
１４１〜１４４が図示の如く接続されておシ、各々のチ
ップは互いに独立に作動する。

制御回路２は、発振器、タイミングジェネレータ等は図
示していないがいわゆる間接周辺回路と呼ばれるもので
、バブルコントロールレジスターレジスタコントローラ
、ＤＭＡコントローラ等から成るいわゆるコントローラ
とシーケンサとをシーケンサ・コントローラとして符号
２１で示している・これらは従来のものと同様であるが
本発明においては更に、チップ情報記憶回路２２とチッ
プスキ、ゾ回路２３とを設けている。

また本発明においては間接周辺回路２とファンクション
ドライバ１１１〜１１４の間にＡＮＤ　）ｌａ−）Ｇｌ
ｌ−Ｇ４１から成るダート回路６を設けている。

第２図に第１図に図示のチップ１２１のメジャーループ
２１、ダート部２２、複数のマイナーループ２３及びブ
ートループ２４を概略的に示す。

ブートループ２４には、他のチップ１２２〜１２４の正
常又は不良の状態が記憶されている。この実施例におい
ては正常＝「１」、不良＝「０」である。勿論ブートル
ープ２４にはチ・、プ１２１のマイナーループ２３の各
々についての正常又は不良についても記憶されている。

第１図装置の動作について下記に述べる。

チップ３が不良でアクセスできない場合について第３図
を参照して下記に述べる。

先ずチップ１２１のブートループを読出し、センスアン
プ１４１を介して各チップの正常又は不良の情報をチッ
プ情報記憶回路２２に入力する。

チップ情報記憶回路２′２はラッチ回路、例えばフリッ
プフロップで各ビットが構成されてお夛、その出力（Ｑ
出力）が図示の如くダート回路６及びスキップ回路２３
に印加されている。この実施例においては、チップ１２
３が不良であるから、チ、デ情報記憶回路２２の出力は
チップに対応して＠１１０１”となる、この情報はホス
ト側１にも印加される。

先ず第１のチップ１２１は正常であシ、スキップ回路２
３はスキップ信号をコントローラ２１に出力しない。ま
た前述のブートループ読込によシチッゾ１２１のマイナ
ーループの良、不良状態が図示しない回路に記憶されて
おシ、その正常ループに対するアクセス指令がコントロ
ーラ２１から出力されるとグー）Ｇｌｌを介してファン
クションドライバ１１１に印加され、正常ループに対す
るアクセスが行なわれる。チップ１２１について例えば
読出処理が行なわれた場合、制御回路２のＤＭＡコント
ローラ（図示せず）を介してＣＰＵ側のメモリ（第３図
、ＭＡＭＡＰ）の第１の領域λ仏１に読出した情報の書
込みが行なわれる。

次に第２のチップ１２２についてそのブートループの読
出しが行なわれ、そのブートループの記憶されたチップ
１２２のマイナーループの正常なものについて読出しが
行なわれ、上記同様、ＣＰＵ側の第２の領域ＭＡ２に読
出した情報の書込みが行なわれる。

第３のチップ１２３は不良である。従ってｒ−トＧ３１
はインヒビットされると同時にスキップ゛°　　　　　
回路２３からスキ・プ信号が出力され、次の第４のチッ
プの処理に移る。

第４のチップのアクセス動作は第１及び第２のチップの
アクセス動作と同様であるが、第３のチ、プがアクセス
されなかったので、その読出データは、第３のチップが
正常な轡合は第４のメモリ領域ＭＡ４に入るのであるが
、この場合には第３のメモリ領域λ仏３に入るようにＤ
ＭＡコントローラによシ制御される。

以上読出動作について述べたが書込動作につい　　　　
　　（ても同様である。

また以上の実施例においては、第１のチップのブートル
ープに各チップの良、不良状態及び第１のチップのマイ
ナーループの良、不良状態が記憶され、他のチップのブ
ートループには自己のチップ内のマイナーループの良、
不良状態が記憶されておジ、各チップのアクセスがシー
ケンシャル且つ、そのチップのブートループの情報を読
出して行う場合について述べた。しかしながら本発明は
これに限定されることなく種々の変形形態を採る　　　
　　　１ことができる。

例えば第１の形態としては第１のチップ１２１のブート
ループに各チップの良、不良状態の外に各チップのマイ
ナーループの良、不良状態を記憶させておき、第１のチ
ップ１２１のブートループを読出すことによシ、各チッ
プのアクセス可能なマイナーループに対して、複数のチ
ップを並列動作させることができる。

また以上の実施例においては、第１のチップ１２１のブ
ートループにのみ各チップの良、不良状態を記憶させる
場合について述べたが、他の正常なチップのブートルー
プに同じようにチップの良、不良の状態を記憶させてお
き、ブートループを読出す度にチップの良、不良状態が
チップ情報記憶回路２２にセットされるようにしても良
い。

このようにすれば、第１のチ・シのブートループの読出
しであるか否か判別する必要がなくなるので回路は簡単
となる。すなわち第１のチップ１２１が常に正常である
とは限らず、第１のチップ１２１が不良の場合は第２の
チップ１２２が正常なチップの第１番目にアクセス可能
層ものとなシ、このようにアクセス可能な第１のチップ
は固定していないのでその判別回路を組込むと複雑とな
るのを回避するためである。

第３図を参照した実施例においては、アクセスさせない
チップに相当するＣＰＵＩ側のメモリ領域は次のチップ
の読出内容がつめて書込れるような場合について述べた
が、アクセスのみがスキップされ、メモリ領域はつめな
いようにすることができる。むしろこのようにつめない
ようにすることがＣＰＵ側としては便利な場合が多い。

第１図のダート回路６は誤ってアクセスすべきでないチ
ップにアクセス信号が出力された場合に、これを阻止す
るために設けたものである。従って上述の如く不良、チ
ップをスキップさせる場合には必ずしも必要とはならな
い。

〔発明の効果：〕

以上に述べた″ように本発明によれば、複数のチップの
うち任意のものに不良がある場合そのチップについてア
クセスを行なわずに済みシステム動作の無駄を防止する
ことができると共に、不用意な動作をさせることによシ
ステム動作となることが防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例としての磁気バブルメモリ装
置の構成図、第２図は第１図装置のチップの概略構成図
、第３図は第１図装置の読出動作を説明する図である。 （符号の説明） １・・・ホストコンピュータ、２・・・制御回路、２１
・・・コントローラ、２２・・・チップ情報記憶回路、
２３・・・チップスキ、デ回路、６・・・ｆ−）回路、
１１・・・ファンクションドライバ、１２・・・磁気バ
フルチップ、１３・・・コイルドライバ、１４・・・セ
ンスアンプ。

Claims (1)

1. 【特許請求の範囲】 １、少くとも１つの磁気バブルチップにブートループを
   備えた複数の磁気バブルチップを有する磁気バブルメモ
   リ装置において、前記ブートループに複数の磁気バブル
   チップの良否を記憶させ、不良の磁気バブルチップを作
   動させないようにしたことを特徴とする磁気バブルメモ
   リ装置。 ２、前記ブートループを備えた磁気バブルチップは最初
   に作動され且つ良チップである、特許請求の範囲第１項
   に記載の磁気バブルメモリ装置。