JPH11134244A - 記憶装置の制御装置及び制御方法 - Google Patents

記憶装置の制御装置及び制御方法

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JPH11134244A
JPH11134244A JP9316100A JP31610097A JPH11134244A JP H11134244 A JPH11134244 A JP H11134244A JP 9316100 A JP9316100 A JP 9316100A JP 31610097 A JP31610097 A JP 31610097A JP H11134244 A JPH11134244 A JP H11134244A
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dram
edo
storage device
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JP9316100A
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English (en)
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Hajime Usami
元 宇佐美
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Brother Industries Ltd
Original Assignee
Brother Industries Ltd
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G11C7/1024—Extended data output [EDO] mode, i.e. keeping output buffer enabled during an extended period of time

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  • Dram (AREA)

Abstract

(57)【要約】 【課題】 ＥＤＯ−ＤＲＡＭのＳＩＭＭを用いた場合で
も、ＥＤＯモードでの読み出しにより、動作の高速化を
図ることのできる記憶装置の制御装置を提供すること。 【解決手段】 ＥＤＯ−ＤＲＡＭに対してＥＤＯページ
モードで読み出しを行う場合には、リードサイクルの終
了毎にローアドレスストローブ信号ＲＡＳ＃をハイレベ
ルに立ち上げる。これにより、ＤＲＡＭリードサイクル
の間にＲＯＭリードサイクルが実行された場合でも、Ｅ
ＤＯ−ＤＲＡＭの出力データとＲＯＭの出力データとの
衝突を防ぐ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ等の記憶
装置の制御装置及び制御方法の技術分野に属する。
【０００２】
【従来の技術】マイクロプロセッサ等のコンピュータの
主記憶には、ＤＲＡＭを採用するのが一般的であり、従
来からコンピュータシステムの高性能化を目的として、
ＤＲＡＭの大容量化が図られてきた。
【０００３】しかしながら、近年においては、大容量化
だけでなく、マイクロプロセッサの高速化伴うデータ転
送速度の高速化、あるいはシステムの多様化に伴う動作
モードの多様化が要望されており、様々な動作モードを
備えたＤＲＡＭの開発が行われている。
【０００４】例えば、近年のＤＲＡＭには、ページモー
ドと呼ばれる高速アクセス動作モードが備えられてい
る。このページモードは、ＤＲＡＭのサイクル時間の大
半が、ワードラインの選択からセンスアンプの動作まで
の時間、及び動作終了後のプリチャージ時間によって占
められていることに着目したもので、これらの時間を省
略してリードを行うモードである。
【０００５】具体的には、ローアドレスが一定の場合に
は、ローアドレスを一定にしたままコラムアドレスを指
定することにより、センスアンプを各指定のコラムアド
レスの何ビット分でも順次連続してアクセスできる方法
である。
【０００６】このページモードによりリードを行うこと
により、サイクル時間を標準モードの約１／３に減少さ
せることができ、ＤＲＡＭを高速に動作させることがで
きる。
【０００７】また、以上のようなページモードよりも、
更にデータ転送レートを向上させたモードとして、ＥＤ
Ｏ（Extended Data Out）ページモードと呼ばれるモー
ドを備えたＤＲＡＭが開発された。従来のＤＲＡＭがコ
ラムアドレスストローブ信号ＣＡＳを立ち上げることに
より、リードサイクル時の出力データをハイインピーダ
ンス状態にする出力コントロール方式であったのに対
し、このＥＤＯページモードは、コラムアドレスストロ
ーブ信号ＣＡＳをハイレベルにしてもなお、出力データ
を保持する。従って、サイクル時間を高速ページモード
よりも短縮することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、前記Ｅ
ＤＯページモードを備えたＤＲＡＭ（以下、ＥＤＯ−Ｄ
ＲＡＭとする）は、ＥＤＯ−ＤＲＡＭ素子単体でデータ
処理システムに実装されるだけでなく、複数のＥＤＯ−
ＤＲＡＭを一つのパッケージに実装したＳＩＭＭ（Sing
le In-line Memory Module）と呼ばれるメモリーモジュ
ールの形でデータ処理システムに実装されることがある
ため、次のような問題があった。
【０００９】つまり、このＥＤＯ−ＤＲＡＭのＳＩＭＭ
は、データの出力を制御するためのアウトプットイネー
ブル端子がローレベルに固定されているため、上述した
ようなＥＤＯモードでの読み出しを行うと、データの出
力端子がハイインピーダンスになることがなく、ＥＤＯ
−ＤＲＡＭの読み出しサイクルの間にＲＯＭ等の他の記
憶装置の読み出しサイクルが存在すると、互いの出力デ
ータが衝突し、正常な動作が行われなくなる。
【００１０】従って、ＥＤＯ−ＤＲＡＭのＳＩＭＭを用
いた場合には、ＥＤＯモードでの読み出しを行うことが
できないため、高速な動作を行うことができなかった。
【００１１】そこで、本発明は、前記問題点を解決し、
ＥＤＯ−ＤＲＡＭのＳＩＭＭを用いた場合でも、ＥＤＯ
モードでの読み出しにより、動作の高速化を図ることの
できる記憶装置の制御装置及び制御方法を提供すること
を課題とする。
【００１２】
【課題を解決するための手段】請求項１に記載の記憶装
置の制御装置は、前記課題を解決するために、マトリク
ス状に配列された記憶要素を備え、該記憶要素の選択を
各記憶要素に対する行アドレスデータと列アドレスデー
タ及び行アドレスストローブ信号と列アドレスストロー
ブ信号の入力に応じて行うと共に、同一の行アドレスに
配列された記憶要素については、列アドレスストローブ
信号の切り換えにより当該列アドレスストローブ信号の
選択期間に拘わらず連続的に各列アドレスデータに対応
する処理データを出力する読み書き可能な記憶装置の制
御装置であって、前記記憶要素に対して処理データを書
き込む書き込みモードと、前記記憶要素から処理データ
を読み出す読み出しモードとを選択する動作モード選択
手段と、前記記憶要素の選択モードとして、行アドレス
データと列アドレスデータとをそれぞれ切り換える通常
のモードと、行アドレスデータを一定として列アドレス
データのみを切り換える連続モードとを選択する記憶要
素選択モード選択手段と、前記連続モードが選択された
場合には、前記一定の行アドレスを所定期間連続的に選
択するように行アドレスストローブ信号を出力すると共
に、順次異なる列アドレスを選択するように列アドレス
データを切り換えて出力するアドレスデータ制御手段と
を備え、前記アドレスデータ制御手段は、前記連続モー
ドが選択された場合であっても、動作モードが前記読み
出しモードである場合には、選択した記憶要素からの処
理データの読み出しが終了する所定のタイミングで、前
記行アドレスストローブ信号を非選択とすることを特徴
とする。
【００１３】請求項１に記載の記憶装置の制御装置によ
れば、記憶要素選択モード選択手段により、通常モード
が選択され、動作モード選択手段により処理データの読
み出しあるいは書き込みが選択された場合には、記憶装
置の何れかの記憶要素を選択する為に、行アドレスデー
タと列アドレスデータ、及び行アドレスストローブ信号
と列アドレスストローブ信号が記憶装置に出力され、行
アドレスデータは、行アドレスストローブ信号の非選択
状態から選択状態への切り換え時点で記憶装置に入力さ
れる。次に、列アドレスデータは、列アドレスストロー
ブ信号の非選択状態から選択状態への切り換え時点で前
記記憶装置に入力される。このようにして入力された行
アドレスデータと列アドレスデータによって所望の記憶
要素が選択され、記憶要素に記憶された処理データの読
み出しあるいは記憶要素への書き込みが行われる。
【００１４】一方、記憶要素選択モード選択手段によ
り、連続モードが選択され、動作モード選択手段により
処理データの読み出しあるいは書き込みが選択された場
合には、同一の行アドレスに配列された記憶要素につい
ては、アドレスデータ制御手段の制御により、行アドレ
スストローブ信号の非選択状態から選択状態への切り換
え後に当該選択状態が所定期間連続に維持され、更に順
次異なる列アドレスストローブ信号が選択されると、所
望の記憶要素の選択が連続的に行われ、当該列アドレス
ストローブ信号の選択期間に拘わらず、連続的に各列ア
ドレスデータに対応する処理データの読み出しあるいは
書き込みが行われる。
【００１５】しかし、前記アドレスデータ制御手段は、
前記連続モードが選択された場合であっても、動作モー
ドが前記読み出しモードである場合には、選択した記憶
要素からの処理データの読み出しが終了する所定のタイ
ミングで前記行アドレスストローブ信号を非選択状態に
する。これにより、前記記憶装置に対する第１の読み出
しサイクルと第２の読み出しサイクルの間に、前記記憶
装置とは異なる種類の記憶装置の読み出しサイクルが設
けられる場合でも、前記第１の読み出しサイクルの終了
時には行アドレスストローブ信号が一旦非選択状態とさ
れるため、前記記憶装置から処理データが出力されるこ
とがなく、前記記憶装置からの出力データと、前記異な
る種類の記憶装置からの出力データとの衝突が生じな
い。従って、処理データの高速な読み出しと書き込みを
実現しつつ、誤動作を生じさせない。
【００１６】請求項２に記載の記憶装置の制御装置は、
前記課題を解決するために、請求項１に記載の記憶装置
の制御装置において、前記記憶装置は、ＥＤＯ（エクス
テンデッド・データ・アウト）モード付きＤＲＡＭであ
ることを特徴とする。
【００１７】請求項２に記載の記憶装置の制御装置によ
れば、前記記憶装置として、ＥＤＯ（エクステンデッド
・データ・アウト）モード付きＤＲＡＭを上述のように
制御するので、連続モードにおいては高速な読み出しと
書き込みが行われると共に、連続モードにおける読み出
しサイクル中に、例えばＲＯＭに対する読み出しサイク
ルが設けられても、ＤＲＡＭからの出力データとＲＯＭ
の出力データとの衝突が発生せず、誤動作が防止され
る。
【００１８】請求項３に記載の記憶装置の制御装置は、
前記課題を解決するために、請求項１または請求項２に
記載の記憶装置の制御装置において、前記記憶装置は、
ＥＤＯモード付きＤＲＡＭを複数備えたＳＩＭＭ（シン
グル・インライン・メモリー・モジュール）であり、各
ＥＤＯモード付きＤＲＡＭの出力状態を選択する選択信
号が選択側に固定されていることを特徴とする。
【００１９】請求項３に記載の記憶装置の制御装置によ
れば、前記記憶装置として、ＥＤＯモード付きＤＲＡＭ
を複数備え、各ＥＤＯモード付きＤＲＡＭの出力状態を
選択する選択信号が選択側に固定されているＳＩＭＭを
用いるので、連続モード時における読み出し動作モード
においては、前記選択信号を制御することなく、高速に
処理データの読み出しが行われる。更に、このようなＳ
ＩＭＭに対して上述のような制御を行うので、連続モー
ドにおける読み出しサイクル中に、例えばＲＯＭに対す
る読み出しサイクルが設けられても、ＳＩＭＭからの出
力データとＲＯＭの出力データとの衝突が発生せず、誤
動作が防止される。
【００２０】請求項４に記載の記憶装置の制御装置は、
前記課題を解決するために、請求項１乃至請求項３のい
ずれか一項に記載の記憶装置の制御装置において、前記
記憶装置は、ＥＤＯモード付きＤＲＡＭと、その他のメ
モリーとの何れをも備えており、選択対象のＤＲＡＭが
ＥＤＯモード付きＤＲＡＭか否かを判定する判定手段を
更に備え、前記アドレスデータ制御手段は、選択対象の
ＤＲＡＭがＥＤＯモード付きＤＲＡＭであると判定され
た場合に、前記連続モードが選択された場合であって
も、動作モードが前記読み出しモードである場合には、
選択した記憶要素からの処理データの読み出しが終了す
る所定のタイミングで、前記行アドレスストローブ信号
を非選択とすることを特徴とする。
【００２１】請求項４に記載の記憶装置の制御装置によ
れば、判定手段により、選択対象のＤＲＡＭがＥＤＯモ
ード付きＤＲＡＭであるか否かが判定され、前記アドレ
スデータ制御手段は、選択対象のＤＲＡＭがＥＤＯモー
ド付きＤＲＡＭであると判定された場合には、前記連続
モードが選択された場合であっても、動作モードが前記
読み出しモードである場合には、選択した記憶要素から
の処理データの読み出しが終了する所定のタイミング
で、前記行アドレスストローブ信号を非選択とする。従
って、連続モードにおける読み出しサイクル中に、例え
ばＲＯＭに対する読み出しサイクルが設けられた場合に
は、列アドレスストローブ信号の選択期間に拘わらずデ
ータを連続的に出力するＥＤＯモード付きＤＲＡＭのデ
ータの出力を確実に停止させ、ＤＲＡＭからの出力デー
タとＲＯＭの出力データとの衝突を確実に防止する。
【００２２】請求項５に記載の記憶装置の制御方法は、
前記課題を解決するために、マトリクス状に配列された
記憶要素を備え、該記憶要素の選択を各記憶要素に対す
る行アドレスデータと列アドレスデータ及び行アドレス
ストローブ信号と列アドレスストローブ信号の入力に応
じて行うと共に、同一の行アドレスに配列された記憶要
素については、列アドレスストローブ信号の切り換えに
より当該列アドレスストローブ信号の選択期間に拘わら
ず連続的に各列アドレスデータに対応する処理データを
出力する読み書き可能な記憶装置の制御方法であって、
前記記憶要素に対して処理データを書き込む書き込みモ
ードと、前記記憶要素から処理データを読み出す読み出
しモードとを選択する工程と、前記記憶要素の選択モー
ドとして、行アドレスデータと列アドレスデータとをそ
れぞれ切り換える通常のモードと、行アドレスデータを
一定として列アドレスデータのみを切り換える連続モー
ドとを選択する工程と、前記連続モードが選択された場
合には、前記一定の行アドレスを所定期間連続的に選択
するように行アドレスストローブ信号を出力すると共
に、順次異なる列アドレスを選択するように列アドレス
データを切り換えて出力する工程と、前記連続モードが
選択された場合であっても、動作モードが前記読み出し
モードである場合には、選択した記憶要素からの処理デ
ータの読み出しが終了する所定のタイミングで、前記行
アドレスストローブ信号を非選択とする工程とを備えた
ことを特徴とする。
【００２３】請求項５に記載の記憶装置の制御装置によ
れば、通常モードが選択され、動作モード選択手段によ
り処理データの読み出しあるいは書き込みが選択された
場合には、記憶装置の何れかの記憶要素を選択する為
に、行アドレスデータと列アドレスデータ、及び行アド
レスストローブ信号と列アドレスストローブ信号が記憶
装置に出力され、行アドレスデータは、行アドレススト
ローブ信号の非選択状態から選択状態への切り換え時点
で記憶装置に入力される。次に、列アドレスデータは、
列アドレスストローブ信号の非選択状態から選択状態へ
の切り換え時点で前記記憶装置に入力される。このよう
にして入力された行アドレスデータと列アドレスデータ
によって所望の記憶要素が選択され、記憶要素に記憶さ
れた処理データの読み出しあるいは記憶要素への書き込
みが行われる。
【００２４】一方、連続モードが選択され、処理データ
の読み出しあるいは書き込みが選択された場合には、同
一の行アドレスに配列された記憶要素については、行ア
ドレスストローブ信号の非選択状態から選択状態への切
り換え後に当該選択状態が所定期間連続に維持され、更
に順次異なる列アドレスストローブ信号が選択される
と、所望の記憶要素の選択が連続的に行われ、当該列ア
ドレスストローブ信号の選択期間に拘わらず、連続的に
各列アドレスデータに対応する処理データの読み出しあ
るいは書き込みが行われる。
【００２５】しかし、前記連続モードが選択された場合
であっても、動作モードが前記読み出しモードである場
合には、選択した記憶要素からの処理データの読み出し
が終了する所定のタイミングで前記行アドレスストロー
ブ信号を非選択状態にする。これにより、前記記憶装置
に対する第１の読み出しサイクルと第２の読み出しサイ
クルの間に、前記記憶装置とは異なる種類の記憶装置の
読み出しサイクルが設けられる場合でも、前記第１の読
み出しサイクルの終了時には行アドレスストローブ信号
が一旦非選択状態とされるため、前記記憶装置から処理
データが出力されることがなく、前記記憶装置からの出
力データと、前記異なる種類の記憶装置からの出力デー
タとの衝突が生じない。従って、処理データの高速な読
み出しと書き込みを実現しつつ、誤動作を生じさせな
い。
【００２６】請求項６に記載の記憶装置の制御方法は、
前記課題を解決するために、請求項５に記載の記憶装置
の制御方法において、前記記憶装置は、ＥＤＯ（エクス
テンデッド・データ・アウト）モード付きＤＲＡＭであ
ることを特徴とする。
【００２７】請求項６に記載の記憶装置の制御方法によ
れば、前記記憶装置として、ＥＤＯ（エクステンデッド
・データ・アウト）モード付きＤＲＡＭを上述のように
制御するので、連続モードにおいては高速な読み出しと
書き込みが行われると共に、連続モードにおける読み出
しサイクル中に、例えばＲＯＭに対する読み出しサイク
ルが設けられても、ＤＲＡＭからの出力データとＲＯＭ
の出力データとの衝突が発生せず、誤動作が防止され
る。
【００２８】請求項７に記載の記憶装置の制御方法は、
前記課題を解決するために、請求項５または請求項６に
記載の記憶装置の制御方法において、前記記憶装置は、
ＥＤＯモード付きＤＲＡＭを複数備えたＳＩＭＭ（シン
グル・インライン・メモリー・モジュール）であり、各
ＥＤＯモード付きＤＲＡＭの出力状態を選択する選択信
号が選択側に固定されていることを特徴とする記憶装置
の制御方法。
【００２９】請求項７に記載の記憶装置の制御方法によ
れば、前記記憶装置として、ＥＤＯモード付きＤＲＡＭ
を複数備え、各ＥＤＯモード付きＤＲＡＭの出力状態を
選択する選択信号が選択側に固定されているＳＩＭＭを
用いるので、連続モード時における読み出し動作モード
においては、前記選択信号を制御することなく、高速に
処理データの読み出しが行われる。更に、このようなＳ
ＩＭＭに対して上述のような制御を行うので、連続モー
ドにおける読み出しサイクル中に、例えばＲＯＭに対す
る読み出しサイクルが設けられても、ＳＩＭＭからの出
力データとＲＯＭの出力データとの衝突が発生せず、誤
動作が防止される。
【００３０】請求項８に記載の記憶装置の制御方法は、
前記課題を解決するために、請求項５乃至請求項７のい
ずれか一項に記載の記憶装置の制御方法において、前記
記憶装置は、ＥＤＯモード付きＤＲＡＭと、その他のメ
モリーとの何れをも備えており、選択対象のＤＲＡＭが
ＥＤＯモード付きＤＲＡＭか否かを判定する工程を更に
備え、前記連続モードが選択された場合であって、動作
モードが前記読み出しモードである場合に、選択した記
憶要素からの処理データの読み出しが終了する所定のタ
イミングで、前記行アドレスストローブ信号を非選択と
する工程は、選択対象のＤＲＡＭがＥＤＯモード付きＤ
ＲＡＭであると判定された場合に行われる工程であるこ
とを特徴とする。
【００３１】請求項８に記載の記憶装置の制御方法によ
れば、選択対象のＤＲＡＭがＥＤＯモード付きＤＲＡＭ
であるか否かが判定され、前記アドレスデータ制御手段
は、選択対象のＤＲＡＭがＥＤＯモード付きＤＲＡＭで
あると判定された場合には、前記連続モードが選択され
た場合であっても、動作モードが前記読み出しモードで
ある場合には、選択した記憶要素からの処理データの読
み出しが終了する所定のタイミングで、前記行アドレス
ストローブ信号を非選択とする。従って、連続モードに
おける読み出しサイクル中に、例えばＲＯＭに対する読
み出しサイクルが設けられた場合には、列アドレススト
ローブ信号の選択期間に拘わらずデータを連続的に出力
するＥＤＯモード付きＤＲＡＭのデータの出力を確実に
停止させ、ＤＲＡＭからの出力データとＲＯＭの出力デ
ータとの衝突を確実に防止する。
【００３２】
【発明の実施の形態】以下、本発明の一実施形態を添付
図面の図１乃至図８に基づいて説明する。図１は、本実
施形態におけるデータ処理システムの一例としてのプリ
ントシステムの概略構成を示すブロック図である。
【００３３】このプリントシステムは、図１に点線で囲
まれたプリンタ装置Ａと、このプリンタ装置Ａに接続さ
れたパーソナルコンピュータ等のホスト装置１０とから
構成されており、ホスト装置１０から出力される印字デ
ータがプリント装置ＡのＲＡＭに一旦格納され、この印
字データに基づいて生成されるビデオデータが適宜プリ
ントエンジンに出力されることにより、プリント処理を
行うシステムである。以下、このプリンタ装置Ａの構成
について詳しく説明する。
【００３４】ＣＰＵ１は、ＲＯＭ２に記憶された制御プ
ログラムに基づいて、ＡＳＩＣ５等のプリンタ装置Ａの
構成手段を制御する手段であり、アドレスデータの出力
と、当該アドレスに割り当てられた手段との間における
データの入出力と、各手段に対する制御信号の入出力を
行う。
【００３５】ＲＯＭ２は、上述したように制御プログラ
ムを記憶するメモリであり、実行プログラムの他に、テ
ーブルデータ等をも記憶する。
【００３６】記憶装置としての内蔵ＲＡＭ３は、ＣＰＵ
１による演算処理に必要な作業領域と、このデータ処理
システムにおける主記憶としての役割を有するメモリで
ある。本実施形態では、１ワードが４ビットで構成さ
れ、４Ｍワードの容量を有するＥＤＯ（Extendedn Dat
e Out）−ＤＲＡＭを８個用いている。
【００３７】また、拡張ＲＡＭ４ａ及び拡張ＲＡＭ４ｂ
は、主記憶の容量を増加させるために、必要に応じて後
からでも取り付けられるメモリであり、それぞれ、１ワ
ードが４ビットで構成される４Ｍワードの容量を有する
ＤＲＡＭを１つのパッケージに８個備えたＳＩＭＭ（Si
ngle In-line Memory Module）である。尚、拡張Ｒ
ＡＭ４ａは非ＥＤＯ−ＤＲＡＭで構成され、拡張ＲＡＭ
４ｂはＥＤＯ−ＤＲＡＭで構成されている。
【００３８】ＡＳＩＣ５は、ＣＰＵ１による処理の負荷
を軽減するために設けられた、このデータ処理システム
に特有のＩＣ回路であり、ＲＯＭ２及び内蔵ＲＡＭ３並
びに拡張ＲＡＭ４ａ及び４ｂを制御するためのメモリ制
御回路５ａと、スイッチパネル６を制御するためのＩ／
Ｏ制御回路５ｂと、プリントエンジン７を制御するため
のエンジン制御回路５ｃと、ホスト装置１０との通信を
制御するためのインターフェース制御回路５ｄとから構
成されている。
【００３９】ＡＳＩＣ５内の夫々の制御回路は、このデ
ータ処理システム内において、夫々特定のアドレスが割
り当てられており、ＣＰＵ１から夫々の特定のアドレス
にアクセスすることにより、夫々の制御回路に対するア
クセスが可能になっている。
【００４０】スイッチパネル６は、プリンタ装置Ａのパ
ネル部に設けられた表示手段と、ステッチ等から構成さ
れており、スイッチの操作によるプリンタ装置Ａの動作
モードの設定、あるいは表示手段におけるエラーメッセ
ージの表示等が行われる。
【００４１】プリントエンジン７は、電子写真方式ある
いはインクジェット方式の画像形成手段であり、エンジ
ン制御回路５ｃから出力されるビデオデータに基づい
て、記録用紙に画像を形成する手段である。
【００４２】次に、以上のようなプリントシステムにお
けるメモリ制御部分の構成を更に詳しく説明する。
【００４３】図２は、図１のブロック図から、ＣＰＵ１
と、ＡＳＩＣ５のメモリ制御回路５ａにおけるＤＲＡＭ
制御回路５０ａと、ＥＤＯ−ＤＲＡＭ内蔵ＲＡＭ３及び
拡張ＲＡＭ４ａ及び４ｂとを抜き出したブロック図であ
る。
【００４４】図２に示すように、ＡＳＩＣ５のＤＲＡＭ
制御回路５０ａは、符号２０で示されるＥＤＯフラグレ
ジスタＥＤＯＦＬＡＧ０と、符号２１で示されるＥＤＯ
ＦＬＡＧ１と、符号２２で示されるＥＤＯＦＬＡＧ２と
を備えている。
【００４５】ＥＤＯフラグレジスタＥＤＯＦＬＡＧ０、
ＥＤＯＦＬＡＧ１及びＥＤＯＦＬＡＧ２は、夫々内蔵Ｒ
ＡＭ３及び拡張ＲＡＭ４ａ及び４ｂがアウトプットイネ
ーブル端子がローレベルに固定されたＥＤＯ−ＤＲＡＭ
であるか否かを識別するための情報を記憶するレジスタ
であり、後述するＥＤＯ−ＤＲＡＭ判定処理により、ア
ウトプットイネーブル端子がローレベルに固定されたＥ
ＤＯ−ＤＲＡＭであると判定された場合には１が、同Ｅ
ＤＯ−ＤＲＡＭでないと判定された場合には０が格納さ
れる。
【００４６】そして、ＤＲＡＭ制御回路５０ａは、ＣＰ
Ｕ１から出力されるアドレスデータが内蔵ＲＡＭ３ある
いは拡張ＲＡＭ４ａあるいは４ｂのメモリセルを選択す
るものであると判断すると、ＥＤＯフラグレジスタＥＤ
ＯＦＬＡＧ０またはＥＤＯＦＬＡＧ１あるいはＥＤＯＦ
ＬＡＧ２の内容を参照し、外付けＲＡＭＥＤＯモードが
選択されている場合には、読み出しサイクルの終了毎に
ローアドレスストローブ信号ＲＡＳ＃をハイレベルに立
ち上げる処理を行う。この処理の詳細についは後述す
る。
【００４７】ＤＲＡＭ制御回路５０ａは、このように、
ＤＲＡＭに対する制御信号を制御する回路であるが、こ
の制御は、ＣＰＵ１から制御信号バス３１を介して出力
される制御信号に基づいて行われる。ＤＲＡＭ制御回路
５０ａかＤＲＡＭに出力される制御信号としては、ロー
アドレスストローブ信号ＲＡＳ＃０,ＲＡＳ＃１、ＲＡ
Ｓ♯２、コラムアドレスストローブ信号ＣＡＳ＃、ライ
トイネープル信号ＷＥ＃、アウトプットイネーブル信号
ＯＥ＃等がある。
【００４８】次に、以上のような構成の制御装置におけ
るＤＲＡＭの制御の具体例を、図３のタイミングチャー
トに基づいて説明する。
【００４９】図３（Ａ）は、非ＥＤＯ−ＤＲＡＭである
拡張ＲＡＭ４ａに対する高速ページモードにおける読み
出しサイクルのタイミングチャートである。
【００５０】ＣＰＵ１によりメモリマップ上に割り当て
られた拡張ＲＡＭ４ａの領域から読み出しを行うため
に、ＣＰＵ１から当該領域に対応するアドレスデータを
アドレスバス３０を介して出力する。このアドレスデー
タは、ＤＲＡＭ制御回路５０ａにおいてデコードされ、
更にロー（行）アドレスとコラム（列）アドレスに分け
られてアドレスバス３７を介して拡張ＲＡＭ４ａに供給
される。このアドレスデータの供給は、図３（Ａ）に示
すように、まず、アドレスバス３７にローアドレスを出
力した後、制御信号バス３７を介してローアドレススト
ローブ信号ＲＡＳ＃１を立ち下げ、次にアドレスバス３
３を介してコラムアドレスを出力し、その後に制御信号
バス３６を介してコラムアドレスストローブ信号ＣＡＳ
＃を立ち下げることにより行われる。そして、このよう
なローアドレスとコラムアドレスにより選択されるメモ
リセルの内容が、有効なデータとしてデータバス３８を
介して出力され、ＣＰＵ１により読み出される。このよ
うな制御は書き込みモードでも同様であり、書き込みモ
ードの場合には当該メモリセルにデータバス３８を介し
てＣＰＵ１から出力されたデータが書き込まれる。
【００５１】次に、別のメモリセルの選択が行われる
が、このメモリセルが前記メモリセルと同一のローアド
レスに対応するメモリセルである場合には、図３（Ａ）
のタイミングチャートに示すように、ローアドレススト
ローブ信号ＲＡＳ＃１はローレベルに維持され、コラム
アドレスストローブ信号ＣＡＳ＃の立ち下げのタイミン
グでコラムアドレスデータの入力を行う。そして、前記
ローアドレスとこのコラムアドレスによりメモリセルを
選択し、コラムアドレスストローブ信号ＣＡＳ＃の立ち
上げのタイミングで、このメモリセルのデータの読み出
しを行う。また、書き込みモードの場合には、このタイ
ミングでこのメモリセルに書き込みを行う。このような
高速ページモードによれば、コラムアドレスストローブ
信号ＣＡＳ＃の切り換えのみを行えばよいので、高速の
読み出しが可能である。本実施形態においては、図３
（Ａ）に示すように、ＲＡＳアクセス時間ｔRACが６０
ｎｓ、ＣＡＳプリチャージからのアクセス時間ｔCPAが
３５ｎｓ、データの読み出しサイクル時間ｔPCが４０ｎ
ｓである。
【００５２】一方、図３（Ｂ）は、ＥＤＯ−ＤＲＡＭで
ある内蔵ＲＡＭ３に対するＥＤＯページモードにおける
読み出しサイクルのタイミングチャートである。
【００５３】ＣＰＵ１によりメモリマップ上に割り当て
られた内蔵ＲＡＭ３の領域から読み出しを行うために、
ＣＰＵ１から当該領域に対応するアドレスデータをアド
レスバス３０を介して出力する。このアドレスデータ
は、ＤＲＡＭ制御回路５０ａにおいてデコードされ、更
にローアドレスとコラムアドレスに分けられてアドレス
バス３７を介して内蔵ＲＡＭ３に供給される。このアド
レスデータの供給は、図３（Ｂ）に示すように、まず、
アドレスバス３７にローアドレスを出力した後、制御信
号バス３５を介してローアドレスストローブ信号ＲＡＳ
＃を立ち下げ、次にアドレスバス３７を介してコラムア
ドレスを出力し、その後に制御信号バス３６を介してコ
ラムアドレスストローブ信号ＣＡＳ＃０を立ち下げるこ
とにより行われる。そして、このようなローアドレスと
コラムアドレスにより選択されるメモリセルの内容が、
有効なデータとしてデータバス３８を介して出力され、
ＣＰＵ１により読み出される。このような制御は書き込
みモードでも同様であり、書き込みモードの場合には当
該メモリセルにデータバス３８を介してＣＰＵ１から出
力されたデータが書き込まれる。
【００５４】次に、別のメモリセルの選択が行われる
が、このメモリセルが前記メモリセルと同一のローアド
レスに対応するメモリセルである場合には、図３（Ｂ）
のタイミングチャートに示すように、ローアドレススト
ローブ信号ＲＡＳ＃はローレベルに維持され、コラムア
ドレスストローブ信号ＣＡＳ＃の立ち下げのタイミング
でコラムアドレスデータの入力を行う。そして、前記ロ
ーアドレスとこのコラムアドレスによりメモリセルを選
択する。しかし、ＥＤＯページモードにおいては、コラ
ムアドレスストローブ信号ＣＡＳ＃の立ち上げても、出
力データは有効であり、データの読み出しと、次のコラ
ムアドレスの入力とを同タイミングで行うことができ
る。以下、次々にローアドレスを出力し、ローアドレス
ストローブ信号ＣＡＳ＃をパルス状に出力することによ
り、データが連続的に読み出される。このように、ＥＤ
Ｏページモードにおいては、非ＥＤＯ−ＤＲＡＭにおけ
る高速ページモードよりも、読み出しのサイクル時間を
短縮することができる。本実施形態においては、図３
（Ｂ）に示すように、ＲＡＳアクセス時間ｔRACが６０
ｎｓ、ＣＡＳプリチャージからのアクセス時間ｔCPAが
３５ｎｓ、データの読み出しサイクル時間ｔPCが２５ｎ
ｓである。
【００５５】しかしながら、ＥＤＯ−ＤＲＡＭで構成さ
れたＳＩＭＭである拡張ＲＡＭ４ｂは、図４に示すよう
に、アウトプットネーブル信号ＯＥがローレベルに固定
されている。従って、上述のようなＥＤＯページモード
による読み出しを行った場合には、データが常に出力さ
れた状態になってしまう。
【００５６】これに対し、内蔵ＲＡＭ３のようなＥＤＯ
−ＤＲＡＭにおいては、図５（Ａ）のタイミングチャー
トに示すように、アウトプットネーブル信号ＯＥの制御
が可能であるために、データの出力を停止させることが
できる。その結果、図５（Ａ）に示すように、ＤＲＡＭ
リードサイクルの間にＲＯＭのリードサイクルが設けら
れた場合であっても、ＤＲＡＭリードサイクルの終了タ
イミングにおいて、アウトプットネーブル信号ＯＥをハ
イレベルに立ち上げ、ＤＲＡＭからのデータの出力を停
止させた後、ＲＯＭのリードサイクルを実行することに
より、夫々のデータの衝突を防ぐことができる。なお、
図５（Ａ）において、ＲＥＡＤＹ＃とは、ＣＰＵ１から
出力される信号であり、リードサイクルの終了を示す。
また、図５（Ａ）においては簡略化して記載してある
が、ＤＲＡＭリードサイクルは上述した高速ページモー
ドによるリードサイクルである。
【００５７】しかし、拡張ＲＡＭ４ｂのようなＳＩＭＭ
では、上述のようにアウトプットネーブル信号ＯＥの制
御ができず、ＥＤＯページモードによる読み出しを行っ
た場合には、データが常に出力された状態になるため、
ＤＲＡＭリードサイクルの間にＲＯＭリードサイクルが
実行された場合には、互いのデータが衝突して誤動作し
ていまうという問題があった。
【００５８】そこで、本実施形態では、図５（Ｂ）に示
すように、アウトプットイネーブル端子がローレベルに
固定されたＥＤＯ−ＤＲＡＭ（外付けＥＤＯ−ＤＲＡ
Ｍ）に対しては、リードサイクルの終了タイミングにお
いて、ローアドレスストローブ信号ＲＡＳ＃をハイレベ
ルに立ち上げることにより、ＥＤＯ−ＤＲＡＭからのデ
ータの出力を停止するように構成した。このような構成
により、ＥＤＯ−ＤＲＡＭの高速なＥＤＯページモード
による読み出しを実行しながら、ＥＤＯ−ＤＲＡＭの出
力データとＲＯＭの出力データとの衝突を防ぐことがで
きる。
【００５９】なお、図５（Ｂ）においては簡略化して記
載してあるが、ＤＲＡＭリードサイクルは上述したＥＤ
Ｏページモードによるリードサイクルである。
【００６０】このようなＥＤＯ−ＤＲＡＭに特有の制御
を行うには、実装されているＤＲＡＭが外付けＥＤＯ−
ＤＲＡＭであるのか、あるいは同ＥＤＯ−ＤＲＡＭでな
いのかを判断し、記憶しておく必要がある。そこで、本
実施形態においては、システムの電源投入時において、
外付けＥＤＯ−ＤＲＡＭの判定処理と判定結果の格納処
理をＣＰＵ１により行っている。
【００６１】図６及び図７はこれら処理を示すフローチ
ャートであり、まず、図６に示すように、ＥＤＯ−ＤＲ
ＡＭの判定処理を行う（ステップＳ１）。
【００６２】この処理の詳細は図７に示されている。な
お、このような処理を行う前提として、各ＤＲＡＭのデ
ータ入出力端子はプルアップ抵抗に接続されており、出
力データがハイインピーダンス状態になった時は所定時
間の経過と共にハイレベルになるように構成されてい
る。
【００６３】以上のような構成において、まず、アドレ
スｍに「０」を書き込み、次にアドレスｍ＋１に「１」
を書き込む（ステップＳ１０）。そして、アドレスｍの
データＤｍを読み出し、コラムアドレスストローブ信号
ＣＡＳをハイレベルにした後、データＤｍをラッチする
（ステップＳ１１）。また、アドレスｍ＋１について
も、データＤｍ＋１を読み出し、コラムアドレスストロ
ーブ信号ＣＡＳをハイレベルにした後、データＤｍ＋１
をラッチする（ステップＳ１２）。
【００６４】このようにコラムアドレスストローブ信号
ＣＡＳをハイレベルした後にデータをラッチすると、Ｅ
ＤＯ−ＤＲＡＭの場合には、図３（Ｂ）に示すようにデ
ータはハイインピーダンス状態とならずに正常に読み取
ることができるが、非ＥＤＯ−ＤＲＡＭの場合には、図
３（Ａ）に示すようにデータはハイインピーダンス状態
となるため、上述したプルアップ抵抗により徐々にハイ
レベルとなる。
【００６５】従って、ラッチしたデータＤｍ、Ｄｍ＋１
の値を調べると（ステップＳ１３，１４）、ＥＤＯ−Ｄ
ＲＡＭの場合には、書き込んだ通りの値が得られるが、
非ＥＤＯ−ＤＲＡＭの場合には、ハイレベルとなる。そ
こで、書き込んだ通りの値が得られた場合には、ＥＤＯ
−ＤＲＡＭと判定し（ステップＳ１５）、書き込んだ通
りの値が得らなかった場合には、非ＥＤＯ−ＤＲＡＭと
判定する（ステップＳ１６）。
【００６６】更に、ＥＤＯ−ＤＲＡＭと判定された場合
には、それが内蔵ＲＡＭであるのか、ＳＩＭＭで外付け
されたものであるのかを判定する（Ｓ１７）。ここで、
このプリンタシステムのメモリマップが図８に示すよう
に予め設定されているので、このメモリマップに従っ
て、ＣＰＵ１は上記のアドレスｍを順次変更して判定す
るようにプログラムされている。そして、ＥＤＯ−ＤＲ
ＡＭであると判定した時のアドレスｍがメモリマップ上
の内蔵領域（＄４０００−００００から＄４０ＦＦ−Ｆ
ＦＦＦ）であるかそれ以外の外付け領域であるかに基づ
いて、外付けＥＤＯ−ＤＲＡＭであると判定したり（Ｓ
１８）、内蔵ＥＤＯ−ＤＲＡＭであると判定したり（Ｓ
１９）する。
【００６７】このような判定処理を行った後、図６に示
すように、判定結果を調べ（ステップＳ２）、外付けＥ
ＤＯ−ＤＲＡＭであった場合には、ＥＤＯフラグレジス
タＥＤＯＦＬＡＧに１を設定し（ステップＳ３）、同Ｅ
ＤＯ−ＤＲＡＭではなかった場合には、ＥＤＯフラグレ
ジスタＥＤＯＦＬＡＧに０を設定する（ステップＳ
４）。そして、このような判定処理及び判定結果の格納
処理を、複数のＤＲＡＭがある場合には、夫々のＤＲＡ
Ｍについて行う。
【００６８】尚、上述の説明においては、内蔵ＲＡＭ領
域についてもＳ１で示される判定処理を行ったが、内蔵
ＲＡＭ領域に付いては、予め何が装着されているか判っ
ているので、予めＥＤＯＦＬＡＧ０を所定値（ここで
は、０）に設定しておき、メモリマップ上の外付けＲＡ
Ｍの領域として設計されている領域についてのみ上述の
判定処理とその後のＥＤＯＦＬＡＧの設定を行っても良
い。
【００６９】また、このＥＤＯフラグレジスタＥＤＯＦ
ＬＡＧへの設定は、図２に示すように、ＣＰＵ１により
行う。本実施形態においては、内蔵ＲＡＭ３用のＥＤＯ
ＦＬＡＧ０に１が、拡張ＲＡＭ４ａ用のＥＤＯＦＬＡＧ
１に０が、拡張ＲＡＭ４ｂ用のＥＤＯＧＬＡＧ２に１が
夫々格納されている。
【００７０】更に、内蔵ＲＡＭ３及び拡張ＲＡＭ４ａ及
び４ｂは、図８に示すようにメモリマップ上に割り当て
られており、本実施形態では、「＄４０００−０００
０」〜「＄４０ＦＦ−ＦＦＦＦ」までがＥＤＯ−ＤＲＡ
Ｍである内蔵ＲＡＭ３に、「＄４１００−００００」〜
「＄４１ＦＦ−ＦＦＦＦ」までが非ＥＤＯ−ＤＲＡＭで
ある拡張ＲＡＭ４ａに、「＄４２００−００００」〜
「＄４２ＦＦ−ＦＦＦＦ」までがＥＤＯ−ＤＲＡＭであ
る拡張ＲＡＭ４ｂに夫々割り当てられている。従って、
図２に示すＤＲＡＭ制御回路５０ａは、「＄４０００−
００００」〜「＄４０ＦＦ−ＦＦＦＦ」のエリアに該当
するアドレスデータがＣＰＵ１から出力された場合に
は、ＥＤＯＦＬＡＧ０を参照し、また、「＄４１００−
００００」〜「＄４１ＦＦ−ＦＦＦＦ」のエリアに該当
するアドレスデータがＣＰＵ１から出力された場合に
は、ＥＤＯＦＬＡＧ１を、さらに、「＄４２００−００
０」〜「＄４２ＦＦ−ＦＦＦＦ」のエリアに該当するア
ドレスデータがＣＰＵ１から出力された場合には、ＥＤ
ＯＦＬＡ２を夫々参照することにより、各ＤＲＡＭが外
付けＥＤＯ−ＤＲＡＭであるか否かを判断することがで
きる。そして、外付けＥＤＯ−ＤＲＡＭであると判断し
た時には、ページモードによる読み出しを行う際には、
図５（Ｂ）に示すように、リードサイクルの終了毎にロ
ーアドレスストローブ信号ＲＡＳ＃をハイレベルに立ち
上げる処理を行う。
【００７１】以上のように、本実施形態によれば、ＥＤ
Ｏ−ＤＲＡＭによる高速な読み出しを実行しつつ、他の
記憶装置とのデータの衝突を確実に防ぐことができる。
【００７２】また、本実施形態では、ＤＲＡＭとして１
ワード４ビット、容量４Ｍワードのものを使用したが、
本発明はこれに限られるものではなく、１ワードが１，
８，１６ビット等の適宜のＤＲＡＭを使用可能である。
また、容量も種々の容量のものを使用できる。
【００７３】また、本実施形態では、ＥＤＯページモー
ドの場合についてのみ説明したが、本発明はこれに限ら
れるものではなく、バーストＥＤＯページモードにも適
用可能である。
【００７４】また、本実施形態においては、プリンタシ
ステムに本発明を適用した場合について説明したが、上
述したようなモードレジスタの設定を行う記憶装置を用
いてるデータ処理システムであれば、他のシステムにも
適用可能である。例えばパーソナルコンピュータ、ワー
ドプロセッサ、複写機、通信装置等のデータ処理システ
ムに適用可能である。
【００７５】
【発明の効果】請求項１に記載の記憶装置の制御装置に
よれば、連続モードが選択された場合であっても、動作
モードが読み出しモードである場合には、選択した記憶
要素からの処理データの読み出しが終了する所定のタイ
ミングで、前記行アドレスストローブ信号を非選択とす
るので、記憶装置として列アドレスストローブ信号の選
択期間に拘わらずデータが連続的に出力される記憶装置
を用いた場合であっても、他の記憶装置の出力データと
当該記憶装置の出力データの衝突を確実に防ぐことがで
き、かつ、高速な読み取り動作を行うことができる。
【００７６】請求項２に記載の記憶装置の制御装置によ
れば、前記記憶装置として、ＥＤＯ（エクステンデッド
・データ・アウト）モード付きＤＲＡＭを用いたので、
連続モードにおいては高速な読み出しと書き込みを行う
ことができると共に、連続モードにおける読み出しサイ
クル中に、例えばＲＯＭに対する読み出しサイクルが設
けられても、ＤＲＡＭからの出力データとＲＯＭの出力
データとの衝突を確実に防止することができ、記憶装置
の誤動作を防止することができる。
【００７７】請求項３に記載の記憶装置の制御装置によ
れば、前記記憶装置として、ＥＤＯモード付きＤＲＡＭ
を複数備え、各ＥＤＯモード付きＤＲＡＭの出力状態を
選択する選択信号が選択側に固定されているＳＩＭＭを
用いるので、連続モード時における読み出し動作モード
においては、高速に処理データの読み出しを行うことが
できると共に、ＳＩＭＭからの出力データとＲＯＭの出
力データとの衝突を確実に防止して、誤動作を防止する
ことができる。
【００７８】請求項４に記載の記憶装置の制御装置によ
れば、選択対象のＤＲＡＭがＥＤＯモード付きＤＲＡＭ
であると判定された場合に、前記連続モードの読み出し
モードにおいて読み出しサイクルの終了時に行アドレス
ストローブ信号を非選択とするので、ＥＤＯモード付き
ＤＲＡＭからの出力データとＲＯＭの出力データとの衝
突を確実に防止することができる。
【００７９】請求項５に記載の記憶装置の制御方法によ
れば、連続モードが選択された場合であっても、動作モ
ードが読み出しモードである場合には、選択した記憶要
素からの処理データの読み出しが終了する所定のタイミ
ングで、前記行アドレスストローブ信号を非選択とする
ので、記憶装置として列アドレスストローブ信号の選択
期間に拘わらずデータが連続的に出力される記憶装置を
用いた場合であっても、他の記憶装置の出力データと当
該記憶装置の出力データの衝突を確実に防ぐことがで
き、かつ、高速な読み取り動作を行うことができる。
【００８０】請求項６に記載の記憶装置の制御方法によ
れば、前記記憶装置として、ＥＤＯ（エクステンデッド
・データ・アウト）モード付きＤＲＡＭを用いたので、
連続モードにおいては高速な読み出しと書き込みを行う
ことができると共に、連続モードにおける読み出しサイ
クル中に、例えばＲＯＭに対する読み出しサイクルが設
けられても、ＤＲＡＭからの出力データとＲＯＭの出力
データとの衝突を確実に防止することができ、記憶装置
の誤動作を防止することができる。
【００８１】請求項７に記載の記憶装置の制御方法によ
れば、前記記憶装置として、ＥＤＯモード付きＤＲＡＭ
を複数備え、各ＥＤＯモード付きＤＲＡＭの出力状態を
選択する選択信号が選択側に固定されているＳＩＭＭを
用いるので、連続モード時における読み出し動作モード
においては、高速に処理データの読み出しを行うことが
できると共に、ＳＩＭＭからの出力データとＲＯＭの出
力データとの衝突を確実に防止して、誤動作を防止する
ことができる。
【００８２】請求項８に記載の記憶装置の制御方法によ
れば、選択対象のＤＲＡＭがＥＤＯモード付きＤＲＡＭ
であると判定された場合に、前記連続モードの読み出し
モードにおいて読み出しサイクルの終了時に行アドレス
ストローブ信号を非選択とするので、ＥＤＯモード付き
ＤＲＡＭからの出力データとＲＯＭの出力データとの衝
突を確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるデータ処理システ
ムの概略構成を示すブロック図である。
【図２】図１のブロック図から、記憶装置及び記憶装置
の制御装置を抜き出したブロック図である。
【図３】（Ａ）は図１のシステムにおける非ＥＤＯ−Ｄ
ＲＡＭの高速ページモードによる読み出しサイクルにお
けるタイミングチャート、（Ｂ）は図１のシステムにお
けるＥＤＯ−ＤＲＡＭのＥＤＯページモードによる読み
出しサイクルにおけるタイミングチャートである。
【図４】図１のシステムにおいて、８個のＥＤＯ−ＤＲ
ＡＭを備えたメモリーモジュールの構成を示すブロック
図である。
【図５】（Ａ）は図１のシステムにおける非ＥＤＯ−Ｄ
ＲＡＭについてのローアドレスストローブ信号ＲＡＳ＃
の制御方法を示すタイミングチャート、（Ｂ）は図１の
システムにおけるＥＤＯ−ＤＲＡＭについてのローアド
レスストローブ信号ＲＡＳ＃の制御方法を示すタイミン
グチャートである。
【図６】図１のシステムにおけるＥＤＯ−ＤＲＡＭの判
定処理及び判定結果の格納処理のフローチャートであ
る。
【図７】図６のＥＤＯ−ＤＲＡＭの判定処理の詳細を示
すフローチャートである。
【図８】図１のシステムにおけるメモリマップを示す図
である。
【符号の説明】
１…ＣＰＵ ２…ＲＯＭ ３…内蔵ＲＡＭ（ＥＤＯ−ＤＲＡＭ） ４ａ…拡張ＲＡＭ（非ＥＤＯ−ＤＲＡＭ） ４ｂ…拡張ＲＡＭ（ＥＤＯ−ＤＲＡＭ） ５…ＡＳＩＣ ５ａ…メモリ制御回路 ５ｂ…Ｉ／Ｏ制御回路 ５ｃ…エンジン制御回路 ５ｄ…Ｉ／Ｆ制御回路 ６…ＳＷパネル ７…プリントエンジン １０…ホスト ２０…ＥＤＯフラグレジスタＥＤＯＦＬＡＧ０ ２１…ＥＤＯフラグレジスタＥＤＯＦＬＡＧ１ ２２…ＥＤＯフラグレジスタＥＤＯＦＬＡＧ２ ５０ａ…ＤＲＡＭ制御回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス状に配列された記憶要素を備
    え、該記憶要素の選択を各記憶要素に対する行アドレス
    データと列アドレスデータ及び行アドレスストローブ信
    号と列アドレスストローブ信号の入力に応じて行うと共
    に、同一の行アドレスに配列された記憶要素について
    は、列アドレスストローブ信号の切り換えにより当該列
    アドレスストローブ信号の選択期間に拘わらず連続的に
    各列アドレスデータに対応する処理データを出力する読
    み書き可能な記憶装置の制御装置であって、 前記記憶要素に対して処理データを書き込む書き込みモ
    ードと、前記記憶要素から処理データを読み出す読み出
    しモードとを選択する動作モード選択手段と、 前記記憶要素の選択モードとして、行アドレスデータと
    列アドレスデータとをそれぞれ切り換える通常のモード
    と、行アドレスデータを一定として列アドレスデータの
    みを切り換える連続モードとを選択する記憶要素選択モ
    ード選択手段と、 前記連続モードが選択された場合には、前記一定の行ア
    ドレスを所定期間連続的に選択するように行アドレスス
    トローブ信号を出力すると共に、順次異なる列アドレス
    を選択するように列アドレスデータを切り換えて出力す
    るアドレスデータ制御手段とを備え、 前記アドレスデータ制御手段は、前記連続モードが選択
    された場合であっても、動作モードが前記読み出しモー
    ドである場合には、選択した記憶要素からの処理データ
    の読み出しが終了する所定のタイミングで、前記行アド
    レスストローブ信号を非選択とする、 ことを特徴とする記憶装置の制御装置。
  2. 【請求項２】 前記記憶装置は、ＥＤＯ（エクステンデ
    ッド・データ・アウト）モード付きＤＲＡＭであること
    を特徴とする請求項１に記載の記憶装置の制御装置。
  3. 【請求項３】 前記記憶装置は、ＥＤＯモード付きＤＲ
    ＡＭを複数備えたＳＩＭＭ（シングル・インライン・メ
    モリー・モジュール）であり、各ＥＤＯモード付きＤＲ
    ＡＭの出力状態を選択する選択信号が選択側に固定され
    ている、ことを特徴とする請求項１または請求項２に記
    載の記憶装置の制御装置。
  4. 【請求項４】 前記記憶装置は、ＥＤＯモード付きＤＲ
    ＡＭと、その他のメモリーとの何れをも備えており、選
    択対象のＤＲＡＭがＥＤＯモード付きＤＲＡＭか否かを
    判定する判定手段を更に備え、前記アドレスデータ制御
    手段は、選択対象のＤＲＡＭがＥＤＯモード付きＤＲＡ
    Ｍであると判定された場合に、前記連続モードが選択さ
    れた場合であっても、動作モードが前記読み出しモード
    である場合には、選択した記憶要素からの処理データの
    読み出しが終了する所定のタイミングで、前記行アドレ
    スストローブ信号を非選択とする、ことを特徴とする請
    求項１乃至請求項３のいずれか一項に記載の記憶装置の
    制御装置。
  5. 【請求項５】 マトリクス状に配列された記憶要素を備
    え、該記憶要素の選択を各記憶要素に対する行アドレス
    データと列アドレスデータ及び行アドレスストローブ信
    号と列アドレスストローブ信号の入力に応じて行うと共
    に、同一の行アドレスに配列された記憶要素について
    は、列アドレスストローブ信号の切り換えにより当該列
    アドレスストローブ信号の選択期間に拘わらず連続的に
    各列アドレスデータに対応する処理データを出力する読
    み書き可能な記憶装置の制御方法であって、 前記記憶要素に対して処理データを書き込む書き込みモ
    ードと、前記記憶要素から処理データを読み出す読み出
    しモードとを選択する工程と、 前記記憶要素の選択モードとして、行アドレスデータと
    列アドレスデータとをそれぞれ切り換える通常のモード
    と、行アドレスデータを一定として列アドレスデータの
    みを切り換える連続モードとを選択する工程と、 前記連続モードが選択された場合には、前記一定の行ア
    ドレスを所定期間連続的に選択するように行アドレスス
    トローブ信号を出力すると共に、順次異なる列アドレス
    を選択するように列アドレスデータを切り換えて出力す
    る工程と、 前記連続モードが選択された場合であっても、動作モー
    ドが前記読み出しモードである場合には、選択した記憶
    要素からの処理データの読み出しが終了する所定のタイ
    ミングで、前記行アドレスストローブ信号を非選択とす
    る工程と、 を備えたことを特徴とする記憶装置の制御方法。
  6. 【請求項６】 前記記憶装置は、ＥＤＯ（エクステンデ
    ッド・データ・アウト）モード付きＤＲＡＭであること
    を特徴とする請求項５に記載の記憶装置の制御方法。
  7. 【請求項７】 前記記憶装置は、ＥＤＯモード付きＤＲ
    ＡＭを複数備えたＳＩＭＭ（シングル・インライン・メ
    モリー・モジュール）であり、各ＥＤＯモード付きＤＲ
    ＡＭの出力状態を選択する選択信号が選択側に固定され
    ている、ことを特徴とする請求項５または請求項６に記
    載の記憶装置の制御方法。
  8. 【請求項８】 前記記憶装置は、ＥＤＯモード付きＤＲ
    ＡＭと、その他のメモリーとの何れをも備えており、選
    択対象のＤＲＡＭがＥＤＯモード付きＤＲＡＭか否かを
    判定する工程を更に備え、前記連続モードが選択された
    場合であって、動作モードが前記読み出しモードである
    場合に、選択した記憶要素からの処理データの読み出し
    が終了する所定のタイミングで、前記行アドレスストロ
    ーブ信号を非選択とする工程は、選択対象のＤＲＡＭが
    ＥＤＯモード付きＤＲＡＭであると判定された場合に行
    われる工程である、ことを特徴とする請求項５乃至請求
    項７のいずれか一項に記載の記憶装置の制御方法。
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