JPS6156716B2

JPS6156716B2 -

Info

Publication number: JPS6156716B2
Application number: JP54032571A
Authority: JP
Inventors: Shigeki Morinaga
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-03-20
Filing date: 1979-03-20
Publication date: 1986-12-03
Also published as: US4346434A; JPS55125086A

Description

【発明の詳細な説明】

本発明は電動機の制御装置、特にインバータ駆
動される電動機を、デイジタル演算回路によつて
デイジタル的に制御する電動機の制御装置に関す
る。電動機および電動機を組込んだ装置の高機能化
として可変速電動機の需要が増大しており、これ
らの、制御精度を向上させる試みが種々なされて
いる。最近マイクロコンピユータを用いて制御す
る高機能化の装置が発表され、また、スイツチン
グ速度が速いパワー素子を取入れたインバータが
可能となり、パルス幅変調やチヨツパで電動機の
可変速化をはかろうとする動きがあり、不等パル
スのパルス幅変調などの制御方式が発表されてい
る。しかし、これらは、個々の制御対象ごとに回
路が作られ、マイクロコンピユータを使うには多
くの制御を対象とするようになり、電動機を総合
的に制御することが必要である。上で述べた如
く、電動機制御をそれぞれ独立させ、その独立し
た制御対象のために作られた各制御回路を寄せ集
めたものは各制御対象間に有機的な相互作用に乏
しく、きめ細い制御が困難であつた。また回路も
必要以上に複雑となる欠点があつた。本発明の目的は比較的簡単な回路で正確に電動
機の可変速制御ができ、しかも電動機の状態に応
じて、その制御に必要なパルス出力を発生する電
動機の多機能をもつ制御装置を提供するにある。本発明では、入力された電動機の運転状態を表
わす情報を用い、この入力情報を演算処理し、処
理されたデータを保持するレジスタを各処理内容
に応じて各々保持できるように複数個有してい
る。これらのレジスタの内には演算処理を行なつ
て得られたデータを保持するものだけでなく、予
かじめ定められた値を表わすデータを常に保持す
るものを含んでいる。これらのレジスタに保持さ
れているデータが共通に有している特徴はこれら
のデータが比較動作の基準値として用いられるこ
とである。従つて以下これらのレジスタを基準レ
ジスタ群と称し、またこの基準レジスタ群に保持
されているデータを基準データと称する。一方電動機その他の瞬時の状態を表わすデータ
を保持する複数個のレジスタがある。このレジス
タを瞬時レジスタ群と以下記載する。またこの瞬
時レジスタに保持されているデータを瞬時データ
と記載する。本発明では基準レジスタ群、瞬時レジスタ群、
インクリメンタ／デクリメンタ（データを１だけ
増加させたり、１だけ減少させたり、データをＯ
にしたりする回路）、インクリメンタ／デクリメ
ンタ・コントローラ、比較回路、比較結果保持回
路、ステージ・カウンタを備えている。これらの
回路構成に於てステージ・カウンタにより予め定
められた順序で経時的に各ステージの処理が行な
われる。各ステージに於てそのステージで定めら
れた仕事を行うため、上記基準レジスタ群と瞬時
レジスタ群から関係するレジスタが各々選択さ
れ、それぞれのレジスタから基準データと瞬時デ
ータが比較回路へ送られる。この比較結果は比較
結果保持回路によつて保持される。またこの各ステージに於て、そのステージに関
係した瞬時レジスタに保持されている瞬時データ
が実際の電動機等の瞬時の状態に応じて書き替え
られる。この書き替え動作はインクリメンタ／デ
クリメンタ／インクリメンタ／デクリメンタ・コ
ントローラによつて行なわれる。すなわち時間の基準単位を表わす時間信号や電
動機のシヤフトの回転角単位を表わす位相角信号
の発生状態に応じ、例えば瞬時の時間を表わすデ
ータや位相角回転の瞬時回転角を表わすデータを
増加させるべきか減少させるべきかどうかをイン
クリメンタ／デクリメンタ・コントローラで判断
する。この判断結果に基づきインクリメンタ／デ
クリメンタで瞬時データの増加・減少を具体的に
行なう。このようにして瞬時データは時々刻々新
しい値に書き替えられ、このデータにより比較動
作が行なわれる。この比較により、基準データに
見合つたパルス出力を発生することができる。この様な構成をとることにより、複雑な制御が
比較的簡単な回路構成により可能となる。さらに
不規則に入力されるパルス信号を同期化し、検出
しているので正確に各信号が検出でき、インクリ
メンタ／デクリメンタが正確に動作する。次に本発明を位相検出器付電動機（無整流子電
動機）の実施例を、図を使用して説明する。第１
は位相検出器付電動機の制御装置の回路構成を示
す。マイクロコンピユータはセントラルプロセツサ
（以下、CPUを記す）１１４、ランダムアクセス
メモリ（以下、RAMと記す）１１６、リードオ
ンリーメモリ（以下、ROMと記す）１１８で構
成されている。入出力回路１２０は、CPU１１４とのインタ
ーフエイス回路１２３、マルチプレクサ１２２を
備えたアナログ・デイジタル変換回路１２４（以
下、Ａ／Ｄ変換器と記す）、マルチプレクサなし
のＡ／Ｄ変換器１２７、パルス出力回路１２６、
パルス入力回路１２８、デイスクリート入出力回
路１２５を有している。６個のサイリスタ１８６
〜１９１、６個フライホイール・ダイオード１９
２〜１９７より構成される３相インバータ１６０
によつて電動機１００は可変される。また直流電
源は、商品交流電源１８５をダイオード１７６〜
１７９によつて構成される整流回路１７５と平滑
コンデンサ１３５より作られる。また、電動機１００には位相検出器１５０が取
りつけられており、巻線Ｕ相、Ｖ相、Ｗ相の位相
が検出される。その位相検出信号PU，PV，PW
を出力する。さらに、入出力回路１２０から出力
されるパルス出力U⁺，U^-，V⁺，V^-，W⁺，W^-
は、ゲート・ドライバー１３０を介して、サイリ
スタ１８６〜１９１を点弧したり、消弧したりす
る。ここで使用するパワー素子は自己消弧のサイ
リスタ例えばゲートターンオフサイリスタGT０
であると回路構成上、都合がよい。マイクロコンピユータと入出力回路１２０のイ
ンターフエイスは、データ・バス１６２、アドレ
ス・バス１６４、コントロール・バス１６６によ
つて接続される。マイクロコンピユータと入出力
回路１２０はCPU１１４からイネーブル信号Ｅ
が印加され、同期をとつている。アナログ入力としては、２つの抵抗１３７と１
３８で分圧された直流電圧Ｅ_D、シヤント抵抗１
３６の直流電流Ｉ_D、電動機１００に取付けてあ
る温度センサ１０４の電動機温度Ｔ_M、速度指令
Ｓ_Pがある。この入力のなかで、重要なアナログ
入力は、直流電流Ｉ_Dである。この直流電流Ｉ_Dは
増幅器１３１を介して、マルチ・プレクサなしの
Ａ／Ｄ変換器１２７に入力される。その他の直流
電圧Ｅ_D、電動機温度Ｔ_M、速度指令Ｓ_Pはそれぞ
れ増幅器１３２〜１３４マルチ・プレクサ１２２
を介してＡ／Ｄ変換器１２４に入力される。マル
チ・プレクサ１２２はCPU１１４から指令され
たアナログ入力の一つが選択されＡ／Ｄ変換器１
２４へ入力される。これらの入力は、ROM１１
８に記憶されていた命令プログラムに基づき
CPU１１４がアドレスバスを介してそのアドレ
スが指定され、指定されたアナログ入力が取込ま
れる。また、デイジタル変換された値はそれぞれ
の入力に対応したレジスタに保持され、必要に応
じ、データ・バス１６４を介して送られてくる。パルス入力回路１２８には位相検出器１５０よ
り位相信号PU，PV，PWが入力され、イネーブ
ル信号Ｅと同期化される。また、CPU１１４により処理されたデータは
インターフエイス１２３に取込まれパルス出力回
路１２６に保持される。パルス出力回路１２６か
らの出力はインターフエイス１２３によつて入力
された信号に対応するパルス幅の信号を発生する
ものでその出力はパルス幅変調信号U⁺，V⁺，
W⁺，U^-，V^-，W^-であり、これらの信号はデイ
スクリート入出力回路１２５には起動指令が入力
された後出力を発生するようになつている。第２図はパルス出力回路１２６によつてパルス
幅変調信号U⁺，V⁺，W⁺，U^-，V^-，W^-が発生す
るタイミングを示す図であり、信号PWMはパル
ス出力回路は６で作られる搬送波信号で、位相検
出信号PU，PV，PWの立上り、立下りでリセツ
トされ、ある傾斜をもて、増加、減少し、CPU
１１４からのデータＤ１レベルと比較し、120度
通電の後半60度のみに変調をかける。同様に
CPU１１４のデータＤ２レベルは前半60度の立
上りのみパルス幅を狭くし、それぞれのパルス幅
変調信号U⁺，V⁺，W⁺，U^-，V^-，W^-を作る。第３図は位相検出器なしの電動機（誘導電動
機）の回路構成を示す。第３図は第１図とほとん
ど同じで、第１図の位相検出器１５０の代りにパ
ルスジエネレータ１５２と代る。また、電圧制御
のために、サイリスタ１９８と抵抗１８１があ
り、サイリスタ１９８をチヨツピングすることに
より電圧制御を行う。そのために、入出力回路１
２０のパルス出力回路１２６のチヨツパ信号
CHOPを使用する。第４図は、パルス出力回路１２６によつて15個
の不等パルスのパルス幅変調信号U⁺，V⁺，W⁺，
U^-，V^-，W^-を作るタイミングを示すもので、搬
送波信号PWMと変調波SU，SV，SWより作られ
る。第５図はパルス出力回路１２６の具体的な回路
を示すもので、レジスタ群５７０は上で述べた基
準レジスタ群であり、CPU１１４で処理された
データを保持したりあるいは予じめ定められた一
定値を示すデータを保持する。このデータは
CPU１１４より第８図に示すようにデータ・ラ
ツチ８０２、ライトバス８０６を介して送られ
る。そして、基準レジスタ群５７０のデータを保
持する各レジスタの指定はアドレスバス１６４よ
りアドレス・デコーダ９０６を介して行なわれ、
指定されたレジスタに上記データが入力され保持
される。レジスタ群５７２は瞬時レジスタ群であり、電
動機等の瞬時の状態を保持する。瞬時レジスタ群
５７２とラツチ回路５７６とインクリメンタ／デ
クリメンタ５７８とでいわゆるカウンタ機能を呈
する。出力レジスタ群５７４は例えば電動機の回転速
度を保持するレジスタとパルス入力の周期を保持
するレジスタを有している。これらの値は、ある
条件が満されたとき瞬時レジスタの値が読み込ま
れることにより得られる。出力レジスタ群５７４
に保持されているデータはCPUからアドレスバ
スとコントロールバスを介して送られてくる信号
により関係するレジスタが選ばれ、このレジスタ
からリードバス８０８を介してCPU１１４に送
られる。比較回路５８０は基準レジスタ群５７０の内の
選ばれたレジスタからの基準データと瞬時レジス
タ群５７２の内の選ばれたレジスタからの瞬時デ
ータをそれぞれ入力端５８２と５８４から受け、
比較動作を行う。その比較結果は出力端５８６よ
り出力される。出力端は比較結果保持回路として
作用する第１比較出力ラツチ群６０２の内の所定
のラツチにセツトされる。さらにその後第２比較
出力ラツチ群６０４の所定のラツチにセツトされ
る。基準レジスタ群５７０、瞬時レジスタ群５７
２、出力レジスタ群５７４の読出しや書込み動
作、インクリメンタ／ダクリメンタ５７８や比較
回路５８０の動作、第１比較出力ラツチ群６０
２、第２比較出力ラツチ群６０４への出力セツト
動作は予じめ定められた時間内に処理される。ま
た種々の処理はステージ・カウンタ６７０のステ
ージ順序に従い、時分割で行なわれる。各ステー
ジ毎に基準レジスタ群５７０、瞬時レジスタ群５
７２のそれぞれのレジスタ群の所定のレジスタ、
第１比較出力ラツチ群６０２内の所定のラツチお
よび必要に応じて出力レジスタ群５７４の内の所
定のレジスタが選ばれる。またインクリメンタ／
デクリメンタ５７８と比較回路５８０は基準レジ
スタ群５７０および瞬時レジスタ群５７２内の各
レジスタに対して共通に使用される。第６図は第５図のタイミングを説明するための
図である。CPU１１４よりイネーブル信号Ｅが
入出力回路１２０に供給される。この信号をイに
示す。このイネーブル信号Ｅにより第７図のノン
オーバー・ラツプ回路７０１により重なりのない
２相のクロツク信号φ_１とφ_２を作る。この信号
をハとロに示す。このクロツク信号φ_１とφ_２に
より第５図に示す回路は動作する。第６図ニはステージ・カウンタ６７０の出力信
号であり、クロツク信号φ_１の立上りで計数され
る。しかし、ステージ・カウンタ６７０の出力信
号は、配線やゲートの遅れによつて斜線で示す部
分で確立される。そのステージ・カウンタ６７０
の出力信号ニはステージ・デコーダ６７２によつ
て各ステージの処理信号が発生する。しかし、φ
_１より各ステージの処理信号がかなり遅れるた
め、各処理の有効時間が縮まる。その各処理の有
効時間を拡げるために、ステージ・ラツチ６７４
を設け、そのステージ・ラツチ６７４の出力信号
をホに示す。第６図において、“Ｔ”はラツチ回
路やレジスタ回路がイネーブル状態にあることを
示し、これらの回路の出力が入力に依存されるこ
とを示す。また“Ｌ”とはこれらの回路があるデ
ータを保持し、この回路の出力が入力に依存しな
いことを示す。 φ_２＝1Tになるステージ・ラツチ６７４はス
テージ・デコーダ６７２の出力信号を保持し、ホ
がステージ信号となり、クロツク信号φ_２の立上
りで切換えられ、各ステージの処理がφ_２に同期
して行なわれる。このホに示すステージ信号は基
準レジスタ群５７０や瞬時レジスタ群５７２の読
出し信号となり、ある選ばれた所定のレジスタか
らそのデータを読出す。ヘとトはそれぞれ、基準
レジスタ群５７０と瞬時レジスタ群５７２の動作
を示す。基準レジスタ群５７０と瞬時レジスタ群
５７２の読出し、ホのステージ信号により行なわ
れる。また書込みは、φ_１＝１で基準レジスタ群
５７０および瞬時レジスタ群５７２を“Ｔ”にす
ることにより行い、φ_１に同期してなされる。データ・ラツチ回路５７６の動作をチに示す。
この回路はクロツク信号φ_２＝１で“Ｔ”にし、
瞬時レジスタ群５７２より読出されたある特定の
レジスタのデータを書込み、クロツク信号φ_２＝
０で“Ｌ”となる。このようにしてそのステージ
に対応した瞬時レジスタ群５７２の内の所定のレ
ジスタのデータを保持する。データ・ラツチ回路
５７６に保持されたデータはクロツク信号に同期
しないインクリメンタ／デクリメンタ５７８によ
り各条件に基づいて修正される。ここでインクリメンタ／デクリメンタ５７８は
インクリメンタ／デクリメンタ・コントローラ５
９０からコントロール信号発生回路５９１の出力
信号５００に基づき次のような機能を有する。第
１の機能はインクリメント／デクリメント機能で
入力データの示す値を１つ増加させたりもしくは
減少させたりする。第２の機能はノンインクリメ
ント／デクリメント機能で、入力データを増加も
しくは減少させないでそのまま通過させる。第３
の機能はリセツト機能で入力データを全て０の値
を示すデータに変えてしまう。瞬時レジスタ群５７２内の各レジスタのデータ
の流れを見ると、瞬時レジスタ群５７２の内の１
つのレジスタがステージ・カウンタ６７２により
選ばれ、その保持データがデータ・ラツチ回路５
７６とインクリメンタ／デクリメンタ５７８を介
して比較回路５８０に入力される。さらにインク
リメンタ／デクリメンタ５７８の出力から元の選
ばれたレジスタへ戻る閉ループができる。従つて
インクリメンタ／デクリメンタ５７８がデータに
対し１つ増加させるもしくは減少させる機能を呈
するとこの閉ループはカウンタとしての機能を呈
する。しかしこの閉ループで瞬時レジスタ群５７
２のデータが特定の選ばれたレジスタから出力さ
れながら、しかもデータが回り込んできて入力さ
れるような状態が生じるとカウンタ機能を有しな
くなり誤動作する。従つてデータを切るためにデ
ータ・ラツチ回路５７６を設けている。データ・
ラツチ回路５７６はクロツク信号φ_２＝１で
“Ｔ”になり、一方瞬時レジスタに入力データが
書込まれる状態“Ｔ”はクロツク信号φ_１＝１で
あるため、瞬時レジスタ群５７２の特定のレジス
タのデータが変更になつてもデータ・ラツチ回路
５７６の出力は変化しない。その動作をチに示
す。つまり、φ_２＝０でデータカツトが行なわれ
る。またクロツク信号に同期しないインクリメン
タ／デクリメンタ５７８の出力データリが確立す
るのは配線やゲートの遅れによつて斜線の部分と
なる。比較回路５８０もインクリメンタ／デクリメン
タ５７８と同様クロツク信号と同期せずに動作す
る。比較回路５８０の入力は基準レジスタ群５７
０の内、ステージ信号ホにより選ばれた１つの基
準レジスタの基準データと、瞬時レジスタ群５７
２の内、ステージ信号ホにより選ばれた１つのレ
ジスタの瞬時データのデータ・ラツチ回路５７６
とインクリメンタ／デクリメンタ５７８を介して
伝えられたデータとを受ける。これら２つのデー
タの比較結果は、クロツク信号φ_１＝１で“Ｔ”
になる第１の比較出力ラツチ群６０２の内、ステ
ージ信号ホにより選ばれたラツチへセツトされ
る。そのとき、比較回路５８０の比較結果出力信
号をヌに示し、信号が確立するのは斜線部分とな
る。さらにこの第１の比較出力ラツチ群６０２の
出力は、クロツク信号φ_２＝１で“Ｔ”になる第
２の比較出力ラツチ群６０４へセツトされる。こ
れら第１および第２の比較出力ラツチ群６０２，
６０４の動作をそれぞれル，ヲに示す。また、第２の比較出力ラツチ群６０４の出力が
電動機のインバータのゲート信号UP，VP，
WP，UN，VN，WNやチヨツパ信号CHの出力信
号となつたり、瞬時レジスタ群５７２の各条件と
なり、インクリメンタ／デクリメンタ・コントロ
ーラ５９０の入力信号となる。また第２の比較出力ラツチ群６０４の出力信号
は瞬時レジスタ群５７２から出力レジスタ群５７
４へ書込みを行う転送信号にもなる。出力レジスタ群５７４の動作をワに示す。出力
レジスタ群５７４の内ステージ信号ホによつて選
ばれた出力レジスタはクロツク信号φ_１＝１で
“Ｔ”で瞬時レジスタ群５７２の内、ステージ信
号ホによつて選ばれた瞬時レジスタの瞬時データ
を書込まれ、クロツク信号φ_１＝０で“Latch”
となる。出力レジスタ群５７４に保持されているデータ
をCPU１１４が読む場合は、CPU１１４よりリ
ードバス８０８を介してレジスタを指定し、第５
図イに示すクロツク信号Ｅに同期してデータの取
込みが行われる。そこで入出力回路１２３とCPU１１４とのイ
ンターフエイスは（例えば、CPU１１４に日立
製HD46800を用いた場合）、第６図のタイミング
では、CPU１１４からデータが書込まれる基準
レジスタ群５７０とCPU１１４へデータが読出
される出力レジスタ群５７４とでタイミングが異
なる。そのデータとアドレスのブロツク構成図を
第８，９図に示す。CPU１１４から書込まれる
ライト・データ８０６は、φ_２＝１で“Ｔ”にな
るライト・ラツチ回路８０２に保持され、φ_１＝
１で基準レジスタ群５７０のアドレス信号によつ
て選ばれた基準レジスタにデータが書込まれる。
またCPU１１４へ読出されるリードデータは、
リードバス８０８、CPU１１４のイネーブル信
号Ｅ＝１でイネーブル状態のトライステート・バ
ツフア回路８０４によつてデータバス１６２へ送
り出し、CPU１１４へ取込まれる。また、基準レジスタ群５７０と出力レジスタ群
５７４はCPU１１４からのアドレス信号によつ
て選ばれる。レジスタ選択信号SELは、データの
場合と同じように、基準レジスタ群５７０と出力
レジスタ群５７４とではタイミングが異なる。基
準レジスタ群５７０は、φ_２＝１で“Ｔ”となる
アドレス・ラツチ回路９０２に保持され、次に、
ライト・データか、リード・データかをコントロ
ールバスの信号によつて作られるチツプセレクト
ライト信号CSW、チツプセレクトリード信号
CSRによつて、アドレス・ラツチ回路９０２の
出力信号か、アドレスバス１６４上のアドレス信
号かを選ぶ。CSWの場合はアドレス・ラツチ回
路９０２の出力信号を、CSRの場合はアドレス
信号を選択する。この選択回路９０４を介してア
ドレスデコーダ９０６によつてレジスタが選ばれ
る。また第１，３図で記述したごとく、インバータ
に制御整流素子を使用しているため、素子の電流
の大きさが問題となつたり、さらに電流制限を行
うことがある。そのため、入出力回路１２０は
Ａ／Ｄ変換器１２４を有し、アナログ量をデイジ
タル量に変換する。電動機の制御に必要なアナロ
グ量はその他に直流電圧、速度指令等がある。し
かし素子の電流、直流電圧、速度指令等の内一番
重要なアナログ量は制御整流素子の電流である。
そのため、第５図中には素子の電流専用Ａ／Ｄ変
換器１２７とマルチ・プレクサ１２２付Ａ／Ｄ変
換器１２４の２個のＡ／Ｄ変換器を入出力回路１
２０は有している。また、電流専用Ａ／Ｄ変換器
１２７によつてデイジタル量に変換されたデータ
はデイジタル０レジスタ５４６、マルチ・プレク
サ付Ａ／Ｄ変換器１２４によつてデイジタル量に
変換されたデータはデイジタル１レジスタ５４８
に保持される。しかし、デイジタル０レジスタ５
４６の電流値の大きさはCPU１１４によつて演
算処理する時間的余裕がないため、入出力回路１
２０内で処理する。具体的には、電動機への印加
電圧を小さくする処理を行う。電流がＡ／Ｄ変換されたデイジタル量を保持し
ているデイジタル０レジスタ５４６のデイジタ
ル・データと電流制限値に等価なデータを保持し
ている基準レジスタ群５７０の基準データと比較
する。しかし、Ａ／Ｄ変換器１２７はステージ信
号第６図ホとは無関係に動作している。そのた
め、各処理はある順序に従つてステージ信号ホを
発生するが、このステージ信号に電流値を比較す
るための処理ステージを設ける。これは一種のス
テージへの割込み機能である。ステージへの割込
み機能はφ_１の立上りで発生するＡ／Ｄ変換終了
信号第６図中カで要求される。そのとき、ステー
ジ・ラツチ６７４はステージ・デコータ６７２の
出力信号を保持せずに、Ａ／Ｄ変換終了信号カを
保持し、デイジタル０レジスタ５４６の電流値の
デイジタル・データと制限すべて電流値を保持し
ている基準レジスタ群５７０の基準データとを比
較し、素子の電流が制限値に達したかどうか判定
する。そのとき、ステージ・カウンタ６７０の計
数は行わず、このステージの割込みが終了した時
点つまり次のφ_２＝１でステージ・デコーダ６７
２の出力信号をステージ・ラツチ６７４に保持す
ることによる割込み処理以前の処理ステージが行
われ、引き続きある定つた順序に従つて各処理が
行われる。また、マルチ・プレクサ付Ａ／Ｄ変換器１２４
で変換されたデイジタル・データは、ステージへ
の割込み機能はなく、CPU１１４へのリード・
データとしてCPU１１４へ取込まれる。電流専
用Ａ／Ｄ変換器５４０で変換されたデイジタル・
データもCPU１１４へ取込まれる。入出力回路１２０は、CPU１１４への割込み
要求信号となるステータス・レジスタ５５０とそ
の割込み要求信号をマスクするためのマスク・レ
ジスタ５５２がある。ステータス・レジスタ５５
０は、電動機や入出力回路１２０の内部状態が保
持されている。その内容を第１表に示す。

【表】

【表】第１０図はステータス・レジスタ５５０、マス
ク・レジスタ５５２と割込みコントローラ５５４
を示す。ステータス・レジスタ５５０は、CPU１１４
で割込み要因分析を行うために、CPU１１４の
読出しレジスタとなつている。また、マスク・レ
ジスタ５５２はCPU１１４から指定するために
書込みレジスタとなつている。ステータス・レジ
スタ５５０とマスク・レジスタ５５２の出力信号
は各ビツトに対応して、アンド−オア−ノツトが
とられ、その出力が割込み要求信号となる。
８１０は割込み要因となる信号である。また、CPU１１４から入出力回路１２０への
モード指定を行うレジスタは、モード０・レジス
タ５５６、モード１・レジスタ５５８、モード
２・レジスタ５６０がある。その内容を第２表に
示す。

【表】

【表】モード０・レジスタ５５６、モード１・レジス
タ５５８、モード２・レジスタ５６０はすべて、
CPU１１４から各モードを指定するため書込み
レジスタとなる。コントロール信号発生回路５９１はインクリメ
ンタ／デクリメンタ・コントローラ５９０によつ
て、インクリメンタ／デクリメンタ５７８の機能
であるインクリメント／デクリメント機能、ノン
インクリメント／デクリメント機能、リセツト機
能を制御するための、カウント信号、インクリメ
ント／デクリメント信号、リセツト信号を発生す
る。また比較コントローラ５８１は、比較回路５８
０の比較結果（≧、≦、＝）を制御するためのもの
である。出力コントローラ６６６は、パワー素子の最大
オン時間、最小オフ時間、Ｐ側アームとＮ側アー
ムのラツグ防止のための制御を行い、パワー素子
の保護、補償を行う。トリガカウンタ６６０，６６１は、保護、補償
のための時間を発生させるためのカウンタで、ト
リガ・デコーダ６６２，６６３は、保護、補償の
ための時間を発生し、トリガ・ラツチ６６４，６
６５はトリガ・パルスを発生する。ステージ信号ホの発生回路を第１１図に示す。
第７図のノンオーバー・ラツプ回路７０１からの
クロツク信号φ_１＝１でステージ・カウンタ６７
０が計数を開始し、そのステージ・カウンタ６７
０の出力C₀〜C₉と第５図のモード０・レジスタ
５５６のビツト２のM₂、ビツト６のM₆、モード
１・レジスタ５５８のビツト０，１，２のT₀，
T₁，T₂を入力としてステージ・デコーダ６７２
に加えられる。ステージ・デコーダ６７２は出力
としてO₀〜O₂₃の信号を発生する。この出力信号
O₀〜O₂₃をステージ・ラツチ回路６７４へ入力
し、クロツク信号φ_２＝１でこのステージ・ラツ
チ回路６７４“Ｔ”にして前記ステージ・デコー
ダ６７２の出力O₀〜O₂₃を保持する。またステージ・ラツチ回路６７４のリセツト入
力Ｒには第５図のモード０・レジスタ５５６のビ
ツト０のM₀の信号が入力され、M₀＝０となると
きはステージ・ラツチ回路６７４の総ての出力が
“０”（ローレベル）となり、どの処理動作も総て
停止する。一方、上記モード０・レジスタ５５６
のビツト０の信号M₀＝１になるとステージ信号
がある定つた順序で出力され、それに基づいて処
理が行われる。上記ステージ・デコーダ６７２はリードオンリ
ーメモリなどを使用することにより容易に実現で
き、マイクロ・プログラミング方式にすることも
可能である。また、ステージへの割込み機能は
CMT−Ｐを出力しているステージ・ラツチ回路
６７４のラツチ１１０２で行う。先ず、ステー
ジ・ラツチ回路６７４のラツチ１１０２以外のラ
ツチ群１１０４をＡ／Ｄ変換終了信号で総てリセ
ツトし割込み動作以外は停止させる。そして、
Ａ／Ｄ変換終了信号（第６図カ）をラツチ１１０
２に保持して、割込み動作を行う。尚ステージ・ラツチ回路６７４の出力であるス
テージ信号の詳細な処理内容を第３表に示す。

【表】

【表】次に、ステージ信号とステージカウンタ６７
０、レジスタ５５６，５５８の出力との関係を示
すと第４表に示すようになる。

【表】先ず第１１図のステージ・カウンタ６７０のリ
セツト端子にゼネラル・リセツト信号GRが入力
され、これによつてカウンタ出力C₀〜C₉は総て
０となる。このゼネラル・リセツト信号GRはこ
の制御回路の起動時CPU１１４より送られる。
この状態でステージカウンタ６７０のカウンタ
C₀〜C₃は０であり、モード１・レジスタのビツ
ト０のT₀、ビツト１のT₁とビツト２のT₂が総て
０のとき、クロツク信号φ_２が入力されるとφ_２
の立上りで、PWM８−Ｐのステージ信号が出
る。このステージ信号によつてPWM８の処理を
行う。次にクロツク信号φ_１＝１でステージ・カ
ウンタ６７０が１つ計数され、さらに、クロツク
信号φ_２の立上りで次のステージ信号のPN−Ｐ
が出力され、このステージ信号によつてPNの処
理が行われる。このようにしてステージ・カウン
タ６７０がφ_１＝１で計数し続けると、φ_２の立
上りでステージ信号が出力され、この信号に応じ
た処理が行われる。ステージ・カウンタ６７０のC₀〜C₉が総て１
となるとステージ信号PGN−Ｐが出力され（た
だし、モード０・レジスタのM₂＝０のとき）、
PGN処理が行われ、第４表の総ての処理が終了
する。次のクロツク信号φ_１＝１でステージ・カ
ウンタ６７０のC₀〜C₉は総て０となり、モード
１レジスタ５５８の出力が０ならば、クロツク信
号φ_２＝１でステージ信号PWM８−Ｐが出力さ
れ、PWMの処理が行われる。このように第４表
の処理を繰り返す。そこで、入出力回路１２０のシステム・フロー
を第１２図に示す。ゼネラル・リセツト信号GR＝０によつて、レ
ジスタ群やステージ・カウンタ６７０が総て０と
なる。ゼネラル・リセツト信号GR＝１になる
と、先ずモード０・レジスタ５５６のビツト０つ
まり、入出力回路１２０の起動／停止を指定する
M₀が１であるかどうかを判定し、M₀＝０のとき
はM₀＝１になるまで、入出力回路１２０は停止
状態にある。M₀＝１で、ステージ・カウンタ６
７０の出力が０つまり、ｎ＝０番目のステージ信
号が発生する。ここから、実際の処理入る。ま
ず、M₀＝１であるとｎ番目のステージ信号がス
テージ・ラツチ回路６７４に保持されると同時に
以下の動作がある。 (i) 第１比較出力ラツチ群６０２の出力信号を第
２比較出力ラツチ群６０４へ保持する。 (ii) 瞬時レジスタ群５７２からステージ信号によ
つて選ばれた瞬時レジスタの内容をラツチ回路
５７６に保持する。次に、転送信号MOVEが０か１かどうか判定
し、MOVE＝０の場合、ステージ・カウンタ６
７０は計数され、さらにラツチ回路５７６の出力
をインクリメンタ／デクリメンタ５７８に通し、
その出力は選ばれた瞬時レジスタに書込まれると
同時に、基準レジスタ群５７０からステージ信号
によつて選ばれた基準レジスタとの比較を行い、
その比較結果を第１比較出力ラツチ群６０２から
ステージ信号によつて選ばれた第１比較出力ラツ
チにセツトする。その後Ａ／Ｄ変換終了信号
ADEの判定を行う。また、転送信号MOVE＝１
のときは、ステージ・カウンタ６７０を計数する
と同時に、瞬時レジスタの内容を出力レジスタ群
５７４からステージ信号によつて選ばれた出力レ
ジスタを転送し、瞬時レジスタを総て０にする。Ａ／Ｄ変換終了信号ADEが０か１かの判定に
より、ステージへの割込みが要求される。ADE
＝０のときは、再び元に戻つて次の処理を行う
が、ADE＝１のときは、モード０・レジスタ５
５６のビツト３のM₃つまりステージへの割込み
マスクビツトが０か１かを判定し、M₃＝０のと
きは再び元に戻つて次の処理を行う。M₃＝１の
ときは、ステージへの割込み処理を行う。そのた
めに、Ａ／Ｄ変換終了信号ADEをステージ・ラ
ツチ回路６７４に保持し、ステージ信号CMT−
Ｐを発生し、デイジタル０・レジスタの内容と基
準レジスタ群５７０の電流に関する基準レジスタ
の内容を比較し、その比較結果を第１比較出力ラ
ツチ群６０２の電流に関する第１比較出力ラツチ
にセツトし、再び元に戻りステージへの割込み前
の処理が以後行われる。第１２図の右上のフローは、モード０・レジス
タ５５６のM₀＝０のときのフローであり、入出
力回路１２０の動作が停止すると同時に、M₀＝
１となる起動指令まで待つことになる。次に外部パルス信号PU，PV，PWの内容動作
に対する同期化の回路図を第１３図、タイミング
を第１４図に示す。第１１図のステージ・ラツチ回路６７４の出力
STAGE３−Ｐ，STAGE２−Ｐを使用してイネ
ーブル信号Ｅと上記外部パルス信号PU，PV，
PW（第１４図タ）の同期をとつた信号を発生さ
せる。電動機の位相検出器等の外部パルス信号PU，
PV，PWは、第１１図のSTAGE３−Ｐとφ_２を
合成した信号ツにより第１３図のラツチ回路１３
０２，１３０４，１３０６にそれぞれラツチされ
る。第１４図でロはクロツク信号φ_２、ハはクロツ
ク信号φ_１、タは外部パルス信号PU，PV，
PW、レとソはステージ信号STAGE３−Ｐ，
STAGE２−Ｐである。このステージ信号は第１
１図で示した如く、φ_２＝１に同期して発生す
る。外部パルス信号タとステージ信号レとソは時
間的には何ら無関係にある。いま、第１４図の如く、外部パルス信号タが第
１３図のラツチ回路１３０２，１３０４，１３０
６に入力されたと仮定するとステージ信号
STAGE３−Ｐとクロツク信号φ_２とのAND信号
STAGE３−Ｐ，φ_２，ツによつてそれぞれラツ
チされる。従つて、ラツチ回路１３０２，１３０
４，１３０６の出力信号PU１，PV１，PW１は
第１４図のナに示すようになる。ラツチ回路１３
０８，１３１０，１３１２は出力PU１，PV１，
PW１をそれぞれステージ信号STAGE２−Ｐと
クロツク信号φ_２とのAND信号STAGE２−Ｐ，
φ_２，ネでラツチするため、ラツチ回路１３０
８，１３１０，１３１２の出力信号PU２，PV
２，PW２は第１４図のラに示すようになる。排他オア回路１３１４，１３１６，１３１８
は、それぞれ信号PU１とPU２、信号PV１とPV
２、信号PW１とPW２が入力され、外部パルス
信号PU，PV，PWの立上り、立下りの検出信号
PUS，PVS，PWSを発生し（第１３図ム）ステ
ージ信号STAGE３−ＰからSTAGE２−Ｐのパ
ルス幅となる。第１３図の同期化回路６８０によ
れば外部パルス信号の立上り、立下りを一定の幅
のパルスで検出でき、このパルス幅はステージ信
号STAGE３−ＰとSTAGE２−Ｐの時間差で定
まる。従つてラツチ回路１３０２，１３０４，１
３０６と１３０８，１３１０，１３１２へ入力す
るステージ信号を変更することによりパルス幅を
調整し変更することができる。このパルス幅は第４表のステージ信号の割付け
に関連して定められる。つまり、処理の上で上部
パルス信号を必要としないSTAGE２−Ｐ以外に
外部パルスの立上り、立下りの検出信号ムが確立
するように定められている。この検出信号ムがイ
ンクリメンタ／デクリメンタ・コントローラ５９
０の制御信号となる。また、第１３図に示す同期化回路６８０の外部
パルス信号PU，PV，PWはそれぞれ、120度の位
相差をもつ180度のパルスを考えた場合で、排他
オア回路１３１４，１３１６，１３１８の出力を
３入力のオア回路１３２０に入力し、その出力を
ノツト回路１３２２に入力することにより、60度
のパルスを得ることができる。また、３入力でな
く、第３図に示すようにパルス・ジエネレータ１
５２の出力をこの同期化回路６８０の外部パルス
信号PU，PV，PWのいずれか一つに入力するこ
とによつて電動機１０２の回転数の検出を行うこ
とができる。また位相検出器等からの外部パルス信号に対し
て同期を確実にかけ、同期化パルスPUS，PVS，
PWSを確実に発生させるためには上記位相検出
器等からの出力が８μｓ以上のパルス幅をもつこ
とが必要である。（本実施例ではCPU１１４から
のイネーブル信号Ｅが１μｓとして、第４表のス
テージ信号のPG−Ｐ，PULS−Ｐは８μｓ毎に出
力される。）例えば、位相検出器でなく、１回転に500パル
ス出力するパルス・ジエネレータをこの同期化回
路６８０に入力したとすると、パルス幅８μｓに
なる回転数は7500回転／分である。これ以上の回
転数に追従するためには、この８μｓを短くする
必要がある。電動機等の入力データを取込みCPU１１４内
で演算処理された各パルス出力に応じた基準デー
タを保持している基準レジスタ群５７０の詳細な
内容を第５表に示す。またその構成図を第１５図
に示す。

【表】

【表】電動機等の瞬時の状態を保持し、カウンタ機能
を有する瞬時レジスタ群５７２の詳細な内容を第
６表に示す。その構成図を第１６図に示す。

【表】

【表】測定されたデータを保有している出力レジスタ
群５７４の詳細な内容を第７表に示す。その構成
図を第１７図に示す。

【表】

【表】比較回路５８０の比較出力を保持する第１比較
出力ラツチ群６０２と第２比較出力ラツチ群６０
４の詳細な内容を第８表に示し、その構成図を第
１８図に示す。

【表】

【表】第１９図は第１図に示した位相検出器付電動機
（無整流子電動機）のインバータのゲート信号で
あるパルス幅変調信号の発生を説明した図であ
る。パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Ｐの処理によつて行う。搬送波
は瞬時レジスタ群５７２のPWMT REG７３２と
基準レジスタ群５７０のP0 REG７０２と、P1
REG７０４によつて作られる。ステージ信号
PWM−Ｐの処理のとき、PWMT REG７３２は
無条件にインクリメンタ／デクリメンタ５７８に
よつてインクリメントもしくはデクリメントされ
る。また、位相検出器１５０の出力信号である
PU，PV，PWが外部パルス信号となつて入出力
回路１２０に入力され、それらの立上り、立下り
を示した同期化された外部パルス信号PSが
“１”のとき、PWMT REG７３２はリセツトさ
れる。インクリメントとデクリメントの制御は、第２
比較出力ラツチ群６０４のP0 BF９１０とP1 BF
９１２によつて行われる。P0 BF＝１でリセツ
ト、P1 BF＝１でセツトされるフリツプ・フロツ
プ（図示せず）の出力のDEC／INCが“０”のと
き、PWMT REG７３２はインクリメントされ、
DEC／INCが“１”のとき、PWMT REG７３２
はデクリメントされる。また、デクリメントされるときは、P0 REG７
０２と比較され、P0 REG７０２の保持データが
PWMT REG７３２の保持データ以上と条件を満
足すると、第１比較出力ラツチ群６０２のP0
FF７５４に“１”をラツチする。さらに、第２
比較出力ラツチ群６０４のP0 BF９１０はP0
FF７５４の出力をラツチし、P0 BF９１０の出
力は“１”となる。インクリメントされるときは、P1 REG７０４
と比較され、P1 REG７０４の保持データが
PWMT REG７３２の保持データ以下の条件を満
足すると、第１比較出力ラツチ群６０２のP1
FF７５６に“１”をラツチする。さらに、第２
比較出力ラツチ群６０４のP1 BF９１２はP1
FF７５６の出力をラツチし、P1 BF９１２の出
力が“１”となる。第１９図に示すように
PWMT REG７３２の保持データは時間と共に変
化する。次に、パルス変調信号のパルスの個数を計数す
るPN−Ｐの処理は、瞬時レジスタ群５７２の
PNC REG７３４はP0 BF９１０が“１”のとき
インクリメントされ、同期化された外部パルス信
号PSが“１”のとき、PNC REG７３４の保持デ
ータは出力レジスタ群５７４のCPN REG５２に
転送し（第１９図Ａ）、書込まれ、PNC REG７
３４はリセツトされる。それ故CPU１１４はパ
ルスの個数を読み取ることができる。ステージ信号OP−Ｐの処理のとき、PWMT
REG７３２は無条件にノンインクリメントさ
れ、基準レジスタ群５７０のD2 REG７０８と比
較され、D2 REG７０８の保持データがPWMT
REG７３２の保持データ以下の条件を満足する
とき、第１比較出力ラツチ群５７４のUP FF７
６０、VP FF７６２、WP FF７６４、UN FF
７６６、VN FF７６８、WN FF７７０を第２０
図の選択回路で進んで、その第１比較出力ラツチ
群６０２に“１”をラツチする。さらに第２比較
出力ラツチ群６０４のUP BF９１６、VP BF９
１８、WP BF９２０、UN BF９２２、VN BF
９２４、WN BF９２６はそれぞれ、UP FF７６
０、VP FF７６２、WP FF７６４、UN FF７
６６、VN FF７６８、WN FF７７０の出力をラ
ツチする。また、ステージ信号DP−Ｐの処理のとき、
PWMT REG７３２は無条件にノンインクリメン
トされ、基準レジスタ群５７０のD1 REG７０６
と比較され、D1 REG７０６の保持データが
PWMT REG７３２の保持データ以上の条件を満
足するとき、第１比較出力ラツチ群５７４のUP
FF７６０、VP FF７６２、WP FF７６４、UN
FF７６６、VN FF７６８、WN FF７７０を第
２０図の選択回路で選んで、その第１比較出力ラ
ツチ群６０２に“１”をラツチする。第２比較出
力ラツチ群６０４のUP BF９１６、VP BF９１
８、WP BF９２０、UN BF９２２、VN BF９
２４WN BF９２６はそれぞれUP FF７６０、
VP FF７６２、WP FF７６４、UNFF７６６、
VN FF７６８、WN FF７７０の出力をラツチす
る。 UP BF９１６、VP BF９１８、WP BF９２
０、UN BF９２２、VN BF９２４、WN BF９
２６の出力信号が各アームのパルス幅変調信号と
なる。第２０図は、第１３図に示す位相検出信号を同
期化した信号PU１，PV１，PW１により、ステ
ージ信号OP−Ｐ，DP−Ｐの処理に必要な第１比
較出力ラツチ群６０２の選択回路を示す。また、
第９表はPU１，PV１，PW１の位相モードに応
じた第１比較出力ラツチ群６０２の選択表であ
る。

【表】第２０図は、外部パルス信号である位相検出信
号をSTAGE３−Ｐ・φ_２＝１でラツチした信号
PU１，PV１，PW１を入力として、第９表に示
す位相信号であるPHASE０、PHASE１、
PHASE２、PHASE３、PHASE４、PHASE５、
PHASE６、PHASE７を位相デコーダ３０２、位
相ラツチ回路３０４を介して発生させる。そし
て、第１比較出力ラツチ群の選択するラツチは位
相信号に対応して第９表にOP−Ｐ，DP−Ｐの処
理毎に選ばれる。ここで、PHASE０、PHASE７
の状態は、位相検出器１５０の故障であり、あり
得ない状態である。このようなPHASE０、
PHASE７では、全アームを遮断して保護する。
第２０図は、位相検出器１５０の故障診断機能を
有していることになる。また、PHASE０、
PHASE７ではステータス・レジスタ５５０のビ
ツト４のS₄へ“１”が書込まれ、CPU１１４へ
の割込み要求信号となり、パワー素子の保護
が可能である。第２１図は、第３図に示すような位相検出器な
しの電動機（誘導電動機）の不等パルスのインバ
ータのゲート信号であるパルス変調信号PWMの
発生した説明した図である。パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Ｐの処理によつて行われる。搬
送波PWMは瞬時レジスタ群５７２のPWMT、
REG７３２と基準レジスタ群５７０のP0 REG７
０２、P1 REG７０４によつて作られる。ステー
ジ信号PWM−Ｐの処理のとき、PWMT REG７
３２は無条件にインクリメンタ／デクリメンタ５
７８によつてインクリメントもしくはデクリメン
トされる。インクリメントとデクリメントの制御
は、第２比較出力ラツチ群６０４のP0 BF９１０
とP1 BF９１２によつて行われる。P0 BF＝１で
リセツト、P1 BF＝１でセツトされるフリツプ・
ブロツプ（図示せず）の出力のDEC／INCが
“０”のとき、PWMT REG７３２はインクリメ
ントされ、DEC／INCが“１”のとき、PWMT
REG７３２はデクリメントされる。また、デクリメントされるときは、P0 REG７
０２と比較され、P0 REG７０２の保持データが
PWMT REG７３２の保持データ以上の条件を満
足すると、第１比較出力ラツチ群６０２のP0
FF７５４に“１”をラツチする。さらに、第２
比較出力ラツチ群６０４のP0 BF９１０はP0
FF７５４の出力をラツチし、P0 BF９１０の出
力は“１”となる。インクリメントされるときは、P1 REG７０４
と比較され、P1 REG７０４の保持データが
PWNT REGの保持データ以下の条件を満足する
と、第１比較出力ラツチ群６０２のP1 FF７５
６に“１”をラツチする。さらに、第２比較出力
ラツチ群６０４のP1 BF９１２はP1 FF７５６
の出力をラツチし、P1 BF９１２の出力が“１”
となる。第２１図に示すようにPWMT REG７３
２の保持データは時間と共に変化する。次に、モード０・レジスタ５５６のビツト４の
M₄を“１”にした場合の不等パルスの個数の制
御について説明する。パルス変調信号のパルスの個数を計数するPN
−Ｐの処理は、瞬時レジスタ群５７２の
PNCREG７３４はP0 BF９１０が“１”のとき
インクリメントされ、基準レジスタ群５７０の
PN REG７２０と比較され、PN REG７２０の保
持データがPNC REG７３４の保持データ以下の
条件を満足すると、第１比較出力ラツチ群５７４
のPN FF７５８に“１”をラツチする。さら
に、第２比較出力ラツチ群６０４のPN BF９１
２はPN FF７５８の出力をラツチし、PN BF９
１２の出力は“１”となる。また、PNC REG７
３４はPN BF９１２の出力が“１”のとき、リ
セツトされる。このPN BF９１２によつて、パ
ルスの個数が制御される。第２２図は、位相検出器１５０の位相検出信号
PU，PV，PWに相当する信号PUI，PVI，PWIの
位相発生回路３０６を示す。位相発生回路３０６
は３段のシフト・レジスタであり、PN BF＝１
で１段づつシフトされ、そのシフト状態を第10表
に示す。位相モードは６モードであり、PHASE
１、PHASE２、PHASE３、PHASE４、PHASE
５、PHASE６である。

【表】次に不等パルスの各アームのパルス幅変調信号
はステージ信号UTM−Ｐ，VTM−Ｐ，WTM−
Ｐの処理によつて行われる。UTM−Ｐの処理の
とき、PWMT REG７３２は無条件にノンインク
リメントされ、第２３図の基準レジスタ群５７０
の選択回路の基準レジスタ選択ラツチ３１２によ
つて選ばれた変調波に関するレジスタ（D1 REG
７０６、D2 REG７０８、D3 REG７１０、D4
REG７１２、D5 REG７１４、D6 REG７１６、
D7 REG７１８）の保持データと比較され、その
比較結果は第２３図の比較結果選択ラツチ３１０
によつて選ばれた比較出力（基準レジスタ≦瞬時
レジスタ、基準レジスタ≧瞬時レジスタ、位相信
号）を第１比較出力ラツチ群６０２のUP FF７
６０にラツチすると同時に、その比較出力の反転
信号を第１比較出力ラツチ群６０２のUN FF７
６６にラツチし、さらに、第２比較出力ラツチ群
６０４のUP BF９１６、UN BF９２２にそれぞ
れUP FF７６０、UN FF７６６の出力をラツチ
する。また、ステージ信号VTM−Ｐ；WTM−Ｐ
の処理も同様に動作する。第２３図は、パルス幅変調制御回路を示す。
P0 BF９１０の出力が“１”で計数され、PN
BF９１４の出力が“１”でリセツトされるPNス
テージ・カウンタ３１４の出力SC₀，SC₁，
SC₂，SC₃と位相信号PUI，PVI，PWIを入力とす
るパルス幅変調デコーダ３０８によつて、基準レ
ジスタ群５７０の基準レジスタの選択および比較
結果の選択が行なわれる。ステージ信号UTM−
Ｐ，VTM−Ｐ，WTM−Ｐでラツチされる基準レ
ジスタ選択ラツチ３１２と比較結果選択ラツチ３
１０によつて、第11表に示す基準レジスタ選択信
号D1 REG SEL、D2 REG SEL、D3 REG
SEL、D4 REG SEL、D5 REG SEL、D6 REG
SEL、D7 REG SELと比較結果選択信号GE
SEL（基準レジスタの保持データ≦瞬時レジスタ
の保持データ）、LE SEL（基準レジスタの保持
データ≧瞬時レジスタの保持データ）、PHASE
SEL（位相信号）を発生させる。

【表】

【表】この結果第２１図に示すUP BF９１６、VP
BF９１８、WP BF９２０、UN BF９２２、VN
BF９２４、WN BF９２６の信号が作られ、各ア
ームにゲート信号となる。第２１図に示す15個の
不等パルスのパルス幅変調信号を発生することが
できる。また、９個の不等パルス、３個の不等パ
ルスも、基準レジスタ群５７０のPN REG７２０
のデータをCPU１１４より変更することによつ
て可能であり、インバータの周波数に応じて変更
するのがよい。さらに、等パルスについては、モード０・レジ
スタ５５６のビツト４のM₄を“０”にすること
によつて、基準レジスタ５７０のD1 REG７０６
のみを選択することで可能となる。また、モード０・レジスタ５５６のビツト６の
M₆を“０”にすると、第１９図の位相検出器付
電動機（無整流子電動機）のパルス幅変調信号発
生となり、M₆を“１”にすると第２１図の誘導
電動機の不等パルスのパルス幅変調信号発生とな
る。第２４図はチヨツパ信号CHの発生を説明した
図である。チヨツパ信号CHはデユーテイ制御を
行う。基準レジスタ群５７０には第１５図に示す
ように同基のデータを保持するCHP REG７２４
とオン時間のデータを保持するCHD REG７２６
がある。またタイマとしては瞬時レジスタ群５７
２のCHT REG７４０により作られる。ステージ信号CHP−Ｐ処理のとき、CHTREG
７４０は無条件にインクリメントされ、また
CHP REG７２４と比較され、CHP REG７２４
の保持データがCHT REG７４０の保持データ以
下の条件を満足するとき、第１比較出力ラツチ群
６０２のCHP FF７７４に“１”をラツチす
る。さらに、第２比較出力ラツチ群６０４の
CHP BF９３０はCHP FF７７４の出力をラツ
チし、CHP BF９３０の出力は“１”となる。ステージ信号CHD−Ｐの処理のとき、CHT
REG７４０は無条件にノンインクリメントされ
る。また、CHP BF９３０の出力が“１”で
CHT REG７４０はリセツトされる。この処理で
は、CHD REG７２６の保持データがCHT REG
７４０の保持データ以下の条件を満足したとき、
第１比較出力ラツチ群６０２のCHD FF７７６
に“１”をラツチし、第２比較出力ラツチ群６０
４のCHD BF９３２はCHD FF７７６の出力が
ラツチされ、CHD BF９３２の出力は“１”と
なる。このCHD BF９３２の反転出力がチヨツパ信
号CHである。第２５図は、同期化された外部パルス信号PS
のパルス時間幅を測定する２つの処理、PG処
理、PGN処理をモード０レジスタ５５６のM₂＝
０のときの状態を説明した図である。測定方法は、同期化された外部パルス信号PS
＝１のときから測定が始まる。測定する時間幅は
瞬時レジスタ群５７２のPG REG７３８で決定さ
れる。 PG REG７３８はステージ信号PG−Ｐの処理
のとき、瞬時レジスタ群８７２のPGT REG７３
８は無条件にインクリメントされる。しかし、同
期化された外部パルス信号PSのパルス時間幅が
長くなるとPGT REG７３８はオーバーフローす
ることになる（第２５図のＢ点）。そこで、PGT
REG７３８のオーバーフロー回数を計数するス
テージ信号PGN−Ｐ処理がある。また、PGT REG７３８の保持データは基準レ
ジスタ群５７０のP0 REG７０２の保持データ
（通常、総て０である。）と比較され、P0 REG７
０２の保持データがPGT REG７３８の保持デー
タ以上の条件を満足するとき、第１比較出力ラツ
チ群６０２のPG FF７８０に“１”をラツチす
る。さらに、第２比較出力ラツチ群６０４のPG
BF９３６はPG FF７８０の出力をラツチし、PG
BF７８０の出力は“１”となり、PGT REG７
３８がオーバーフローしたことが分る。また、オ
ーバーフローの回数を計数するステージ信号
PGN−Ｐの処理はオーバーフローを示すPG BF
が“１”という条件で、瞬時レジスタ群５７２の
PGNC REG７４０はインクリメントされる。同期化された外部パルス信号PS＝１により、
ステージ信号PG−Ｐの処理で、PGT REG７３
８の保持データを出力レジスタ群５７４のPG
REG７４８に転送し（第２５図Ｃ）、書込みPG
REG７３８はリセツトされる。また、ステージ
信号PGN−Ｐの処理で、PGNC REG７４０の保
持データを出力レジスタ群５７４のPGN REG７
５０に転送し（第２５図Ｄ）、書込み、PGNC
REG７４０はリセツトされる。出力レジスタ群５７４のPG REG７４８と
PGN REG７５０のそれぞれの保持データで同期
化された外部パルス信号PSのパルス時間幅の測
定ができる。第２６図は、モード０レジスタ５５６のＭ＝１
の状態におけるある時間幅内の同期化された外部
パルス信号PSを計数する方法や処理を説明した
図である。時間幅を測定する瞬時レジスタ群５７２の
PULSWT REG７３６は、ステージ信号PULSW
−Ｐで無条件にインクリメントされ、また、第２
比較出力ラツチ群６０４のPLUSW BF９２８が
“１”のときリセツトされる。また、基準レジス
タ群５７０のPULSW REG７２２の保持データ
と瞬時レジスタ群５７２のPULSWT REG７３
６の保持データと比較され、PULSW REG７２
２の保持データがPULSWT REG７３６の保持
データ以下の条件を満足するとき、第１比較出力
ラツチ群６０２のPULSW FF７２２に“１”を
ラツチする。さらに、第２比較出力ラツチ群６０
４のPULSW BF９２８はPULSW FF７７２の
出力をラツチし、PULSW BF９２８の出力は
“１”となり、ある時間幅を得ることができる。 PULSW BF９２８の立上りを示すPULSWD＝
１により、ステージ信号PULS−Ｐの処理で同期
化された外部パルス信号PSを計数した瞬時レジ
スタ群５７２のPULSC REG７３８の保持デー
タを出力レジスタ群５７４のPULS REG７４８
に転送し（第２６図Ｅ）、書込む。また、
PULSW BF９２８が“１”のとき、PULSC
REG７３８はリセツトされ、ある時間幅内の同
期化された外部パルス信号PSの計数が得られ
る。第２５図のPG−Ｐ，PGN−Ｐ処理、第２６図
のPULS−Ｐ処理は共に電動機の回転数を示すも
ので、低速の時に精度がよいPG−Ｐ，PGN−Ｐ
処理、高速の時に精度がよいPULS−Ｐ処理は
CPU１１４より書込まれる第２表のモード０・
レジスタのM₂によつて切換えられる。第２７図は、タイマとして動作し、ある時間毎
にCPU１１４に割込み要求するステージ信号
INTV−Ｐの処理を説明した図である。時間幅を測定する瞬時レジスタ群５７２の
INTVT REG７４２は、ステージ信号INTV−Ｐ
の処理で無条件にインクリメントされ、また、第
２比較出力ラツチ群６０４のINTV BF９３４が
“１”のときリセツトされる。また、基準レジス
タ群５７０のINTV REG２８の保持データと瞬
時レジスタ群５７２のINTVT−REG７４４と比
較され、INTV REG７２８の保持データが
INTVT REG７４４の保持データ以下の条件を満
足するとき、第１比較出力ラツチ群６０２の
INTV FF７７８に“１”をラツチする。さら
に、第２比較出力ラツチ群６０４のINTV BF９
３４はINTV FF７７８の出力をラツチし、
INTV BF９３４の出力は“１”となる。このINTV BF９３４の立上りを示すINTVD＝
１でステータスレジスタ５５０のビツト５のS₅に
１を書込むことにより、CPU１１４への割込み
要求信号となる。第２８図は、電流制限のためのステージへの割
込みを説明した図である。ステージ信号CMT−Ｐの処理はある時間が経
過した後ではなく、電流専用Ａ／Ｄ変換器５４６
のＡ／Ｄ変換終了信号ADE＝１によつて発生す
る。ステージ信号CMT−Ｐの処理は電流専用Ａ／
Ｄ変換器５４６のＡ／Ｄ変換されたデイジタルデ
ータを保持しているDGTLO REG５４６と基準
レジスタ群５７０のCMT RES７３０の保持デー
タと比較され、CMT REG７３０の保持データ≦
DGTLO REG５４６の保持データという条件を
満足するとき、第１比較出力ラツチ群６０２の
CMT FF７８２に“１”をラツチする。さら
に、第２比較出力ラツチ群６０４のCMT BF９
３７はCMT FF７８２の出力をラツチし、CMT
BF９３７の出力は“１”となる。このCMT BF９３７の立上りを示すCMTD＝
１でステータスレジスタ５５０のビツト３のS₃に
１を書込むことにより、CPU１１４への割込み
要求信号となる。また、CMTD＝１で出力パルスのオフする。第２９図は出力コントローラ６６６を制御する
ためのトリガパルス信号TRG０−ＰとTRG１−
Ｐを発生する詳細な回路図である。このトリガ・パルス信号TRG０−ＰとTRG１
−Ｐは、インバータの各アームのパワー素子の保
護のため使用される。出力コントローラ６６６は
パワー素子の最小オン時間、最小オフ時間の補
償、およびインバータのＰ側アームのパワー素子
とＮ側アームのパワー素子のオーバーラツプ防止
という保護機能を有する。ステージ信号STAGE３−Ｐ，φ_１＝１でトリ
ガ０・カウンタ６６０は計数され、その出力であ
るR₀₀，R₀₁，R₀₂，R₀₃，R₀₄とモード２・レジス
タ５６０のG₀，G₁，G₂を入力とするトリガ０・
デコーダ６６２によつて、出力信号TGG０−
８，TRG０−１６，TGR０−３２，TRG０−６
４，TRG０−１２８が作られる。トリガ０・デ
コーダ６６２の内容を第12表に示す。出力信号
TRG０−８，TRG０−１６，TRG０−３２，
TRG０−６４，TRG０−１２８を５入力のNOR
回路４１２を介して、φ_２＝１で“Ｔ”となるラ
ツチ回路６６４で、ノア回路４１２の出力をラツ
チし、クロツク信号φ_２とラツチ回路６６４の出
力を入力とする２入力ノア回路４２０の出力が
TRG０−Ｐとなる。

【表】

【表】 TGR１−Ｐについても、第13表に示すように
トリガ１・デコーダ６３３によつて出力され、
TGR０−Ｐと同じ動作である。また、TRG０−８、TRG１−８は８μｓ毎、
TRG０−１６、TRG１−１６は16μｓ毎、TRG
１−３２、TRG１−３２は32μｓ毎、TRG０−
６４、TRG１−６４は64μｓ毎、TRG０−１２
８、TRG１−１２８は128μｓ毎に発生するパル
スであるが、きめ細かくパルスを発生させるには
ステージ信号にTRG０−Ｐ、TRG１−Ｐを設け
ることも可能である。この時間幅が補償や保護の
ための時間となる。第３０図は、出力コントローラ６６６の詳細な
回路図であり、第３１図はそのタイミング図であ
る。第２比較出力ラツチ群６０４のパルス幅変調信
号の２つUP BF９１６とUN BF９２２について
説明する。トリガ０・パルス信号TRG０−Ｐ＝１で
“Throgh”となるラツチ回路４３０の入力となる
のはUP BF９１６の出力信号である。そのラツ
チ回路４３０の出力信号UPS１が第３１図に示す
ような波形が得られる。UP BF９１６の出力信
号のαのTRG０−Ｐのパルス幅より短いため、
USP１には、パルスとして現われていない。ここ
で、パワー素子の最小オン時間の補償を行うこと
ができる。ラツチ回路４３０と同じ動作をするラツチ回路
４３２の入力となるのはUN BF９２２の出力信
号である。そのラツチ回路４３２の出力信号
UNS１も第３１図に示すような波形が得られ
る。このUNS１もUPS１と同様にαに相当する
パルスは現われていない。ここで、パワー素子の
最小オン時間の補償を行うことができる。さらに、トリガ１・パルス信号TRG１−Ｐ＝
１で“Ｔ”となるラツチ回路４４２の入力となる
のはラツチ回路４３０の出力信号UPS１であり、
その出力信号はUPS２となる。UPS１とUPS２を
入力とするAND回路４６６の出力信号がU⁺であ
る。また、トリガ１・パルス信号TRG１−Ｐ＝
１で“Ｔ”となるラツチ回路４４４の入力となる
のは、ラツチ回路４３２の出力信号UNS１であ
り、その出力信号UNS２となる。UNS１とUNS
２を入力とするAND回路４６８の出力信号がU^-
である。インバータのＰ側アームのゲート信号と
なるU⁺とＮ側アームのゲート信号となるU^-は第
３１図に示すように時間τ_Lagのノンオーバーラ
ツプがあり、U^-のオフ信号が入つて、時間τ_Lag
経過したときは、Ｎ側アームのパワー素子は完全
にオフとなつているため、U⁺にはオン信号が発
生しＰ側アームのパワー素子をオンする。また、第２比較出力ラツチ群のVP BF９１８
とVN BP９２４との関係、WP BF９２０とWN
BF９２６との関係は、UP BF９１６とUN BFと
の関係と同じである。さらにCHD BF９３２の出力と信号CHOPの関
係はUP BF９１８の出力とラツチ回路４３０の
出力信号UPS１との関係と同じで、最小オン時
間、最小オフ時間の補償ができる。第３０図のセレクター４５８，４６０，４６
２，４６４は、モード０・レジスタ５５６のビツ
ト７のM₇によつて制御される。Ｍ〓＝０のとき
はU⁺，U^-には、UP BF９１６とUN BF９２２
の出力が、W⁺，W^-には、WP BF９２０とWN
BF９２６の出力が関係し、電動機は正転する。
しかし、M₇＝１のときはU⁺，U^-には、WP BF
９２０とWN BF９２６の出力が、W⁺，W^-に
は、UP BF９１６とUN BF９２２の出力が関係
し、電動機は逆転する。このようにして、出力パルス信号のパルス幅変
調のゲート信号U⁺，U^-，V⁺，V^-，W⁺，W^-とチ
ヨツパ信号CHOPは完全に補償や保護を行つた
後、ゲート・ドライバー１３０へ送られる。次に基準レジスタ群５７０に基準データをセツ
トする方法について説明する。例えば、第４図のパルス幅変調信号を発生させ
るためには、速度指令Ｓ_PをＡ／Ｄ変換し、CPU
１１４内へ取込み、そのデータに基づいて、速度
指令Ｓ_Pからの周波数に対して、電動機１５２へ
の実効電圧と不等パルスの個数を計算処理あるい
はマツプ状に記憶されている情報より求める。周
波数に対してP0 REG７０２、P1 REG７０４に
デーチをセツトし、さらに、パルスの個数である
PN REG７２０と実効電圧を決定する変調波の
D1〜D7 REG７０６〜７１８にデータをセツト
する。これらのデータがセツトされると、第４図
のパルス幅変調信号が発生する。さらに、電動機
１５２への実効電圧を変える場合、CPUで計算
処理し、D1〜D7 REG７０６〜７１８のデータ
をセツトすることにより、パルス幅変調信号を発
生させる。チヨツパ信号CHOPは、第２４図に示すごと
く、電動機の状態に応じて、CPU１１４内で計
算処理もしくはマツプ状の情報に基づいて得られ
た周期とオン時間のデータをそれぞれCHP REG
７２４、CHD REG７２６へセツトすることによ
り、パワー素子の通電時間を制御する信号が発生
する。第２５図、第２６図は回転数の計測である。第
２５図は電動機の低速回転数の場合で、外部パル
ス信号の時間幅が計測され、出力レジスタ群の
PG REG７４８とPGN REG７５０へデータが保
持され、CPU１１４へ取込まれる。時間幅ＴＴ＝（PGN REG750の保持データ）×2048μｓ＋（PG REG748の保持データ）×８μｓとして計算され、回転数が計測できる。第２６図は、ある時間幅内の外部パルスの個数
を計数し、PULS REG７４８へデータが保持さ
れ、CPU１１４へ取込まれる。また、時間幅を
決定するのはPULSW REG７２２へデータをセ
ツトすることにより発生する。 CPU１１４のタイマー割込み要求は、プログ
ラム作成上、タイマーが必要な時に使用され、必
要な時間のデータをINTV REG７２８にセツト
することにより、割込み要求が発生する。電流制限は、ステージへの割込みによつて行な
われ、制限値のデータをCMT REG７３０にセツ
トすることによつて行われる。また、ステージへ
の割込みはＡ／Ｄ変換終了後に発生する。本発明によればステージ信号に対し不規則に入
力される外部パルス信号を同期化しているので正
確な検出ができる。さらに上で説明した実施例ではステージの順序
を精度に応じて検出ステージを短くでき、しかも
同期化信号を各処理の中へ入れているので電動機
の高速回転でも正確な検出が可能である。以上説明した実施例によればさらに基準レジス
タ群と瞬時レジスタ群と比較出力ラツチ群を備
え、ステージ・カウンタに基づいて上記レジスタ
群のそれぞれの所定レジスタを比較回路を入力す
ることにより、電動機の多くの制御機能を持つに
もかかわらず比較的回路は簡単となる効果があ
る。また、基準レジスタ群などのレジスタをRAM
にすると、CPU１１４からのデータRAMとして
も使用できる。

【図面の簡単な説明】

第１図は本発明の１実施例である位相検出器付
電動機（無整流子電動機）の制御装置の回路構成
図、第２図は第１図の各相のパルス幅変調波を説
明する図、第３図は位相検出器なし電動機（誘導
電動機）の制御装置の回路構成図、第４図は第３
図の各相のパルス幅変調波を説明する図、第５図
は入出力回路の詳細回路図、第６図は入出力回路
のタイミング図、第７図はノンオーバーラツプ回
路図、第８図はデータ・バスのブロツク構成図、
第９図はアドレス・バスのブロツク構成図、第１
０図はステータス・レジスタとマスク・レジスタ
の説明図、第１１図はステージ信号発生回路図、
第１２図は入出力回路のミステム・フロー図、第
１３図は外部パルスの同期化回路図、第１４図は
第１３図のタイミング図、第１５図は、基準レジ
スタ群の詳細レジスタ構成図、第１６図は瞬時レ
ジスタ群の詳細レジスタ構成図、第１７図は出力
レジスタ群の詳細レジスタ構成図、第１８図は第
１および第２比較出力ラツチ群のラツチ構成図、
第１９図は第２図のパルス幅変調信号の発生処理
タイミング図、第２０図は第１９図における第１
比較出力ラツチ群の選択回路図、第２１図は第４
図の不等パルス幅変調信号の発生処理タイミング
図、第２２図は位相発生回路図、第２３図はパル
ス幅変調制御回路図、第２４図はチヨツパ信号の
発生処理タイミング図、第２５図は外部パルス信
号のパルス時間幅測定処理タイミング図、第２６
図はある時間幅内のパルスの計数処理タイミング
図、第２７図はタイマーの割込みの発生処理タイ
ミング図、第２８図は電流制限の処理タイミング
図、第２９図は出力コントローラの信号発生回路
図、第３０図は出力コントローラの詳細回路図、
第３１図は第３０図のタイミング図である。１００……位相検出器付電動機（無整流子電動
機）、１０２……位相検出器なし電動機（誘導電
動機）、１０４……温度センサ、１１４……
CPU、１１６……RAM、１１８……ROM、１２
０……入出力回路、１２２……マルチ・プレクサ
ー、１２３……インターフエイス回路、１２４，
１２７……アナログ・デイジタル変換回路、１２
５……デイスクリート入出力回路、１２６……パ
ルス出力回路、１２８……パルス入力回路、１３
０……ゲート・ドライバー、１３１〜１３４……
増幅器、１３５……平滑コンデンサ、１３６……
シヤント抵抗、１３７，１３８……分圧抵抗、１
５０……位相検出器、１５２……パルス・ジエネ
レータ、１６０……インバータ、１６２……デー
タ・バス、１６４……アドレス・バス、１６６…
…コントロールバス、１７５……整流回路、１７
６〜１７９……ダイオード、１８１……抵抗、１
８５……電源、１８６〜１９１……サイリスタ、
１９２〜１９７……ダイオード、１９８……サイ
リスタ、３０２……位相デコーダ、３０４……位
相ラツチ回路、３０６……位相発生回路、３０８
……パルス幅変調デコーダ、３１０……比較結果
選択ラツチ、３１２……基準レジスタ選択ラツ
チ、３１４……PN、ステージ・カウンタ、４１
２，４１４……NOR回路、４２０，４２２……
NOR回路、４３０，４３２，４３４，４３６，
４３８，４４０，４４２，４４４，４４６，４４
８，４５０，４５２，４５４……ラツチ、４５６
……NOTゲート、４５８，４６０，４６２，４
６４……AND−ORゲート、４６６，４６８，４
７０，４７２，４７４，４７６……AND回路、
５００……インクリメンタ／デクリメンタ・コン
トロールバス、５４０，５４２……アナログ・デ
イジタル変換回路、５４４……マルチ・プレクサ
ー、５４６，５４８……デイジタル・レジスタ、
５５０……ステータス・レジスタ、５５２……マ
スク・レジスタ、５５４……割込みコントロー
ラ、５５６……モード０・レジスタ、５５８……
モード１・レジスタ、５６０……モード２・レジ
スタ、５７０……基準レジスタ群、５７２……瞬
時レジスタ群、５７４……出力レジスタ群、５７
６……ラツチ回路、５７８……インクリメンタ／
デクリメンタ、５８０……比較回路、５８１……
比較結果コントローラ、５９０……インクリメン
タ／デクリメンタ・コントローラ、５９１……コ
ントローラ発生回路、６０２……第１比較出力ラ
ツチ群、６０４……第２比較出力ラツチ群、６６
０，６６１……トリガ・カウンタ、６６２，６６
３……トリガ・デコーダ、６６４，６６５……ラ
ツチ、６６６……出力コントローラ、６７０……
ステージ・カウンタ、６７２……ステージ・デコ
ーダ、６７４……ステージ・ラツチ回路、６８０
……同期化回路、７０１……ノンオーバーラツプ
回路、７０２，７０４，７０６，７０８，７１
０，７１２，７１４，７１６，７１８，７２０，
７２２，７２４，７２６，７２８，７３０，７３
２，７３４，７３６，７３８，７４０，７４２，
７４４，７４８，７５０，７５２……レジスタ、
７５４，７５６，７５８，７６０，７６２，７６
４，７６６，７６８，７７０，７７２，７７４，
７７６，７７８，７８０，７８２……ラツチ、８
０２……データ・ラツチ、８０４……トライステ
ート・バツフア、８０６……ライト・バス、８０
８……リードバス、８１０……割込み要因信号、
９０２……アドレス・ラツチ回路、９０４……ア
ドレス・セレクター、９０６……アドレス・デコ
ーダ、９１０，９１２，９１４，９１６，９１
８，９２０，９２２，９２４，９２６，９２８，
９３０，９３２，９３４，９３６，９３８……ラ
ツチ、１１０２，１１０４……ラツチ回路、１３
０２，１３０４，１３０６，１３０８，１３１
０，１３１２……ラツチ、１３１４，１３１６，
１３１８……EXCLUSIVE OR回路、１３２０…
…NOR回路、１３２２……NOT回路。

Claims

【特許請求の範囲】１電動機の状態を検出する複数個の検出信号を
入力信号とし、上記電動機の複数のデイジタル制
御量を演算するデイジタル演算回路と、該デイジ
タル演算回路の出力を所定のパルス出力に変換す
るパルス出力回路と、該パルス出力回路の出力に
基づいて、上記複数の制御量を制御する制御手段
を備えたものにおいて、上記パルス出力回路は上
記複数のデイジタル制御量を保持する保持手段
と、上記複数のデイジタル制御量を実際の検出信
号と比較する比較手段と、該比較手段の出力を上
記デイジタル制御量に対応させて保持する複数の
比較保持回路と、上記比較手段が比較動作を行な
うために上記デイジタル制御量に対応したステー
ジ信号を発生するステージ信号発生回路と、該ス
テージ信号に応じて上記デイジタル制御量の一つ
を選択し、この選択されたデイジタル制御量に対
応して上記比較保持回路を選択する手段を備え、
この選択された比較保持回路の出力に基づいて上
記パルス出力を発生するようにしたことを特徴と
する電動機の制御装置。２電動機の状態を検出する複数個の検出信号を
入力信号とし、上記電動機の複数のデイジタル制
御量を演算するデイジタル演算回路と、該デイジ
タル演算回路の出力を所定のパルス出力に変換す
るパルス出力回路と、該パルス出力回路の出力に
基づいて上記複数のデイジタル制御量を制御する
制御手段を備えたものにおいて、上記デイジタル
演算回路の出力を保持するための基準レジスタ
と、電動機の瞬時の状態を検出し、この検出信号
を保持する瞬時レジスタと、上記両レジスタの中
から選択された各レジスタの保持データを比較す
る比較回路と、該比較回路の比較結果を保持する
保持回路を備え、電動機の瞬時の状態を示す信号
を前記各レジスタに保持し、この保持されたデー
タを比較する上記比較回路の出力によつて各瞬時
における電動機の動作に必要なパルス信号をパル
ス出力回路に発生せしめるようにしたことを特徴
とする電動機の制御装置。