JPS6156716B2 - - Google Patents
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- JPS6156716B2 JPS6156716B2 JP54032571A JP3257179A JPS6156716B2 JP S6156716 B2 JPS6156716 B2 JP S6156716B2 JP 54032571 A JP54032571 A JP 54032571A JP 3257179 A JP3257179 A JP 3257179A JP S6156716 B2 JPS6156716 B2 JP S6156716B2
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Classifications
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-
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- H02P25/02—Arrangements or methods for the control of AC motors characterised by the kind of AC motor or by structural details characterised by the kind of motor
- H02P25/022—Synchronous motors
- H02P25/024—Synchronous motors controlled by supply frequency
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Ac Motors In General (AREA)
- Control Of Electric Motors In General (AREA)
Description
本発明は電動機の制御装置、特にインバータ駆
動される電動機を、デイジタル演算回路によつて
デイジタル的に制御する電動機の制御装置に関す
る。 電動機および電動機を組込んだ装置の高機能化
として可変速電動機の需要が増大しており、これ
らの、制御精度を向上させる試みが種々なされて
いる。最近マイクロコンピユータを用いて制御す
る高機能化の装置が発表され、また、スイツチン
グ速度が速いパワー素子を取入れたインバータが
可能となり、パルス幅変調やチヨツパで電動機の
可変速化をはかろうとする動きがあり、不等パル
スのパルス幅変調などの制御方式が発表されてい
る。しかし、これらは、個々の制御対象ごとに回
路が作られ、マイクロコンピユータを使うには多
くの制御を対象とするようになり、電動機を総合
的に制御することが必要である。上で述べた如
く、電動機制御をそれぞれ独立させ、その独立し
た制御対象のために作られた各制御回路を寄せ集
めたものは各制御対象間に有機的な相互作用に乏
しく、きめ細い制御が困難であつた。また回路も
必要以上に複雑となる欠点があつた。 本発明の目的は比較的簡単な回路で正確に電動
機の可変速制御ができ、しかも電動機の状態に応
じて、その制御に必要なパルス出力を発生する電
動機の多機能をもつ制御装置を提供するにある。 本発明では、入力された電動機の運転状態を表
わす情報を用い、この入力情報を演算処理し、処
理されたデータを保持するレジスタを各処理内容
に応じて各々保持できるように複数個有してい
る。これらのレジスタの内には演算処理を行なつ
て得られたデータを保持するものだけでなく、予
かじめ定められた値を表わすデータを常に保持す
るものを含んでいる。これらのレジスタに保持さ
れているデータが共通に有している特徴はこれら
のデータが比較動作の基準値として用いられるこ
とである。従つて以下これらのレジスタを基準レ
ジスタ群と称し、またこの基準レジスタ群に保持
されているデータを基準データと称する。 一方電動機その他の瞬時の状態を表わすデータ
を保持する複数個のレジスタがある。このレジス
タを瞬時レジスタ群と以下記載する。またこの瞬
時レジスタに保持されているデータを瞬時データ
と記載する。 本発明では基準レジスタ群、瞬時レジスタ群、
インクリメンタ/デクリメンタ(データを1だけ
増加させたり、1だけ減少させたり、データをO
にしたりする回路)、インクリメンタ/デクリメ
ンタ・コントローラ、比較回路、比較結果保持回
路、ステージ・カウンタを備えている。これらの
回路構成に於てステージ・カウンタにより予め定
められた順序で経時的に各ステージの処理が行な
われる。各ステージに於てそのステージで定めら
れた仕事を行うため、上記基準レジスタ群と瞬時
レジスタ群から関係するレジスタが各々選択さ
れ、それぞれのレジスタから基準データと瞬時デ
ータが比較回路へ送られる。この比較結果は比較
結果保持回路によつて保持される。 またこの各ステージに於て、そのステージに関
係した瞬時レジスタに保持されている瞬時データ
が実際の電動機等の瞬時の状態に応じて書き替え
られる。この書き替え動作はインクリメンタ/デ
クリメンタ/インクリメンタ/デクリメンタ・コ
ントローラによつて行なわれる。 すなわち時間の基準単位を表わす時間信号や電
動機のシヤフトの回転角単位を表わす位相角信号
の発生状態に応じ、例えば瞬時の時間を表わすデ
ータや位相角回転の瞬時回転角を表わすデータを
増加させるべきか減少させるべきかどうかをイン
クリメンタ/デクリメンタ・コントローラで判断
する。この判断結果に基づきインクリメンタ/デ
クリメンタで瞬時データの増加・減少を具体的に
行なう。このようにして瞬時データは時々刻々新
しい値に書き替えられ、このデータにより比較動
作が行なわれる。この比較により、基準データに
見合つたパルス出力を発生することができる。 この様な構成をとることにより、複雑な制御が
比較的簡単な回路構成により可能となる。さらに
不規則に入力されるパルス信号を同期化し、検出
しているので正確に各信号が検出でき、インクリ
メンタ/デクリメンタが正確に動作する。 次に本発明を位相検出器付電動機(無整流子電
動機)の実施例を、図を使用して説明する。第1
は位相検出器付電動機の制御装置の回路構成を示
す。 マイクロコンピユータはセントラルプロセツサ
(以下、CPUを記す)114、ランダムアクセス
メモリ(以下、RAMと記す)116、リードオ
ンリーメモリ(以下、ROMと記す)118で構
成されている。 入出力回路120は、CPU114とのインタ
ーフエイス回路123、マルチプレクサ122を
備えたアナログ・デイジタル変換回路124(以
下、A/D変換器と記す)、マルチプレクサなし
のA/D変換器127、パルス出力回路126、
パルス入力回路128、デイスクリート入出力回
路125を有している。6個のサイリスタ186
〜191、6個フライホイール・ダイオード19
2〜197より構成される3相インバータ160
によつて電動機100は可変される。また直流電
源は、商品交流電源185をダイオード176〜
179によつて構成される整流回路175と平滑
コンデンサ135より作られる。 また、電動機100には位相検出器150が取
りつけられており、巻線U相、V相、W相の位相
が検出される。その位相検出信号PU,PV,PW
を出力する。さらに、入出力回路120から出力
されるパルス出力U+,U-,V+,V-,W+,W-
は、ゲート・ドライバー130を介して、サイリ
スタ186〜191を点弧したり、消弧したりす
る。ここで使用するパワー素子は自己消弧のサイ
リスタ例えばゲートターンオフサイリスタGT0
であると回路構成上、都合がよい。 マイクロコンピユータと入出力回路120のイ
ンターフエイスは、データ・バス162、アドレ
ス・バス164、コントロール・バス166によ
つて接続される。マイクロコンピユータと入出力
回路120はCPU114からイネーブル信号E
が印加され、同期をとつている。 アナログ入力としては、2つの抵抗137と1
38で分圧された直流電圧ED、シヤント抵抗1
36の直流電流ID、電動機100に取付けてあ
る温度センサ104の電動機温度TM、速度指令
SPがある。この入力のなかで、重要なアナログ
入力は、直流電流IDである。この直流電流IDは
増幅器131を介して、マルチ・プレクサなしの
A/D変換器127に入力される。その他の直流
電圧ED、電動機温度TM、速度指令SPはそれぞ
れ増幅器132〜134マルチ・プレクサ122
を介してA/D変換器124に入力される。マル
チ・プレクサ122はCPU114から指令され
たアナログ入力の一つが選択されA/D変換器1
24へ入力される。これらの入力は、ROM11
8に記憶されていた命令プログラムに基づき
CPU114がアドレスバスを介してそのアドレ
スが指定され、指定されたアナログ入力が取込ま
れる。また、デイジタル変換された値はそれぞれ
の入力に対応したレジスタに保持され、必要に応
じ、データ・バス164を介して送られてくる。 パルス入力回路128には位相検出器150よ
り位相信号PU,PV,PWが入力され、イネーブ
ル信号Eと同期化される。 また、CPU114により処理されたデータは
インターフエイス123に取込まれパルス出力回
路126に保持される。パルス出力回路126か
らの出力はインターフエイス123によつて入力
された信号に対応するパルス幅の信号を発生する
ものでその出力はパルス幅変調信号U+,V+,
W+,U-,V-,W-であり、これらの信号はデイ
スクリート入出力回路125には起動指令が入力
された後出力を発生するようになつている。 第2図はパルス出力回路126によつてパルス
幅変調信号U+,V+,W+,U-,V-,W-が発生す
るタイミングを示す図であり、信号PWMはパル
ス出力回路は6で作られる搬送波信号で、位相検
出信号PU,PV,PWの立上り、立下りでリセツ
トされ、ある傾斜をもて、増加、減少し、CPU
114からのデータD1レベルと比較し、120度
通電の後半60度のみに変調をかける。同様に
CPU114のデータD2レベルは前半60度の立
上りのみパルス幅を狭くし、それぞれのパルス幅
変調信号U+,V+,W+,U-,V-,W-を作る。 第3図は位相検出器なしの電動機(誘導電動
機)の回路構成を示す。第3図は第1図とほとん
ど同じで、第1図の位相検出器150の代りにパ
ルスジエネレータ152と代る。また、電圧制御
のために、サイリスタ198と抵抗181があ
り、サイリスタ198をチヨツピングすることに
より電圧制御を行う。そのために、入出力回路1
20のパルス出力回路126のチヨツパ信号
CHOPを使用する。 第4図は、パルス出力回路126によつて15個
の不等パルスのパルス幅変調信号U+,V+,W+,
U-,V-,W-を作るタイミングを示すもので、搬
送波信号PWMと変調波SU,SV,SWより作られ
る。 第5図はパルス出力回路126の具体的な回路
を示すもので、レジスタ群570は上で述べた基
準レジスタ群であり、CPU114で処理された
データを保持したりあるいは予じめ定められた一
定値を示すデータを保持する。このデータは
CPU114より第8図に示すようにデータ・ラ
ツチ802、ライトバス806を介して送られ
る。そして、基準レジスタ群570のデータを保
持する各レジスタの指定はアドレスバス164よ
りアドレス・デコーダ906を介して行なわれ、
指定されたレジスタに上記データが入力され保持
される。 レジスタ群572は瞬時レジスタ群であり、電
動機等の瞬時の状態を保持する。瞬時レジスタ群
572とラツチ回路576とインクリメンタ/デ
クリメンタ578とでいわゆるカウンタ機能を呈
する。 出力レジスタ群574は例えば電動機の回転速
度を保持するレジスタとパルス入力の周期を保持
するレジスタを有している。これらの値は、ある
条件が満されたとき瞬時レジスタの値が読み込ま
れることにより得られる。出力レジスタ群574
に保持されているデータはCPUからアドレスバ
スとコントロールバスを介して送られてくる信号
により関係するレジスタが選ばれ、このレジスタ
からリードバス808を介してCPU114に送
られる。 比較回路580は基準レジスタ群570の内の
選ばれたレジスタからの基準データと瞬時レジス
タ群572の内の選ばれたレジスタからの瞬時デ
ータをそれぞれ入力端582と584から受け、
比較動作を行う。その比較結果は出力端586よ
り出力される。出力端は比較結果保持回路として
作用する第1比較出力ラツチ群602の内の所定
のラツチにセツトされる。さらにその後第2比較
出力ラツチ群604の所定のラツチにセツトされ
る。 基準レジスタ群570、瞬時レジスタ群57
2、出力レジスタ群574の読出しや書込み動
作、インクリメンタ/ダクリメンタ578や比較
回路580の動作、第1比較出力ラツチ群60
2、第2比較出力ラツチ群604への出力セツト
動作は予じめ定められた時間内に処理される。ま
た種々の処理はステージ・カウンタ670のステ
ージ順序に従い、時分割で行なわれる。各ステー
ジ毎に基準レジスタ群570、瞬時レジスタ群5
72のそれぞれのレジスタ群の所定のレジスタ、
第1比較出力ラツチ群602内の所定のラツチお
よび必要に応じて出力レジスタ群574の内の所
定のレジスタが選ばれる。またインクリメンタ/
デクリメンタ578と比較回路580は基準レジ
スタ群570および瞬時レジスタ群572内の各
レジスタに対して共通に使用される。 第6図は第5図のタイミングを説明するための
図である。CPU114よりイネーブル信号Eが
入出力回路120に供給される。この信号をイに
示す。このイネーブル信号Eにより第7図のノン
オーバー・ラツプ回路701により重なりのない
2相のクロツク信号φ1とφ2を作る。この信号
をハとロに示す。このクロツク信号φ1とφ2に
より第5図に示す回路は動作する。 第6図ニはステージ・カウンタ670の出力信
号であり、クロツク信号φ1の立上りで計数され
る。しかし、ステージ・カウンタ670の出力信
号は、配線やゲートの遅れによつて斜線で示す部
分で確立される。そのステージ・カウンタ670
の出力信号ニはステージ・デコーダ672によつ
て各ステージの処理信号が発生する。しかし、φ
1より各ステージの処理信号がかなり遅れるた
め、各処理の有効時間が縮まる。その各処理の有
効時間を拡げるために、ステージ・ラツチ674
を設け、そのステージ・ラツチ674の出力信号
をホに示す。第6図において、“T”はラツチ回
路やレジスタ回路がイネーブル状態にあることを
示し、これらの回路の出力が入力に依存されるこ
とを示す。また“L”とはこれらの回路があるデ
ータを保持し、この回路の出力が入力に依存しな
いことを示す。 φ2=1Tになるステージ・ラツチ674はス
テージ・デコーダ672の出力信号を保持し、ホ
がステージ信号となり、クロツク信号φ2の立上
りで切換えられ、各ステージの処理がφ2に同期
して行なわれる。このホに示すステージ信号は基
準レジスタ群570や瞬時レジスタ群572の読
出し信号となり、ある選ばれた所定のレジスタか
らそのデータを読出す。ヘとトはそれぞれ、基準
レジスタ群570と瞬時レジスタ群572の動作
を示す。基準レジスタ群570と瞬時レジスタ群
572の読出し、ホのステージ信号により行なわ
れる。また書込みは、φ1=1で基準レジスタ群
570および瞬時レジスタ群572を“T”にす
ることにより行い、φ1に同期してなされる。 データ・ラツチ回路576の動作をチに示す。
この回路はクロツク信号φ2=1で“T”にし、
瞬時レジスタ群572より読出されたある特定の
レジスタのデータを書込み、クロツク信号φ2=
0で“L”となる。このようにしてそのステージ
に対応した瞬時レジスタ群572の内の所定のレ
ジスタのデータを保持する。データ・ラツチ回路
576に保持されたデータはクロツク信号に同期
しないインクリメンタ/デクリメンタ578によ
り各条件に基づいて修正される。 ここでインクリメンタ/デクリメンタ578は
インクリメンタ/デクリメンタ・コントローラ5
90からコントロール信号発生回路591の出力
信号500に基づき次のような機能を有する。第
1の機能はインクリメント/デクリメント機能で
入力データの示す値を1つ増加させたりもしくは
減少させたりする。第2の機能はノンインクリメ
ント/デクリメント機能で、入力データを増加も
しくは減少させないでそのまま通過させる。第3
の機能はリセツト機能で入力データを全て0の値
を示すデータに変えてしまう。 瞬時レジスタ群572内の各レジスタのデータ
の流れを見ると、瞬時レジスタ群572の内の1
つのレジスタがステージ・カウンタ672により
選ばれ、その保持データがデータ・ラツチ回路5
76とインクリメンタ/デクリメンタ578を介
して比較回路580に入力される。さらにインク
リメンタ/デクリメンタ578の出力から元の選
ばれたレジスタへ戻る閉ループができる。従つて
インクリメンタ/デクリメンタ578がデータに
対し1つ増加させるもしくは減少させる機能を呈
するとこの閉ループはカウンタとしての機能を呈
する。しかしこの閉ループで瞬時レジスタ群57
2のデータが特定の選ばれたレジスタから出力さ
れながら、しかもデータが回り込んできて入力さ
れるような状態が生じるとカウンタ機能を有しな
くなり誤動作する。従つてデータを切るためにデ
ータ・ラツチ回路576を設けている。データ・
ラツチ回路576はクロツク信号φ2=1で
“T”になり、一方瞬時レジスタに入力データが
書込まれる状態“T”はクロツク信号φ1=1で
あるため、瞬時レジスタ群572の特定のレジス
タのデータが変更になつてもデータ・ラツチ回路
576の出力は変化しない。その動作をチに示
す。つまり、φ2=0でデータカツトが行なわれ
る。またクロツク信号に同期しないインクリメン
タ/デクリメンタ578の出力データリが確立す
るのは配線やゲートの遅れによつて斜線の部分と
なる。 比較回路580もインクリメンタ/デクリメン
タ578と同様クロツク信号と同期せずに動作す
る。比較回路580の入力は基準レジスタ群57
0の内、ステージ信号ホにより選ばれた1つの基
準レジスタの基準データと、瞬時レジスタ群57
2の内、ステージ信号ホにより選ばれた1つのレ
ジスタの瞬時データのデータ・ラツチ回路576
とインクリメンタ/デクリメンタ578を介して
伝えられたデータとを受ける。これら2つのデー
タの比較結果は、クロツク信号φ1=1で“T”
になる第1の比較出力ラツチ群602の内、ステ
ージ信号ホにより選ばれたラツチへセツトされ
る。そのとき、比較回路580の比較結果出力信
号をヌに示し、信号が確立するのは斜線部分とな
る。さらにこの第1の比較出力ラツチ群602の
出力は、クロツク信号φ2=1で“T”になる第
2の比較出力ラツチ群604へセツトされる。こ
れら第1および第2の比較出力ラツチ群602,
604の動作をそれぞれル,ヲに示す。 また、第2の比較出力ラツチ群604の出力が
電動機のインバータのゲート信号UP,VP,
WP,UN,VN,WNやチヨツパ信号CHの出力信
号となつたり、瞬時レジスタ群572の各条件と
なり、インクリメンタ/デクリメンタ・コントロ
ーラ590の入力信号となる。 また第2の比較出力ラツチ群604の出力信号
は瞬時レジスタ群572から出力レジスタ群57
4へ書込みを行う転送信号にもなる。 出力レジスタ群574の動作をワに示す。出力
レジスタ群574の内ステージ信号ホによつて選
ばれた出力レジスタはクロツク信号φ1=1で
“T”で瞬時レジスタ群572の内、ステージ信
号ホによつて選ばれた瞬時レジスタの瞬時データ
を書込まれ、クロツク信号φ1=0で“Latch”
となる。 出力レジスタ群574に保持されているデータ
をCPU114が読む場合は、CPU114よりリ
ードバス808を介してレジスタを指定し、第5
図イに示すクロツク信号Eに同期してデータの取
込みが行われる。 そこで入出力回路123とCPU114とのイ
ンターフエイスは(例えば、CPU114に日立
製HD46800を用いた場合)、第6図のタイミング
では、CPU114からデータが書込まれる基準
レジスタ群570とCPU114へデータが読出
される出力レジスタ群574とでタイミングが異
なる。そのデータとアドレスのブロツク構成図を
第8,9図に示す。CPU114から書込まれる
ライト・データ806は、φ2=1で“T”にな
るライト・ラツチ回路802に保持され、φ1=
1で基準レジスタ群570のアドレス信号によつ
て選ばれた基準レジスタにデータが書込まれる。
またCPU114へ読出されるリードデータは、
リードバス808、CPU114のイネーブル信
号E=1でイネーブル状態のトライステート・バ
ツフア回路804によつてデータバス162へ送
り出し、CPU114へ取込まれる。 また、基準レジスタ群570と出力レジスタ群
574はCPU114からのアドレス信号によつ
て選ばれる。レジスタ選択信号SELは、データの
場合と同じように、基準レジスタ群570と出力
レジスタ群574とではタイミングが異なる。基
準レジスタ群570は、φ2=1で“T”となる
アドレス・ラツチ回路902に保持され、次に、
ライト・データか、リード・データかをコントロ
ールバスの信号によつて作られるチツプセレクト
ライト信号CSW、チツプセレクトリード信号
CSRによつて、アドレス・ラツチ回路902の
出力信号か、アドレスバス164上のアドレス信
号かを選ぶ。CSWの場合はアドレス・ラツチ回
路902の出力信号を、CSRの場合はアドレス
信号を選択する。この選択回路904を介してア
ドレスデコーダ906によつてレジスタが選ばれ
る。 また第1,3図で記述したごとく、インバータ
に制御整流素子を使用しているため、素子の電流
の大きさが問題となつたり、さらに電流制限を行
うことがある。そのため、入出力回路120は
A/D変換器124を有し、アナログ量をデイジ
タル量に変換する。電動機の制御に必要なアナロ
グ量はその他に直流電圧、速度指令等がある。し
かし素子の電流、直流電圧、速度指令等の内一番
重要なアナログ量は制御整流素子の電流である。
そのため、第5図中には素子の電流専用A/D変
換器127とマルチ・プレクサ122付A/D変
換器124の2個のA/D変換器を入出力回路1
20は有している。また、電流専用A/D変換器
127によつてデイジタル量に変換されたデータ
はデイジタル0レジスタ546、マルチ・プレク
サ付A/D変換器124によつてデイジタル量に
変換されたデータはデイジタル1レジスタ548
に保持される。しかし、デイジタル0レジスタ5
46の電流値の大きさはCPU114によつて演
算処理する時間的余裕がないため、入出力回路1
20内で処理する。具体的には、電動機への印加
電圧を小さくする処理を行う。 電流がA/D変換されたデイジタル量を保持し
ているデイジタル0レジスタ546のデイジタ
ル・データと電流制限値に等価なデータを保持し
ている基準レジスタ群570の基準データと比較
する。しかし、A/D変換器127はステージ信
号第6図ホとは無関係に動作している。そのた
め、各処理はある順序に従つてステージ信号ホを
発生するが、このステージ信号に電流値を比較す
るための処理ステージを設ける。これは一種のス
テージへの割込み機能である。ステージへの割込
み機能はφ1の立上りで発生するA/D変換終了
信号第6図中カで要求される。そのとき、ステー
ジ・ラツチ674はステージ・デコータ672の
出力信号を保持せずに、A/D変換終了信号カを
保持し、デイジタル0レジスタ546の電流値の
デイジタル・データと制限すべて電流値を保持し
ている基準レジスタ群570の基準データとを比
較し、素子の電流が制限値に達したかどうか判定
する。そのとき、ステージ・カウンタ670の計
数は行わず、このステージの割込みが終了した時
点つまり次のφ2=1でステージ・デコーダ67
2の出力信号をステージ・ラツチ674に保持す
ることによる割込み処理以前の処理ステージが行
われ、引き続きある定つた順序に従つて各処理が
行われる。 また、マルチ・プレクサ付A/D変換器124
で変換されたデイジタル・データは、ステージへ
の割込み機能はなく、CPU114へのリード・
データとしてCPU114へ取込まれる。電流専
用A/D変換器540で変換されたデイジタル・
データもCPU114へ取込まれる。 入出力回路120は、CPU114への割込み
要求信号となるステータス・レジスタ550とそ
の割込み要求信号をマスクするためのマスク・レ
ジスタ552がある。ステータス・レジスタ55
0は、電動機や入出力回路120の内部状態が保
持されている。その内容を第1表に示す。
動される電動機を、デイジタル演算回路によつて
デイジタル的に制御する電動機の制御装置に関す
る。 電動機および電動機を組込んだ装置の高機能化
として可変速電動機の需要が増大しており、これ
らの、制御精度を向上させる試みが種々なされて
いる。最近マイクロコンピユータを用いて制御す
る高機能化の装置が発表され、また、スイツチン
グ速度が速いパワー素子を取入れたインバータが
可能となり、パルス幅変調やチヨツパで電動機の
可変速化をはかろうとする動きがあり、不等パル
スのパルス幅変調などの制御方式が発表されてい
る。しかし、これらは、個々の制御対象ごとに回
路が作られ、マイクロコンピユータを使うには多
くの制御を対象とするようになり、電動機を総合
的に制御することが必要である。上で述べた如
く、電動機制御をそれぞれ独立させ、その独立し
た制御対象のために作られた各制御回路を寄せ集
めたものは各制御対象間に有機的な相互作用に乏
しく、きめ細い制御が困難であつた。また回路も
必要以上に複雑となる欠点があつた。 本発明の目的は比較的簡単な回路で正確に電動
機の可変速制御ができ、しかも電動機の状態に応
じて、その制御に必要なパルス出力を発生する電
動機の多機能をもつ制御装置を提供するにある。 本発明では、入力された電動機の運転状態を表
わす情報を用い、この入力情報を演算処理し、処
理されたデータを保持するレジスタを各処理内容
に応じて各々保持できるように複数個有してい
る。これらのレジスタの内には演算処理を行なつ
て得られたデータを保持するものだけでなく、予
かじめ定められた値を表わすデータを常に保持す
るものを含んでいる。これらのレジスタに保持さ
れているデータが共通に有している特徴はこれら
のデータが比較動作の基準値として用いられるこ
とである。従つて以下これらのレジスタを基準レ
ジスタ群と称し、またこの基準レジスタ群に保持
されているデータを基準データと称する。 一方電動機その他の瞬時の状態を表わすデータ
を保持する複数個のレジスタがある。このレジス
タを瞬時レジスタ群と以下記載する。またこの瞬
時レジスタに保持されているデータを瞬時データ
と記載する。 本発明では基準レジスタ群、瞬時レジスタ群、
インクリメンタ/デクリメンタ(データを1だけ
増加させたり、1だけ減少させたり、データをO
にしたりする回路)、インクリメンタ/デクリメ
ンタ・コントローラ、比較回路、比較結果保持回
路、ステージ・カウンタを備えている。これらの
回路構成に於てステージ・カウンタにより予め定
められた順序で経時的に各ステージの処理が行な
われる。各ステージに於てそのステージで定めら
れた仕事を行うため、上記基準レジスタ群と瞬時
レジスタ群から関係するレジスタが各々選択さ
れ、それぞれのレジスタから基準データと瞬時デ
ータが比較回路へ送られる。この比較結果は比較
結果保持回路によつて保持される。 またこの各ステージに於て、そのステージに関
係した瞬時レジスタに保持されている瞬時データ
が実際の電動機等の瞬時の状態に応じて書き替え
られる。この書き替え動作はインクリメンタ/デ
クリメンタ/インクリメンタ/デクリメンタ・コ
ントローラによつて行なわれる。 すなわち時間の基準単位を表わす時間信号や電
動機のシヤフトの回転角単位を表わす位相角信号
の発生状態に応じ、例えば瞬時の時間を表わすデ
ータや位相角回転の瞬時回転角を表わすデータを
増加させるべきか減少させるべきかどうかをイン
クリメンタ/デクリメンタ・コントローラで判断
する。この判断結果に基づきインクリメンタ/デ
クリメンタで瞬時データの増加・減少を具体的に
行なう。このようにして瞬時データは時々刻々新
しい値に書き替えられ、このデータにより比較動
作が行なわれる。この比較により、基準データに
見合つたパルス出力を発生することができる。 この様な構成をとることにより、複雑な制御が
比較的簡単な回路構成により可能となる。さらに
不規則に入力されるパルス信号を同期化し、検出
しているので正確に各信号が検出でき、インクリ
メンタ/デクリメンタが正確に動作する。 次に本発明を位相検出器付電動機(無整流子電
動機)の実施例を、図を使用して説明する。第1
は位相検出器付電動機の制御装置の回路構成を示
す。 マイクロコンピユータはセントラルプロセツサ
(以下、CPUを記す)114、ランダムアクセス
メモリ(以下、RAMと記す)116、リードオ
ンリーメモリ(以下、ROMと記す)118で構
成されている。 入出力回路120は、CPU114とのインタ
ーフエイス回路123、マルチプレクサ122を
備えたアナログ・デイジタル変換回路124(以
下、A/D変換器と記す)、マルチプレクサなし
のA/D変換器127、パルス出力回路126、
パルス入力回路128、デイスクリート入出力回
路125を有している。6個のサイリスタ186
〜191、6個フライホイール・ダイオード19
2〜197より構成される3相インバータ160
によつて電動機100は可変される。また直流電
源は、商品交流電源185をダイオード176〜
179によつて構成される整流回路175と平滑
コンデンサ135より作られる。 また、電動機100には位相検出器150が取
りつけられており、巻線U相、V相、W相の位相
が検出される。その位相検出信号PU,PV,PW
を出力する。さらに、入出力回路120から出力
されるパルス出力U+,U-,V+,V-,W+,W-
は、ゲート・ドライバー130を介して、サイリ
スタ186〜191を点弧したり、消弧したりす
る。ここで使用するパワー素子は自己消弧のサイ
リスタ例えばゲートターンオフサイリスタGT0
であると回路構成上、都合がよい。 マイクロコンピユータと入出力回路120のイ
ンターフエイスは、データ・バス162、アドレ
ス・バス164、コントロール・バス166によ
つて接続される。マイクロコンピユータと入出力
回路120はCPU114からイネーブル信号E
が印加され、同期をとつている。 アナログ入力としては、2つの抵抗137と1
38で分圧された直流電圧ED、シヤント抵抗1
36の直流電流ID、電動機100に取付けてあ
る温度センサ104の電動機温度TM、速度指令
SPがある。この入力のなかで、重要なアナログ
入力は、直流電流IDである。この直流電流IDは
増幅器131を介して、マルチ・プレクサなしの
A/D変換器127に入力される。その他の直流
電圧ED、電動機温度TM、速度指令SPはそれぞ
れ増幅器132〜134マルチ・プレクサ122
を介してA/D変換器124に入力される。マル
チ・プレクサ122はCPU114から指令され
たアナログ入力の一つが選択されA/D変換器1
24へ入力される。これらの入力は、ROM11
8に記憶されていた命令プログラムに基づき
CPU114がアドレスバスを介してそのアドレ
スが指定され、指定されたアナログ入力が取込ま
れる。また、デイジタル変換された値はそれぞれ
の入力に対応したレジスタに保持され、必要に応
じ、データ・バス164を介して送られてくる。 パルス入力回路128には位相検出器150よ
り位相信号PU,PV,PWが入力され、イネーブ
ル信号Eと同期化される。 また、CPU114により処理されたデータは
インターフエイス123に取込まれパルス出力回
路126に保持される。パルス出力回路126か
らの出力はインターフエイス123によつて入力
された信号に対応するパルス幅の信号を発生する
ものでその出力はパルス幅変調信号U+,V+,
W+,U-,V-,W-であり、これらの信号はデイ
スクリート入出力回路125には起動指令が入力
された後出力を発生するようになつている。 第2図はパルス出力回路126によつてパルス
幅変調信号U+,V+,W+,U-,V-,W-が発生す
るタイミングを示す図であり、信号PWMはパル
ス出力回路は6で作られる搬送波信号で、位相検
出信号PU,PV,PWの立上り、立下りでリセツ
トされ、ある傾斜をもて、増加、減少し、CPU
114からのデータD1レベルと比較し、120度
通電の後半60度のみに変調をかける。同様に
CPU114のデータD2レベルは前半60度の立
上りのみパルス幅を狭くし、それぞれのパルス幅
変調信号U+,V+,W+,U-,V-,W-を作る。 第3図は位相検出器なしの電動機(誘導電動
機)の回路構成を示す。第3図は第1図とほとん
ど同じで、第1図の位相検出器150の代りにパ
ルスジエネレータ152と代る。また、電圧制御
のために、サイリスタ198と抵抗181があ
り、サイリスタ198をチヨツピングすることに
より電圧制御を行う。そのために、入出力回路1
20のパルス出力回路126のチヨツパ信号
CHOPを使用する。 第4図は、パルス出力回路126によつて15個
の不等パルスのパルス幅変調信号U+,V+,W+,
U-,V-,W-を作るタイミングを示すもので、搬
送波信号PWMと変調波SU,SV,SWより作られ
る。 第5図はパルス出力回路126の具体的な回路
を示すもので、レジスタ群570は上で述べた基
準レジスタ群であり、CPU114で処理された
データを保持したりあるいは予じめ定められた一
定値を示すデータを保持する。このデータは
CPU114より第8図に示すようにデータ・ラ
ツチ802、ライトバス806を介して送られ
る。そして、基準レジスタ群570のデータを保
持する各レジスタの指定はアドレスバス164よ
りアドレス・デコーダ906を介して行なわれ、
指定されたレジスタに上記データが入力され保持
される。 レジスタ群572は瞬時レジスタ群であり、電
動機等の瞬時の状態を保持する。瞬時レジスタ群
572とラツチ回路576とインクリメンタ/デ
クリメンタ578とでいわゆるカウンタ機能を呈
する。 出力レジスタ群574は例えば電動機の回転速
度を保持するレジスタとパルス入力の周期を保持
するレジスタを有している。これらの値は、ある
条件が満されたとき瞬時レジスタの値が読み込ま
れることにより得られる。出力レジスタ群574
に保持されているデータはCPUからアドレスバ
スとコントロールバスを介して送られてくる信号
により関係するレジスタが選ばれ、このレジスタ
からリードバス808を介してCPU114に送
られる。 比較回路580は基準レジスタ群570の内の
選ばれたレジスタからの基準データと瞬時レジス
タ群572の内の選ばれたレジスタからの瞬時デ
ータをそれぞれ入力端582と584から受け、
比較動作を行う。その比較結果は出力端586よ
り出力される。出力端は比較結果保持回路として
作用する第1比較出力ラツチ群602の内の所定
のラツチにセツトされる。さらにその後第2比較
出力ラツチ群604の所定のラツチにセツトされ
る。 基準レジスタ群570、瞬時レジスタ群57
2、出力レジスタ群574の読出しや書込み動
作、インクリメンタ/ダクリメンタ578や比較
回路580の動作、第1比較出力ラツチ群60
2、第2比較出力ラツチ群604への出力セツト
動作は予じめ定められた時間内に処理される。ま
た種々の処理はステージ・カウンタ670のステ
ージ順序に従い、時分割で行なわれる。各ステー
ジ毎に基準レジスタ群570、瞬時レジスタ群5
72のそれぞれのレジスタ群の所定のレジスタ、
第1比較出力ラツチ群602内の所定のラツチお
よび必要に応じて出力レジスタ群574の内の所
定のレジスタが選ばれる。またインクリメンタ/
デクリメンタ578と比較回路580は基準レジ
スタ群570および瞬時レジスタ群572内の各
レジスタに対して共通に使用される。 第6図は第5図のタイミングを説明するための
図である。CPU114よりイネーブル信号Eが
入出力回路120に供給される。この信号をイに
示す。このイネーブル信号Eにより第7図のノン
オーバー・ラツプ回路701により重なりのない
2相のクロツク信号φ1とφ2を作る。この信号
をハとロに示す。このクロツク信号φ1とφ2に
より第5図に示す回路は動作する。 第6図ニはステージ・カウンタ670の出力信
号であり、クロツク信号φ1の立上りで計数され
る。しかし、ステージ・カウンタ670の出力信
号は、配線やゲートの遅れによつて斜線で示す部
分で確立される。そのステージ・カウンタ670
の出力信号ニはステージ・デコーダ672によつ
て各ステージの処理信号が発生する。しかし、φ
1より各ステージの処理信号がかなり遅れるた
め、各処理の有効時間が縮まる。その各処理の有
効時間を拡げるために、ステージ・ラツチ674
を設け、そのステージ・ラツチ674の出力信号
をホに示す。第6図において、“T”はラツチ回
路やレジスタ回路がイネーブル状態にあることを
示し、これらの回路の出力が入力に依存されるこ
とを示す。また“L”とはこれらの回路があるデ
ータを保持し、この回路の出力が入力に依存しな
いことを示す。 φ2=1Tになるステージ・ラツチ674はス
テージ・デコーダ672の出力信号を保持し、ホ
がステージ信号となり、クロツク信号φ2の立上
りで切換えられ、各ステージの処理がφ2に同期
して行なわれる。このホに示すステージ信号は基
準レジスタ群570や瞬時レジスタ群572の読
出し信号となり、ある選ばれた所定のレジスタか
らそのデータを読出す。ヘとトはそれぞれ、基準
レジスタ群570と瞬時レジスタ群572の動作
を示す。基準レジスタ群570と瞬時レジスタ群
572の読出し、ホのステージ信号により行なわ
れる。また書込みは、φ1=1で基準レジスタ群
570および瞬時レジスタ群572を“T”にす
ることにより行い、φ1に同期してなされる。 データ・ラツチ回路576の動作をチに示す。
この回路はクロツク信号φ2=1で“T”にし、
瞬時レジスタ群572より読出されたある特定の
レジスタのデータを書込み、クロツク信号φ2=
0で“L”となる。このようにしてそのステージ
に対応した瞬時レジスタ群572の内の所定のレ
ジスタのデータを保持する。データ・ラツチ回路
576に保持されたデータはクロツク信号に同期
しないインクリメンタ/デクリメンタ578によ
り各条件に基づいて修正される。 ここでインクリメンタ/デクリメンタ578は
インクリメンタ/デクリメンタ・コントローラ5
90からコントロール信号発生回路591の出力
信号500に基づき次のような機能を有する。第
1の機能はインクリメント/デクリメント機能で
入力データの示す値を1つ増加させたりもしくは
減少させたりする。第2の機能はノンインクリメ
ント/デクリメント機能で、入力データを増加も
しくは減少させないでそのまま通過させる。第3
の機能はリセツト機能で入力データを全て0の値
を示すデータに変えてしまう。 瞬時レジスタ群572内の各レジスタのデータ
の流れを見ると、瞬時レジスタ群572の内の1
つのレジスタがステージ・カウンタ672により
選ばれ、その保持データがデータ・ラツチ回路5
76とインクリメンタ/デクリメンタ578を介
して比較回路580に入力される。さらにインク
リメンタ/デクリメンタ578の出力から元の選
ばれたレジスタへ戻る閉ループができる。従つて
インクリメンタ/デクリメンタ578がデータに
対し1つ増加させるもしくは減少させる機能を呈
するとこの閉ループはカウンタとしての機能を呈
する。しかしこの閉ループで瞬時レジスタ群57
2のデータが特定の選ばれたレジスタから出力さ
れながら、しかもデータが回り込んできて入力さ
れるような状態が生じるとカウンタ機能を有しな
くなり誤動作する。従つてデータを切るためにデ
ータ・ラツチ回路576を設けている。データ・
ラツチ回路576はクロツク信号φ2=1で
“T”になり、一方瞬時レジスタに入力データが
書込まれる状態“T”はクロツク信号φ1=1で
あるため、瞬時レジスタ群572の特定のレジス
タのデータが変更になつてもデータ・ラツチ回路
576の出力は変化しない。その動作をチに示
す。つまり、φ2=0でデータカツトが行なわれ
る。またクロツク信号に同期しないインクリメン
タ/デクリメンタ578の出力データリが確立す
るのは配線やゲートの遅れによつて斜線の部分と
なる。 比較回路580もインクリメンタ/デクリメン
タ578と同様クロツク信号と同期せずに動作す
る。比較回路580の入力は基準レジスタ群57
0の内、ステージ信号ホにより選ばれた1つの基
準レジスタの基準データと、瞬時レジスタ群57
2の内、ステージ信号ホにより選ばれた1つのレ
ジスタの瞬時データのデータ・ラツチ回路576
とインクリメンタ/デクリメンタ578を介して
伝えられたデータとを受ける。これら2つのデー
タの比較結果は、クロツク信号φ1=1で“T”
になる第1の比較出力ラツチ群602の内、ステ
ージ信号ホにより選ばれたラツチへセツトされ
る。そのとき、比較回路580の比較結果出力信
号をヌに示し、信号が確立するのは斜線部分とな
る。さらにこの第1の比較出力ラツチ群602の
出力は、クロツク信号φ2=1で“T”になる第
2の比較出力ラツチ群604へセツトされる。こ
れら第1および第2の比較出力ラツチ群602,
604の動作をそれぞれル,ヲに示す。 また、第2の比較出力ラツチ群604の出力が
電動機のインバータのゲート信号UP,VP,
WP,UN,VN,WNやチヨツパ信号CHの出力信
号となつたり、瞬時レジスタ群572の各条件と
なり、インクリメンタ/デクリメンタ・コントロ
ーラ590の入力信号となる。 また第2の比較出力ラツチ群604の出力信号
は瞬時レジスタ群572から出力レジスタ群57
4へ書込みを行う転送信号にもなる。 出力レジスタ群574の動作をワに示す。出力
レジスタ群574の内ステージ信号ホによつて選
ばれた出力レジスタはクロツク信号φ1=1で
“T”で瞬時レジスタ群572の内、ステージ信
号ホによつて選ばれた瞬時レジスタの瞬時データ
を書込まれ、クロツク信号φ1=0で“Latch”
となる。 出力レジスタ群574に保持されているデータ
をCPU114が読む場合は、CPU114よりリ
ードバス808を介してレジスタを指定し、第5
図イに示すクロツク信号Eに同期してデータの取
込みが行われる。 そこで入出力回路123とCPU114とのイ
ンターフエイスは(例えば、CPU114に日立
製HD46800を用いた場合)、第6図のタイミング
では、CPU114からデータが書込まれる基準
レジスタ群570とCPU114へデータが読出
される出力レジスタ群574とでタイミングが異
なる。そのデータとアドレスのブロツク構成図を
第8,9図に示す。CPU114から書込まれる
ライト・データ806は、φ2=1で“T”にな
るライト・ラツチ回路802に保持され、φ1=
1で基準レジスタ群570のアドレス信号によつ
て選ばれた基準レジスタにデータが書込まれる。
またCPU114へ読出されるリードデータは、
リードバス808、CPU114のイネーブル信
号E=1でイネーブル状態のトライステート・バ
ツフア回路804によつてデータバス162へ送
り出し、CPU114へ取込まれる。 また、基準レジスタ群570と出力レジスタ群
574はCPU114からのアドレス信号によつ
て選ばれる。レジスタ選択信号SELは、データの
場合と同じように、基準レジスタ群570と出力
レジスタ群574とではタイミングが異なる。基
準レジスタ群570は、φ2=1で“T”となる
アドレス・ラツチ回路902に保持され、次に、
ライト・データか、リード・データかをコントロ
ールバスの信号によつて作られるチツプセレクト
ライト信号CSW、チツプセレクトリード信号
CSRによつて、アドレス・ラツチ回路902の
出力信号か、アドレスバス164上のアドレス信
号かを選ぶ。CSWの場合はアドレス・ラツチ回
路902の出力信号を、CSRの場合はアドレス
信号を選択する。この選択回路904を介してア
ドレスデコーダ906によつてレジスタが選ばれ
る。 また第1,3図で記述したごとく、インバータ
に制御整流素子を使用しているため、素子の電流
の大きさが問題となつたり、さらに電流制限を行
うことがある。そのため、入出力回路120は
A/D変換器124を有し、アナログ量をデイジ
タル量に変換する。電動機の制御に必要なアナロ
グ量はその他に直流電圧、速度指令等がある。し
かし素子の電流、直流電圧、速度指令等の内一番
重要なアナログ量は制御整流素子の電流である。
そのため、第5図中には素子の電流専用A/D変
換器127とマルチ・プレクサ122付A/D変
換器124の2個のA/D変換器を入出力回路1
20は有している。また、電流専用A/D変換器
127によつてデイジタル量に変換されたデータ
はデイジタル0レジスタ546、マルチ・プレク
サ付A/D変換器124によつてデイジタル量に
変換されたデータはデイジタル1レジスタ548
に保持される。しかし、デイジタル0レジスタ5
46の電流値の大きさはCPU114によつて演
算処理する時間的余裕がないため、入出力回路1
20内で処理する。具体的には、電動機への印加
電圧を小さくする処理を行う。 電流がA/D変換されたデイジタル量を保持し
ているデイジタル0レジスタ546のデイジタ
ル・データと電流制限値に等価なデータを保持し
ている基準レジスタ群570の基準データと比較
する。しかし、A/D変換器127はステージ信
号第6図ホとは無関係に動作している。そのた
め、各処理はある順序に従つてステージ信号ホを
発生するが、このステージ信号に電流値を比較す
るための処理ステージを設ける。これは一種のス
テージへの割込み機能である。ステージへの割込
み機能はφ1の立上りで発生するA/D変換終了
信号第6図中カで要求される。そのとき、ステー
ジ・ラツチ674はステージ・デコータ672の
出力信号を保持せずに、A/D変換終了信号カを
保持し、デイジタル0レジスタ546の電流値の
デイジタル・データと制限すべて電流値を保持し
ている基準レジスタ群570の基準データとを比
較し、素子の電流が制限値に達したかどうか判定
する。そのとき、ステージ・カウンタ670の計
数は行わず、このステージの割込みが終了した時
点つまり次のφ2=1でステージ・デコーダ67
2の出力信号をステージ・ラツチ674に保持す
ることによる割込み処理以前の処理ステージが行
われ、引き続きある定つた順序に従つて各処理が
行われる。 また、マルチ・プレクサ付A/D変換器124
で変換されたデイジタル・データは、ステージへ
の割込み機能はなく、CPU114へのリード・
データとしてCPU114へ取込まれる。電流専
用A/D変換器540で変換されたデイジタル・
データもCPU114へ取込まれる。 入出力回路120は、CPU114への割込み
要求信号となるステータス・レジスタ550とそ
の割込み要求信号をマスクするためのマスク・レ
ジスタ552がある。ステータス・レジスタ55
0は、電動機や入出力回路120の内部状態が保
持されている。その内容を第1表に示す。
【表】
【表】
第10図はステータス・レジスタ550、マス
ク・レジスタ552と割込みコントローラ554
を示す。 ステータス・レジスタ550は、CPU114
で割込み要因分析を行うために、CPU114の
読出しレジスタとなつている。また、マスク・レ
ジスタ552はCPU114から指定するために
書込みレジスタとなつている。ステータス・レジ
スタ550とマスク・レジスタ552の出力信号
は各ビツトに対応して、アンド−オア−ノツトが
とられ、その出力が割込み要求信号となる。
810は割込み要因となる信号である。 また、CPU114から入出力回路120への
モード指定を行うレジスタは、モード0・レジス
タ556、モード1・レジスタ558、モード
2・レジスタ560がある。その内容を第2表に
示す。
ク・レジスタ552と割込みコントローラ554
を示す。 ステータス・レジスタ550は、CPU114
で割込み要因分析を行うために、CPU114の
読出しレジスタとなつている。また、マスク・レ
ジスタ552はCPU114から指定するために
書込みレジスタとなつている。ステータス・レジ
スタ550とマスク・レジスタ552の出力信号
は各ビツトに対応して、アンド−オア−ノツトが
とられ、その出力が割込み要求信号となる。
810は割込み要因となる信号である。 また、CPU114から入出力回路120への
モード指定を行うレジスタは、モード0・レジス
タ556、モード1・レジスタ558、モード
2・レジスタ560がある。その内容を第2表に
示す。
【表】
【表】
モード0・レジスタ556、モード1・レジス
タ558、モード2・レジスタ560はすべて、
CPU114から各モードを指定するため書込み
レジスタとなる。 コントロール信号発生回路591はインクリメ
ンタ/デクリメンタ・コントローラ590によつ
て、インクリメンタ/デクリメンタ578の機能
であるインクリメント/デクリメント機能、ノン
インクリメント/デクリメント機能、リセツト機
能を制御するための、カウント信号、インクリメ
ント/デクリメント信号、リセツト信号を発生す
る。 また比較コントローラ581は、比較回路58
0の比較結果(≧、≦、=)を制御するためのもの
である。 出力コントローラ666は、パワー素子の最大
オン時間、最小オフ時間、P側アームとN側アー
ムのラツグ防止のための制御を行い、パワー素子
の保護、補償を行う。 トリガカウンタ660,661は、保護、補償
のための時間を発生させるためのカウンタで、ト
リガ・デコーダ662,663は、保護、補償の
ための時間を発生し、トリガ・ラツチ664,6
65はトリガ・パルスを発生する。 ステージ信号ホの発生回路を第11図に示す。
第7図のノンオーバー・ラツプ回路701からの
クロツク信号φ1=1でステージ・カウンタ67
0が計数を開始し、そのステージ・カウンタ67
0の出力C0〜C9と第5図のモード0・レジスタ
556のビツト2のM2、ビツト6のM6、モード
1・レジスタ558のビツト0,1,2のT0,
T1,T2を入力としてステージ・デコーダ672
に加えられる。ステージ・デコーダ672は出力
としてO0〜O23の信号を発生する。この出力信号
O0〜O23をステージ・ラツチ回路674へ入力
し、クロツク信号φ2=1でこのステージ・ラツ
チ回路674“T”にして前記ステージ・デコー
ダ672の出力O0〜O23を保持する。 またステージ・ラツチ回路674のリセツト入
力Rには第5図のモード0・レジスタ556のビ
ツト0のM0の信号が入力され、M0=0となると
きはステージ・ラツチ回路674の総ての出力が
“0”(ローレベル)となり、どの処理動作も総て
停止する。一方、上記モード0・レジスタ556
のビツト0の信号M0=1になるとステージ信号
がある定つた順序で出力され、それに基づいて処
理が行われる。 上記ステージ・デコーダ672はリードオンリ
ーメモリなどを使用することにより容易に実現で
き、マイクロ・プログラミング方式にすることも
可能である。また、ステージへの割込み機能は
CMT−Pを出力しているステージ・ラツチ回路
674のラツチ1102で行う。先ず、ステー
ジ・ラツチ回路674のラツチ1102以外のラ
ツチ群1104をA/D変換終了信号で総てリセ
ツトし割込み動作以外は停止させる。そして、
A/D変換終了信号(第6図カ)をラツチ110
2に保持して、割込み動作を行う。 尚ステージ・ラツチ回路674の出力であるス
テージ信号の詳細な処理内容を第3表に示す。
タ558、モード2・レジスタ560はすべて、
CPU114から各モードを指定するため書込み
レジスタとなる。 コントロール信号発生回路591はインクリメ
ンタ/デクリメンタ・コントローラ590によつ
て、インクリメンタ/デクリメンタ578の機能
であるインクリメント/デクリメント機能、ノン
インクリメント/デクリメント機能、リセツト機
能を制御するための、カウント信号、インクリメ
ント/デクリメント信号、リセツト信号を発生す
る。 また比較コントローラ581は、比較回路58
0の比較結果(≧、≦、=)を制御するためのもの
である。 出力コントローラ666は、パワー素子の最大
オン時間、最小オフ時間、P側アームとN側アー
ムのラツグ防止のための制御を行い、パワー素子
の保護、補償を行う。 トリガカウンタ660,661は、保護、補償
のための時間を発生させるためのカウンタで、ト
リガ・デコーダ662,663は、保護、補償の
ための時間を発生し、トリガ・ラツチ664,6
65はトリガ・パルスを発生する。 ステージ信号ホの発生回路を第11図に示す。
第7図のノンオーバー・ラツプ回路701からの
クロツク信号φ1=1でステージ・カウンタ67
0が計数を開始し、そのステージ・カウンタ67
0の出力C0〜C9と第5図のモード0・レジスタ
556のビツト2のM2、ビツト6のM6、モード
1・レジスタ558のビツト0,1,2のT0,
T1,T2を入力としてステージ・デコーダ672
に加えられる。ステージ・デコーダ672は出力
としてO0〜O23の信号を発生する。この出力信号
O0〜O23をステージ・ラツチ回路674へ入力
し、クロツク信号φ2=1でこのステージ・ラツ
チ回路674“T”にして前記ステージ・デコー
ダ672の出力O0〜O23を保持する。 またステージ・ラツチ回路674のリセツト入
力Rには第5図のモード0・レジスタ556のビ
ツト0のM0の信号が入力され、M0=0となると
きはステージ・ラツチ回路674の総ての出力が
“0”(ローレベル)となり、どの処理動作も総て
停止する。一方、上記モード0・レジスタ556
のビツト0の信号M0=1になるとステージ信号
がある定つた順序で出力され、それに基づいて処
理が行われる。 上記ステージ・デコーダ672はリードオンリ
ーメモリなどを使用することにより容易に実現で
き、マイクロ・プログラミング方式にすることも
可能である。また、ステージへの割込み機能は
CMT−Pを出力しているステージ・ラツチ回路
674のラツチ1102で行う。先ず、ステー
ジ・ラツチ回路674のラツチ1102以外のラ
ツチ群1104をA/D変換終了信号で総てリセ
ツトし割込み動作以外は停止させる。そして、
A/D変換終了信号(第6図カ)をラツチ110
2に保持して、割込み動作を行う。 尚ステージ・ラツチ回路674の出力であるス
テージ信号の詳細な処理内容を第3表に示す。
【表】
【表】
次に、ステージ信号とステージカウンタ67
0、レジスタ556,558の出力との関係を示
すと第4表に示すようになる。
0、レジスタ556,558の出力との関係を示
すと第4表に示すようになる。
【表】
先ず第11図のステージ・カウンタ670のリ
セツト端子にゼネラル・リセツト信号GRが入力
され、これによつてカウンタ出力C0〜C9は総て
0となる。このゼネラル・リセツト信号GRはこ
の制御回路の起動時CPU114より送られる。
この状態でステージカウンタ670のカウンタ
C0〜C3は0であり、モード1・レジスタのビツ
ト0のT0、ビツト1のT1とビツト2のT2が総て
0のとき、クロツク信号φ2が入力されるとφ2
の立上りで、PWM8−Pのステージ信号が出
る。このステージ信号によつてPWM8の処理を
行う。次にクロツク信号φ1=1でステージ・カ
ウンタ670が1つ計数され、さらに、クロツク
信号φ2の立上りで次のステージ信号のPN−P
が出力され、このステージ信号によつてPNの処
理が行われる。このようにしてステージ・カウン
タ670がφ1=1で計数し続けると、φ2の立
上りでステージ信号が出力され、この信号に応じ
た処理が行われる。 ステージ・カウンタ670のC0〜C9が総て1
となるとステージ信号PGN−Pが出力され(た
だし、モード0・レジスタのM2=0のとき)、
PGN処理が行われ、第4表の総ての処理が終了
する。次のクロツク信号φ1=1でステージ・カ
ウンタ670のC0〜C9は総て0となり、モード
1レジスタ558の出力が0ならば、クロツク信
号φ2=1でステージ信号PWM8−Pが出力さ
れ、PWMの処理が行われる。このように第4表
の処理を繰り返す。 そこで、入出力回路120のシステム・フロー
を第12図に示す。 ゼネラル・リセツト信号GR=0によつて、レ
ジスタ群やステージ・カウンタ670が総て0と
なる。ゼネラル・リセツト信号GR=1になる
と、先ずモード0・レジスタ556のビツト0つ
まり、入出力回路120の起動/停止を指定する
M0が1であるかどうかを判定し、M0=0のとき
はM0=1になるまで、入出力回路120は停止
状態にある。M0=1で、ステージ・カウンタ6
70の出力が0つまり、n=0番目のステージ信
号が発生する。ここから、実際の処理入る。ま
ず、M0=1であるとn番目のステージ信号がス
テージ・ラツチ回路674に保持されると同時に
以下の動作がある。 (i) 第1比較出力ラツチ群602の出力信号を第
2比較出力ラツチ群604へ保持する。 (ii) 瞬時レジスタ群572からステージ信号によ
つて選ばれた瞬時レジスタの内容をラツチ回路
576に保持する。 次に、転送信号MOVEが0か1かどうか判定
し、MOVE=0の場合、ステージ・カウンタ6
70は計数され、さらにラツチ回路576の出力
をインクリメンタ/デクリメンタ578に通し、
その出力は選ばれた瞬時レジスタに書込まれると
同時に、基準レジスタ群570からステージ信号
によつて選ばれた基準レジスタとの比較を行い、
その比較結果を第1比較出力ラツチ群602から
ステージ信号によつて選ばれた第1比較出力ラツ
チにセツトする。その後A/D変換終了信号
ADEの判定を行う。また、転送信号MOVE=1
のときは、ステージ・カウンタ670を計数する
と同時に、瞬時レジスタの内容を出力レジスタ群
574からステージ信号によつて選ばれた出力レ
ジスタを転送し、瞬時レジスタを総て0にする。 A/D変換終了信号ADEが0か1かの判定に
より、ステージへの割込みが要求される。ADE
=0のときは、再び元に戻つて次の処理を行う
が、ADE=1のときは、モード0・レジスタ5
56のビツト3のM3つまりステージへの割込み
マスクビツトが0か1かを判定し、M3=0のと
きは再び元に戻つて次の処理を行う。M3=1の
ときは、ステージへの割込み処理を行う。そのた
めに、A/D変換終了信号ADEをステージ・ラ
ツチ回路674に保持し、ステージ信号CMT−
Pを発生し、デイジタル0・レジスタの内容と基
準レジスタ群570の電流に関する基準レジスタ
の内容を比較し、その比較結果を第1比較出力ラ
ツチ群602の電流に関する第1比較出力ラツチ
にセツトし、再び元に戻りステージへの割込み前
の処理が以後行われる。 第12図の右上のフローは、モード0・レジス
タ556のM0=0のときのフローであり、入出
力回路120の動作が停止すると同時に、M0=
1となる起動指令まで待つことになる。 次に外部パルス信号PU,PV,PWの内容動作
に対する同期化の回路図を第13図、タイミング
を第14図に示す。 第11図のステージ・ラツチ回路674の出力
STAGE3−P,STAGE2−Pを使用してイネ
ーブル信号Eと上記外部パルス信号PU,PV,
PW(第14図タ)の同期をとつた信号を発生さ
せる。 電動機の位相検出器等の外部パルス信号PU,
PV,PWは、第11図のSTAGE3−Pとφ2を
合成した信号ツにより第13図のラツチ回路13
02,1304,1306にそれぞれラツチされ
る。 第14図でロはクロツク信号φ2、ハはクロツ
ク信号φ1、タは外部パルス信号PU,PV,
PW、レとソはステージ信号STAGE3−P,
STAGE2−Pである。このステージ信号は第1
1図で示した如く、φ2=1に同期して発生す
る。外部パルス信号タとステージ信号レとソは時
間的には何ら無関係にある。 いま、第14図の如く、外部パルス信号タが第
13図のラツチ回路1302,1304,130
6に入力されたと仮定するとステージ信号
STAGE3−Pとクロツク信号φ2とのAND信号
STAGE3−P,φ2,ツによつてそれぞれラツ
チされる。従つて、ラツチ回路1302,130
4,1306の出力信号PU1,PV1,PW1は
第14図のナに示すようになる。ラツチ回路13
08,1310,1312は出力PU1,PV1,
PW1をそれぞれステージ信号STAGE2−Pと
クロツク信号φ2とのAND信号STAGE2−P,
φ2,ネでラツチするため、ラツチ回路130
8,1310,1312の出力信号PU2,PV
2,PW2は第14図のラに示すようになる。 排他オア回路1314,1316,1318
は、それぞれ信号PU1とPU2、信号PV1とPV
2、信号PW1とPW2が入力され、外部パルス
信号PU,PV,PWの立上り、立下りの検出信号
PUS,PVS,PWSを発生し(第13図ム)ステ
ージ信号STAGE3−PからSTAGE2−Pのパ
ルス幅となる。第13図の同期化回路680によ
れば外部パルス信号の立上り、立下りを一定の幅
のパルスで検出でき、このパルス幅はステージ信
号STAGE3−PとSTAGE2−Pの時間差で定
まる。従つてラツチ回路1302,1304,1
306と1308,1310,1312へ入力す
るステージ信号を変更することによりパルス幅を
調整し変更することができる。 このパルス幅は第4表のステージ信号の割付け
に関連して定められる。つまり、処理の上で上部
パルス信号を必要としないSTAGE2−P以外に
外部パルスの立上り、立下りの検出信号ムが確立
するように定められている。この検出信号ムがイ
ンクリメンタ/デクリメンタ・コントローラ59
0の制御信号となる。 また、第13図に示す同期化回路680の外部
パルス信号PU,PV,PWはそれぞれ、120度の位
相差をもつ180度のパルスを考えた場合で、排他
オア回路1314,1316,1318の出力を
3入力のオア回路1320に入力し、その出力を
ノツト回路1322に入力することにより、60度
のパルスを得ることができる。また、3入力でな
く、第3図に示すようにパルス・ジエネレータ1
52の出力をこの同期化回路680の外部パルス
信号PU,PV,PWのいずれか一つに入力するこ
とによつて電動機102の回転数の検出を行うこ
とができる。 また位相検出器等からの外部パルス信号に対し
て同期を確実にかけ、同期化パルスPUS,PVS,
PWSを確実に発生させるためには上記位相検出
器等からの出力が8μs以上のパルス幅をもつこ
とが必要である。(本実施例ではCPU114から
のイネーブル信号Eが1μsとして、第4表のス
テージ信号のPG−P,PULS−Pは8μs毎に出
力される。) 例えば、位相検出器でなく、1回転に500パル
ス出力するパルス・ジエネレータをこの同期化回
路680に入力したとすると、パルス幅8μsに
なる回転数は7500回転/分である。これ以上の回
転数に追従するためには、この8μsを短くする
必要がある。 電動機等の入力データを取込みCPU114内
で演算処理された各パルス出力に応じた基準デー
タを保持している基準レジスタ群570の詳細な
内容を第5表に示す。またその構成図を第15図
に示す。
セツト端子にゼネラル・リセツト信号GRが入力
され、これによつてカウンタ出力C0〜C9は総て
0となる。このゼネラル・リセツト信号GRはこ
の制御回路の起動時CPU114より送られる。
この状態でステージカウンタ670のカウンタ
C0〜C3は0であり、モード1・レジスタのビツ
ト0のT0、ビツト1のT1とビツト2のT2が総て
0のとき、クロツク信号φ2が入力されるとφ2
の立上りで、PWM8−Pのステージ信号が出
る。このステージ信号によつてPWM8の処理を
行う。次にクロツク信号φ1=1でステージ・カ
ウンタ670が1つ計数され、さらに、クロツク
信号φ2の立上りで次のステージ信号のPN−P
が出力され、このステージ信号によつてPNの処
理が行われる。このようにしてステージ・カウン
タ670がφ1=1で計数し続けると、φ2の立
上りでステージ信号が出力され、この信号に応じ
た処理が行われる。 ステージ・カウンタ670のC0〜C9が総て1
となるとステージ信号PGN−Pが出力され(た
だし、モード0・レジスタのM2=0のとき)、
PGN処理が行われ、第4表の総ての処理が終了
する。次のクロツク信号φ1=1でステージ・カ
ウンタ670のC0〜C9は総て0となり、モード
1レジスタ558の出力が0ならば、クロツク信
号φ2=1でステージ信号PWM8−Pが出力さ
れ、PWMの処理が行われる。このように第4表
の処理を繰り返す。 そこで、入出力回路120のシステム・フロー
を第12図に示す。 ゼネラル・リセツト信号GR=0によつて、レ
ジスタ群やステージ・カウンタ670が総て0と
なる。ゼネラル・リセツト信号GR=1になる
と、先ずモード0・レジスタ556のビツト0つ
まり、入出力回路120の起動/停止を指定する
M0が1であるかどうかを判定し、M0=0のとき
はM0=1になるまで、入出力回路120は停止
状態にある。M0=1で、ステージ・カウンタ6
70の出力が0つまり、n=0番目のステージ信
号が発生する。ここから、実際の処理入る。ま
ず、M0=1であるとn番目のステージ信号がス
テージ・ラツチ回路674に保持されると同時に
以下の動作がある。 (i) 第1比較出力ラツチ群602の出力信号を第
2比較出力ラツチ群604へ保持する。 (ii) 瞬時レジスタ群572からステージ信号によ
つて選ばれた瞬時レジスタの内容をラツチ回路
576に保持する。 次に、転送信号MOVEが0か1かどうか判定
し、MOVE=0の場合、ステージ・カウンタ6
70は計数され、さらにラツチ回路576の出力
をインクリメンタ/デクリメンタ578に通し、
その出力は選ばれた瞬時レジスタに書込まれると
同時に、基準レジスタ群570からステージ信号
によつて選ばれた基準レジスタとの比較を行い、
その比較結果を第1比較出力ラツチ群602から
ステージ信号によつて選ばれた第1比較出力ラツ
チにセツトする。その後A/D変換終了信号
ADEの判定を行う。また、転送信号MOVE=1
のときは、ステージ・カウンタ670を計数する
と同時に、瞬時レジスタの内容を出力レジスタ群
574からステージ信号によつて選ばれた出力レ
ジスタを転送し、瞬時レジスタを総て0にする。 A/D変換終了信号ADEが0か1かの判定に
より、ステージへの割込みが要求される。ADE
=0のときは、再び元に戻つて次の処理を行う
が、ADE=1のときは、モード0・レジスタ5
56のビツト3のM3つまりステージへの割込み
マスクビツトが0か1かを判定し、M3=0のと
きは再び元に戻つて次の処理を行う。M3=1の
ときは、ステージへの割込み処理を行う。そのた
めに、A/D変換終了信号ADEをステージ・ラ
ツチ回路674に保持し、ステージ信号CMT−
Pを発生し、デイジタル0・レジスタの内容と基
準レジスタ群570の電流に関する基準レジスタ
の内容を比較し、その比較結果を第1比較出力ラ
ツチ群602の電流に関する第1比較出力ラツチ
にセツトし、再び元に戻りステージへの割込み前
の処理が以後行われる。 第12図の右上のフローは、モード0・レジス
タ556のM0=0のときのフローであり、入出
力回路120の動作が停止すると同時に、M0=
1となる起動指令まで待つことになる。 次に外部パルス信号PU,PV,PWの内容動作
に対する同期化の回路図を第13図、タイミング
を第14図に示す。 第11図のステージ・ラツチ回路674の出力
STAGE3−P,STAGE2−Pを使用してイネ
ーブル信号Eと上記外部パルス信号PU,PV,
PW(第14図タ)の同期をとつた信号を発生さ
せる。 電動機の位相検出器等の外部パルス信号PU,
PV,PWは、第11図のSTAGE3−Pとφ2を
合成した信号ツにより第13図のラツチ回路13
02,1304,1306にそれぞれラツチされ
る。 第14図でロはクロツク信号φ2、ハはクロツ
ク信号φ1、タは外部パルス信号PU,PV,
PW、レとソはステージ信号STAGE3−P,
STAGE2−Pである。このステージ信号は第1
1図で示した如く、φ2=1に同期して発生す
る。外部パルス信号タとステージ信号レとソは時
間的には何ら無関係にある。 いま、第14図の如く、外部パルス信号タが第
13図のラツチ回路1302,1304,130
6に入力されたと仮定するとステージ信号
STAGE3−Pとクロツク信号φ2とのAND信号
STAGE3−P,φ2,ツによつてそれぞれラツ
チされる。従つて、ラツチ回路1302,130
4,1306の出力信号PU1,PV1,PW1は
第14図のナに示すようになる。ラツチ回路13
08,1310,1312は出力PU1,PV1,
PW1をそれぞれステージ信号STAGE2−Pと
クロツク信号φ2とのAND信号STAGE2−P,
φ2,ネでラツチするため、ラツチ回路130
8,1310,1312の出力信号PU2,PV
2,PW2は第14図のラに示すようになる。 排他オア回路1314,1316,1318
は、それぞれ信号PU1とPU2、信号PV1とPV
2、信号PW1とPW2が入力され、外部パルス
信号PU,PV,PWの立上り、立下りの検出信号
PUS,PVS,PWSを発生し(第13図ム)ステ
ージ信号STAGE3−PからSTAGE2−Pのパ
ルス幅となる。第13図の同期化回路680によ
れば外部パルス信号の立上り、立下りを一定の幅
のパルスで検出でき、このパルス幅はステージ信
号STAGE3−PとSTAGE2−Pの時間差で定
まる。従つてラツチ回路1302,1304,1
306と1308,1310,1312へ入力す
るステージ信号を変更することによりパルス幅を
調整し変更することができる。 このパルス幅は第4表のステージ信号の割付け
に関連して定められる。つまり、処理の上で上部
パルス信号を必要としないSTAGE2−P以外に
外部パルスの立上り、立下りの検出信号ムが確立
するように定められている。この検出信号ムがイ
ンクリメンタ/デクリメンタ・コントローラ59
0の制御信号となる。 また、第13図に示す同期化回路680の外部
パルス信号PU,PV,PWはそれぞれ、120度の位
相差をもつ180度のパルスを考えた場合で、排他
オア回路1314,1316,1318の出力を
3入力のオア回路1320に入力し、その出力を
ノツト回路1322に入力することにより、60度
のパルスを得ることができる。また、3入力でな
く、第3図に示すようにパルス・ジエネレータ1
52の出力をこの同期化回路680の外部パルス
信号PU,PV,PWのいずれか一つに入力するこ
とによつて電動機102の回転数の検出を行うこ
とができる。 また位相検出器等からの外部パルス信号に対し
て同期を確実にかけ、同期化パルスPUS,PVS,
PWSを確実に発生させるためには上記位相検出
器等からの出力が8μs以上のパルス幅をもつこ
とが必要である。(本実施例ではCPU114から
のイネーブル信号Eが1μsとして、第4表のス
テージ信号のPG−P,PULS−Pは8μs毎に出
力される。) 例えば、位相検出器でなく、1回転に500パル
ス出力するパルス・ジエネレータをこの同期化回
路680に入力したとすると、パルス幅8μsに
なる回転数は7500回転/分である。これ以上の回
転数に追従するためには、この8μsを短くする
必要がある。 電動機等の入力データを取込みCPU114内
で演算処理された各パルス出力に応じた基準デー
タを保持している基準レジスタ群570の詳細な
内容を第5表に示す。またその構成図を第15図
に示す。
【表】
【表】
電動機等の瞬時の状態を保持し、カウンタ機能
を有する瞬時レジスタ群572の詳細な内容を第
6表に示す。その構成図を第16図に示す。
を有する瞬時レジスタ群572の詳細な内容を第
6表に示す。その構成図を第16図に示す。
【表】
【表】
測定されたデータを保有している出力レジスタ
群574の詳細な内容を第7表に示す。その構成
図を第17図に示す。
群574の詳細な内容を第7表に示す。その構成
図を第17図に示す。
【表】
【表】
比較回路580の比較出力を保持する第1比較
出力ラツチ群602と第2比較出力ラツチ群60
4の詳細な内容を第8表に示し、その構成図を第
18図に示す。
出力ラツチ群602と第2比較出力ラツチ群60
4の詳細な内容を第8表に示し、その構成図を第
18図に示す。
【表】
【表】
【表】
第19図は第1図に示した位相検出器付電動機
(無整流子電動機)のインバータのゲート信号で
あるパルス幅変調信号の発生を説明した図であ
る。 パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Pの処理によつて行う。搬送波
は瞬時レジスタ群572のPWMT REG732と
基準レジスタ群570のP0 REG702と、P1
REG704によつて作られる。ステージ信号
PWM−Pの処理のとき、PWMT REG732は
無条件にインクリメンタ/デクリメンタ578に
よつてインクリメントもしくはデクリメントされ
る。また、位相検出器150の出力信号である
PU,PV,PWが外部パルス信号となつて入出力
回路120に入力され、それらの立上り、立下り
を示した同期化された外部パルス信号PSが
“1”のとき、PWMT REG732はリセツトさ
れる。 インクリメントとデクリメントの制御は、第2
比較出力ラツチ群604のP0 BF910とP1 BF
912によつて行われる。P0 BF=1でリセツ
ト、P1 BF=1でセツトされるフリツプ・フロツ
プ(図示せず)の出力のDEC/INCが“0”のと
き、PWMT REG732はインクリメントされ、
DEC/INCが“1”のとき、PWMT REG732
はデクリメントされる。 また、デクリメントされるときは、P0 REG7
02と比較され、P0 REG702の保持データが
PWMT REG732の保持データ以上と条件を満
足すると、第1比較出力ラツチ群602のP0
FF754に“1”をラツチする。さらに、第2
比較出力ラツチ群604のP0 BF910はP0
FF754の出力をラツチし、P0 BF910の出
力は“1”となる。 インクリメントされるときは、P1 REG704
と比較され、P1 REG704の保持データが
PWMT REG732の保持データ以下の条件を満
足すると、第1比較出力ラツチ群602のP1
FF756に“1”をラツチする。さらに、第2
比較出力ラツチ群604のP1 BF912はP1
FF756の出力をラツチし、P1 BF912の出
力が“1”となる。第19図に示すように
PWMT REG732の保持データは時間と共に変
化する。 次に、パルス変調信号のパルスの個数を計数す
るPN−Pの処理は、瞬時レジスタ群572の
PNC REG734はP0 BF910が“1”のとき
インクリメントされ、同期化された外部パルス信
号PSが“1”のとき、PNC REG734の保持デ
ータは出力レジスタ群574のCPN REG52に
転送し(第19図A)、書込まれ、PNC REG7
34はリセツトされる。それ故CPU114はパ
ルスの個数を読み取ることができる。 ステージ信号OP−Pの処理のとき、PWMT
REG732は無条件にノンインクリメントさ
れ、基準レジスタ群570のD2 REG708と比
較され、D2 REG708の保持データがPWMT
REG732の保持データ以下の条件を満足する
とき、第1比較出力ラツチ群574のUP FF7
60、VP FF762、WP FF764、UN FF
766、VN FF768、WN FF770を第20
図の選択回路で進んで、その第1比較出力ラツチ
群602に“1”をラツチする。さらに第2比較
出力ラツチ群604のUP BF916、VP BF9
18、WP BF920、UN BF922、VN BF
924、WN BF926はそれぞれ、UP FF76
0、VP FF762、WP FF764、UN FF7
66、VN FF768、WN FF770の出力をラ
ツチする。 また、ステージ信号DP−Pの処理のとき、
PWMT REG732は無条件にノンインクリメン
トされ、基準レジスタ群570のD1 REG706
と比較され、D1 REG706の保持データが
PWMT REG732の保持データ以上の条件を満
足するとき、第1比較出力ラツチ群574のUP
FF760、VP FF762、WP FF764、UN
FF766、VN FF768、WN FF770を第
20図の選択回路で選んで、その第1比較出力ラ
ツチ群602に“1”をラツチする。第2比較出
力ラツチ群604のUP BF916、VP BF91
8、WP BF920、UN BF922、VN BF9
24WN BF926はそれぞれUP FF760、
VP FF762、WP FF764、UNFF766、
VN FF768、WN FF770の出力をラツチす
る。 UP BF916、VP BF918、WP BF92
0、UN BF922、VN BF924、WN BF9
26の出力信号が各アームのパルス幅変調信号と
なる。 第20図は、第13図に示す位相検出信号を同
期化した信号PU1,PV1,PW1により、ステ
ージ信号OP−P,DP−Pの処理に必要な第1比
較出力ラツチ群602の選択回路を示す。また、
第9表はPU1,PV1,PW1の位相モードに応
じた第1比較出力ラツチ群602の選択表であ
る。
(無整流子電動機)のインバータのゲート信号で
あるパルス幅変調信号の発生を説明した図であ
る。 パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Pの処理によつて行う。搬送波
は瞬時レジスタ群572のPWMT REG732と
基準レジスタ群570のP0 REG702と、P1
REG704によつて作られる。ステージ信号
PWM−Pの処理のとき、PWMT REG732は
無条件にインクリメンタ/デクリメンタ578に
よつてインクリメントもしくはデクリメントされ
る。また、位相検出器150の出力信号である
PU,PV,PWが外部パルス信号となつて入出力
回路120に入力され、それらの立上り、立下り
を示した同期化された外部パルス信号PSが
“1”のとき、PWMT REG732はリセツトさ
れる。 インクリメントとデクリメントの制御は、第2
比較出力ラツチ群604のP0 BF910とP1 BF
912によつて行われる。P0 BF=1でリセツ
ト、P1 BF=1でセツトされるフリツプ・フロツ
プ(図示せず)の出力のDEC/INCが“0”のと
き、PWMT REG732はインクリメントされ、
DEC/INCが“1”のとき、PWMT REG732
はデクリメントされる。 また、デクリメントされるときは、P0 REG7
02と比較され、P0 REG702の保持データが
PWMT REG732の保持データ以上と条件を満
足すると、第1比較出力ラツチ群602のP0
FF754に“1”をラツチする。さらに、第2
比較出力ラツチ群604のP0 BF910はP0
FF754の出力をラツチし、P0 BF910の出
力は“1”となる。 インクリメントされるときは、P1 REG704
と比較され、P1 REG704の保持データが
PWMT REG732の保持データ以下の条件を満
足すると、第1比較出力ラツチ群602のP1
FF756に“1”をラツチする。さらに、第2
比較出力ラツチ群604のP1 BF912はP1
FF756の出力をラツチし、P1 BF912の出
力が“1”となる。第19図に示すように
PWMT REG732の保持データは時間と共に変
化する。 次に、パルス変調信号のパルスの個数を計数す
るPN−Pの処理は、瞬時レジスタ群572の
PNC REG734はP0 BF910が“1”のとき
インクリメントされ、同期化された外部パルス信
号PSが“1”のとき、PNC REG734の保持デ
ータは出力レジスタ群574のCPN REG52に
転送し(第19図A)、書込まれ、PNC REG7
34はリセツトされる。それ故CPU114はパ
ルスの個数を読み取ることができる。 ステージ信号OP−Pの処理のとき、PWMT
REG732は無条件にノンインクリメントさ
れ、基準レジスタ群570のD2 REG708と比
較され、D2 REG708の保持データがPWMT
REG732の保持データ以下の条件を満足する
とき、第1比較出力ラツチ群574のUP FF7
60、VP FF762、WP FF764、UN FF
766、VN FF768、WN FF770を第20
図の選択回路で進んで、その第1比較出力ラツチ
群602に“1”をラツチする。さらに第2比較
出力ラツチ群604のUP BF916、VP BF9
18、WP BF920、UN BF922、VN BF
924、WN BF926はそれぞれ、UP FF76
0、VP FF762、WP FF764、UN FF7
66、VN FF768、WN FF770の出力をラ
ツチする。 また、ステージ信号DP−Pの処理のとき、
PWMT REG732は無条件にノンインクリメン
トされ、基準レジスタ群570のD1 REG706
と比較され、D1 REG706の保持データが
PWMT REG732の保持データ以上の条件を満
足するとき、第1比較出力ラツチ群574のUP
FF760、VP FF762、WP FF764、UN
FF766、VN FF768、WN FF770を第
20図の選択回路で選んで、その第1比較出力ラ
ツチ群602に“1”をラツチする。第2比較出
力ラツチ群604のUP BF916、VP BF91
8、WP BF920、UN BF922、VN BF9
24WN BF926はそれぞれUP FF760、
VP FF762、WP FF764、UNFF766、
VN FF768、WN FF770の出力をラツチす
る。 UP BF916、VP BF918、WP BF92
0、UN BF922、VN BF924、WN BF9
26の出力信号が各アームのパルス幅変調信号と
なる。 第20図は、第13図に示す位相検出信号を同
期化した信号PU1,PV1,PW1により、ステ
ージ信号OP−P,DP−Pの処理に必要な第1比
較出力ラツチ群602の選択回路を示す。また、
第9表はPU1,PV1,PW1の位相モードに応
じた第1比較出力ラツチ群602の選択表であ
る。
【表】
第20図は、外部パルス信号である位相検出信
号をSTAGE3−P・φ2=1でラツチした信号
PU1,PV1,PW1を入力として、第9表に示
す位相信号であるPHASE0、PHASE1、
PHASE2、PHASE3、PHASE4、PHASE5、
PHASE6、PHASE7を位相デコーダ302、位
相ラツチ回路304を介して発生させる。そし
て、第1比較出力ラツチ群の選択するラツチは位
相信号に対応して第9表にOP−P,DP−Pの処
理毎に選ばれる。ここで、PHASE0、PHASE7
の状態は、位相検出器150の故障であり、あり
得ない状態である。このようなPHASE0、
PHASE7では、全アームを遮断して保護する。
第20図は、位相検出器150の故障診断機能を
有していることになる。また、PHASE0、
PHASE7ではステータス・レジスタ550のビ
ツト4のS4へ“1”が書込まれ、CPU114へ
の割込み要求信号となり、パワー素子の保護
が可能である。 第21図は、第3図に示すような位相検出器な
しの電動機(誘導電動機)の不等パルスのインバ
ータのゲート信号であるパルス変調信号PWMの
発生した説明した図である。 パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Pの処理によつて行われる。搬
送波PWMは瞬時レジスタ群572のPWMT、
REG732と基準レジスタ群570のP0 REG7
02、P1 REG704によつて作られる。ステー
ジ信号PWM−Pの処理のとき、PWMT REG7
32は無条件にインクリメンタ/デクリメンタ5
78によつてインクリメントもしくはデクリメン
トされる。インクリメントとデクリメントの制御
は、第2比較出力ラツチ群604のP0 BF910
とP1 BF912によつて行われる。P0 BF=1で
リセツト、P1 BF=1でセツトされるフリツプ・
ブロツプ(図示せず)の出力のDEC/INCが
“0”のとき、PWMT REG732はインクリメ
ントされ、DEC/INCが“1”のとき、PWMT
REG732はデクリメントされる。 また、デクリメントされるときは、P0 REG7
02と比較され、P0 REG702の保持データが
PWMT REG732の保持データ以上の条件を満
足すると、第1比較出力ラツチ群602のP0
FF754に“1”をラツチする。さらに、第2
比較出力ラツチ群604のP0 BF910はP0
FF754の出力をラツチし、P0 BF910の出
力は“1”となる。 インクリメントされるときは、P1 REG704
と比較され、P1 REG704の保持データが
PWNT REGの保持データ以下の条件を満足する
と、第1比較出力ラツチ群602のP1 FF75
6に“1”をラツチする。さらに、第2比較出力
ラツチ群604のP1 BF912はP1 FF756
の出力をラツチし、P1 BF912の出力が“1”
となる。第21図に示すようにPWMT REG73
2の保持データは時間と共に変化する。 次に、モード0・レジスタ556のビツト4の
M4を“1”にした場合の不等パルスの個数の制
御について説明する。 パルス変調信号のパルスの個数を計数するPN
−Pの処理は、瞬時レジスタ群572の
PNCREG734はP0 BF910が“1”のとき
インクリメントされ、基準レジスタ群570の
PN REG720と比較され、PN REG720の保
持データがPNC REG734の保持データ以下の
条件を満足すると、第1比較出力ラツチ群574
のPN FF758に“1”をラツチする。さら
に、第2比較出力ラツチ群604のPN BF91
2はPN FF758の出力をラツチし、PN BF9
12の出力は“1”となる。また、PNC REG7
34はPN BF912の出力が“1”のとき、リ
セツトされる。このPN BF912によつて、パ
ルスの個数が制御される。 第22図は、位相検出器150の位相検出信号
PU,PV,PWに相当する信号PUI,PVI,PWIの
位相発生回路306を示す。位相発生回路306
は3段のシフト・レジスタであり、PN BF=1
で1段づつシフトされ、そのシフト状態を第10表
に示す。位相モードは6モードであり、PHASE
1、PHASE2、PHASE3、PHASE4、PHASE
5、PHASE6である。
号をSTAGE3−P・φ2=1でラツチした信号
PU1,PV1,PW1を入力として、第9表に示
す位相信号であるPHASE0、PHASE1、
PHASE2、PHASE3、PHASE4、PHASE5、
PHASE6、PHASE7を位相デコーダ302、位
相ラツチ回路304を介して発生させる。そし
て、第1比較出力ラツチ群の選択するラツチは位
相信号に対応して第9表にOP−P,DP−Pの処
理毎に選ばれる。ここで、PHASE0、PHASE7
の状態は、位相検出器150の故障であり、あり
得ない状態である。このようなPHASE0、
PHASE7では、全アームを遮断して保護する。
第20図は、位相検出器150の故障診断機能を
有していることになる。また、PHASE0、
PHASE7ではステータス・レジスタ550のビ
ツト4のS4へ“1”が書込まれ、CPU114へ
の割込み要求信号となり、パワー素子の保護
が可能である。 第21図は、第3図に示すような位相検出器な
しの電動機(誘導電動機)の不等パルスのインバ
ータのゲート信号であるパルス変調信号PWMの
発生した説明した図である。 パルス幅変調信号の搬送波PWMの発生はステ
ージ信号PWM−Pの処理によつて行われる。搬
送波PWMは瞬時レジスタ群572のPWMT、
REG732と基準レジスタ群570のP0 REG7
02、P1 REG704によつて作られる。ステー
ジ信号PWM−Pの処理のとき、PWMT REG7
32は無条件にインクリメンタ/デクリメンタ5
78によつてインクリメントもしくはデクリメン
トされる。インクリメントとデクリメントの制御
は、第2比較出力ラツチ群604のP0 BF910
とP1 BF912によつて行われる。P0 BF=1で
リセツト、P1 BF=1でセツトされるフリツプ・
ブロツプ(図示せず)の出力のDEC/INCが
“0”のとき、PWMT REG732はインクリメ
ントされ、DEC/INCが“1”のとき、PWMT
REG732はデクリメントされる。 また、デクリメントされるときは、P0 REG7
02と比較され、P0 REG702の保持データが
PWMT REG732の保持データ以上の条件を満
足すると、第1比較出力ラツチ群602のP0
FF754に“1”をラツチする。さらに、第2
比較出力ラツチ群604のP0 BF910はP0
FF754の出力をラツチし、P0 BF910の出
力は“1”となる。 インクリメントされるときは、P1 REG704
と比較され、P1 REG704の保持データが
PWNT REGの保持データ以下の条件を満足する
と、第1比較出力ラツチ群602のP1 FF75
6に“1”をラツチする。さらに、第2比較出力
ラツチ群604のP1 BF912はP1 FF756
の出力をラツチし、P1 BF912の出力が“1”
となる。第21図に示すようにPWMT REG73
2の保持データは時間と共に変化する。 次に、モード0・レジスタ556のビツト4の
M4を“1”にした場合の不等パルスの個数の制
御について説明する。 パルス変調信号のパルスの個数を計数するPN
−Pの処理は、瞬時レジスタ群572の
PNCREG734はP0 BF910が“1”のとき
インクリメントされ、基準レジスタ群570の
PN REG720と比較され、PN REG720の保
持データがPNC REG734の保持データ以下の
条件を満足すると、第1比較出力ラツチ群574
のPN FF758に“1”をラツチする。さら
に、第2比較出力ラツチ群604のPN BF91
2はPN FF758の出力をラツチし、PN BF9
12の出力は“1”となる。また、PNC REG7
34はPN BF912の出力が“1”のとき、リ
セツトされる。このPN BF912によつて、パ
ルスの個数が制御される。 第22図は、位相検出器150の位相検出信号
PU,PV,PWに相当する信号PUI,PVI,PWIの
位相発生回路306を示す。位相発生回路306
は3段のシフト・レジスタであり、PN BF=1
で1段づつシフトされ、そのシフト状態を第10表
に示す。位相モードは6モードであり、PHASE
1、PHASE2、PHASE3、PHASE4、PHASE
5、PHASE6である。
【表】
次に不等パルスの各アームのパルス幅変調信号
はステージ信号UTM−P,VTM−P,WTM−
Pの処理によつて行われる。UTM−Pの処理の
とき、PWMT REG732は無条件にノンインク
リメントされ、第23図の基準レジスタ群570
の選択回路の基準レジスタ選択ラツチ312によ
つて選ばれた変調波に関するレジスタ(D1 REG
706、D2 REG708、D3 REG710、D4
REG712、D5 REG714、D6 REG716、
D7 REG718)の保持データと比較され、その
比較結果は第23図の比較結果選択ラツチ310
によつて選ばれた比較出力(基準レジスタ≦瞬時
レジスタ、基準レジスタ≧瞬時レジスタ、位相信
号)を第1比較出力ラツチ群602のUP FF7
60にラツチすると同時に、その比較出力の反転
信号を第1比較出力ラツチ群602のUN FF7
66にラツチし、さらに、第2比較出力ラツチ群
604のUP BF916、UN BF922にそれぞ
れUP FF760、UN FF766の出力をラツチ
する。また、ステージ信号VTM−P;WTM−P
の処理も同様に動作する。 第23図は、パルス幅変調制御回路を示す。
P0 BF910の出力が“1”で計数され、PN
BF914の出力が“1”でリセツトされるPNス
テージ・カウンタ314の出力SC0,SC1,
SC2,SC3と位相信号PUI,PVI,PWIを入力とす
るパルス幅変調デコーダ308によつて、基準レ
ジスタ群570の基準レジスタの選択および比較
結果の選択が行なわれる。ステージ信号UTM−
P,VTM−P,WTM−Pでラツチされる基準レ
ジスタ選択ラツチ312と比較結果選択ラツチ3
10によつて、第11表に示す基準レジスタ選択信
号D1 REG SEL、D2 REG SEL、D3 REG
SEL、D4 REG SEL、D5 REG SEL、D6 REG
SEL、D7 REG SELと比較結果選択信号GE
SEL(基準レジスタの保持データ≦瞬時レジスタ
の保持データ)、LE SEL(基準レジスタの保持
データ≧瞬時レジスタの保持データ)、PHASE
SEL(位相信号)を発生させる。
はステージ信号UTM−P,VTM−P,WTM−
Pの処理によつて行われる。UTM−Pの処理の
とき、PWMT REG732は無条件にノンインク
リメントされ、第23図の基準レジスタ群570
の選択回路の基準レジスタ選択ラツチ312によ
つて選ばれた変調波に関するレジスタ(D1 REG
706、D2 REG708、D3 REG710、D4
REG712、D5 REG714、D6 REG716、
D7 REG718)の保持データと比較され、その
比較結果は第23図の比較結果選択ラツチ310
によつて選ばれた比較出力(基準レジスタ≦瞬時
レジスタ、基準レジスタ≧瞬時レジスタ、位相信
号)を第1比較出力ラツチ群602のUP FF7
60にラツチすると同時に、その比較出力の反転
信号を第1比較出力ラツチ群602のUN FF7
66にラツチし、さらに、第2比較出力ラツチ群
604のUP BF916、UN BF922にそれぞ
れUP FF760、UN FF766の出力をラツチ
する。また、ステージ信号VTM−P;WTM−P
の処理も同様に動作する。 第23図は、パルス幅変調制御回路を示す。
P0 BF910の出力が“1”で計数され、PN
BF914の出力が“1”でリセツトされるPNス
テージ・カウンタ314の出力SC0,SC1,
SC2,SC3と位相信号PUI,PVI,PWIを入力とす
るパルス幅変調デコーダ308によつて、基準レ
ジスタ群570の基準レジスタの選択および比較
結果の選択が行なわれる。ステージ信号UTM−
P,VTM−P,WTM−Pでラツチされる基準レ
ジスタ選択ラツチ312と比較結果選択ラツチ3
10によつて、第11表に示す基準レジスタ選択信
号D1 REG SEL、D2 REG SEL、D3 REG
SEL、D4 REG SEL、D5 REG SEL、D6 REG
SEL、D7 REG SELと比較結果選択信号GE
SEL(基準レジスタの保持データ≦瞬時レジスタ
の保持データ)、LE SEL(基準レジスタの保持
データ≧瞬時レジスタの保持データ)、PHASE
SEL(位相信号)を発生させる。
【表】
【表】
この結果第21図に示すUP BF916、VP
BF918、WP BF920、UN BF922、VN
BF924、WN BF926の信号が作られ、各ア
ームにゲート信号となる。第21図に示す15個の
不等パルスのパルス幅変調信号を発生することが
できる。また、9個の不等パルス、3個の不等パ
ルスも、基準レジスタ群570のPN REG720
のデータをCPU114より変更することによつ
て可能であり、インバータの周波数に応じて変更
するのがよい。 さらに、等パルスについては、モード0・レジ
スタ556のビツト4のM4を“0”にすること
によつて、基準レジスタ570のD1 REG706
のみを選択することで可能となる。 また、モード0・レジスタ556のビツト6の
M6を“0”にすると、第19図の位相検出器付
電動機(無整流子電動機)のパルス幅変調信号発
生となり、M6を“1”にすると第21図の誘導
電動機の不等パルスのパルス幅変調信号発生とな
る。 第24図はチヨツパ信号CHの発生を説明した
図である。チヨツパ信号CHはデユーテイ制御を
行う。基準レジスタ群570には第15図に示す
ように同基のデータを保持するCHP REG724
とオン時間のデータを保持するCHD REG726
がある。またタイマとしては瞬時レジスタ群57
2のCHT REG740により作られる。 ステージ信号CHP−P処理のとき、CHTREG
740は無条件にインクリメントされ、また
CHP REG724と比較され、CHP REG724
の保持データがCHT REG740の保持データ以
下の条件を満足するとき、第1比較出力ラツチ群
602のCHP FF774に“1”をラツチす
る。さらに、第2比較出力ラツチ群604の
CHP BF930はCHP FF774の出力をラツ
チし、CHP BF930の出力は“1”となる。 ステージ信号CHD−Pの処理のとき、CHT
REG740は無条件にノンインクリメントされ
る。また、CHP BF930の出力が“1”で
CHT REG740はリセツトされる。この処理で
は、CHD REG726の保持データがCHT REG
740の保持データ以下の条件を満足したとき、
第1比較出力ラツチ群602のCHD FF776
に“1”をラツチし、第2比較出力ラツチ群60
4のCHD BF932はCHD FF776の出力が
ラツチされ、CHD BF932の出力は“1”と
なる。 このCHD BF932の反転出力がチヨツパ信
号CHである。 第25図は、同期化された外部パルス信号PS
のパルス時間幅を測定する2つの処理、PG処
理、PGN処理をモード0レジスタ556のM2=
0のときの状態を説明した図である。 測定方法は、同期化された外部パルス信号PS
=1のときから測定が始まる。測定する時間幅は
瞬時レジスタ群572のPG REG738で決定さ
れる。 PG REG738はステージ信号PG−Pの処理
のとき、瞬時レジスタ群872のPGT REG73
8は無条件にインクリメントされる。しかし、同
期化された外部パルス信号PSのパルス時間幅が
長くなるとPGT REG738はオーバーフローす
ることになる(第25図のB点)。そこで、PGT
REG738のオーバーフロー回数を計数するス
テージ信号PGN−P処理がある。 また、PGT REG738の保持データは基準レ
ジスタ群570のP0 REG702の保持データ
(通常、総て0である。)と比較され、P0 REG7
02の保持データがPGT REG738の保持デー
タ以上の条件を満足するとき、第1比較出力ラツ
チ群602のPG FF780に“1”をラツチす
る。さらに、第2比較出力ラツチ群604のPG
BF936はPG FF780の出力をラツチし、PG
BF780の出力は“1”となり、PGT REG7
38がオーバーフローしたことが分る。また、オ
ーバーフローの回数を計数するステージ信号
PGN−Pの処理はオーバーフローを示すPG BF
が“1”という条件で、瞬時レジスタ群572の
PGNC REG740はインクリメントされる。 同期化された外部パルス信号PS=1により、
ステージ信号PG−Pの処理で、PGT REG73
8の保持データを出力レジスタ群574のPG
REG748に転送し(第25図C)、書込みPG
REG738はリセツトされる。また、ステージ
信号PGN−Pの処理で、PGNC REG740の保
持データを出力レジスタ群574のPGN REG7
50に転送し(第25図D)、書込み、PGNC
REG740はリセツトされる。 出力レジスタ群574のPG REG748と
PGN REG750のそれぞれの保持データで同期
化された外部パルス信号PSのパルス時間幅の測
定ができる。 第26図は、モード0レジスタ556のM=1
の状態におけるある時間幅内の同期化された外部
パルス信号PSを計数する方法や処理を説明した
図である。 時間幅を測定する瞬時レジスタ群572の
PULSWT REG736は、ステージ信号PULSW
−Pで無条件にインクリメントされ、また、第2
比較出力ラツチ群604のPLUSW BF928が
“1”のときリセツトされる。また、基準レジス
タ群570のPULSW REG722の保持データ
と瞬時レジスタ群572のPULSWT REG73
6の保持データと比較され、PULSW REG72
2の保持データがPULSWT REG736の保持
データ以下の条件を満足するとき、第1比較出力
ラツチ群602のPULSW FF722に“1”を
ラツチする。さらに、第2比較出力ラツチ群60
4のPULSW BF928はPULSW FF772の
出力をラツチし、PULSW BF928の出力は
“1”となり、ある時間幅を得ることができる。 PULSW BF928の立上りを示すPULSWD=
1により、ステージ信号PULS−Pの処理で同期
化された外部パルス信号PSを計数した瞬時レジ
スタ群572のPULSC REG738の保持デー
タを出力レジスタ群574のPULS REG748
に転送し(第26図E)、書込む。また、
PULSW BF928が“1”のとき、PULSC
REG738はリセツトされ、ある時間幅内の同
期化された外部パルス信号PSの計数が得られ
る。 第25図のPG−P,PGN−P処理、第26図
のPULS−P処理は共に電動機の回転数を示すも
ので、低速の時に精度がよいPG−P,PGN−P
処理、高速の時に精度がよいPULS−P処理は
CPU114より書込まれる第2表のモード0・
レジスタのM2によつて切換えられる。 第27図は、タイマとして動作し、ある時間毎
にCPU114に割込み要求するステージ信号
INTV−Pの処理を説明した図である。 時間幅を測定する瞬時レジスタ群572の
INTVT REG742は、ステージ信号INTV−P
の処理で無条件にインクリメントされ、また、第
2比較出力ラツチ群604のINTV BF934が
“1”のときリセツトされる。また、基準レジス
タ群570のINTV REG28の保持データと瞬
時レジスタ群572のINTVT−REG744と比
較され、INTV REG728の保持データが
INTVT REG744の保持データ以下の条件を満
足するとき、第1比較出力ラツチ群602の
INTV FF778に“1”をラツチする。さら
に、第2比較出力ラツチ群604のINTV BF9
34はINTV FF778の出力をラツチし、
INTV BF934の出力は“1”となる。 このINTV BF934の立上りを示すINTVD=
1でステータスレジスタ550のビツト5のS5に
1を書込むことにより、CPU114への割込み
要求信号となる。 第28図は、電流制限のためのステージへの割
込みを説明した図である。 ステージ信号CMT−Pの処理はある時間が経
過した後ではなく、電流専用A/D変換器546
のA/D変換終了信号ADE=1によつて発生す
る。 ステージ信号CMT−Pの処理は電流専用A/
D変換器546のA/D変換されたデイジタルデ
ータを保持しているDGTLO REG546と基準
レジスタ群570のCMT RES730の保持デー
タと比較され、CMT REG730の保持データ≦
DGTLO REG546の保持データという条件を
満足するとき、第1比較出力ラツチ群602の
CMT FF782に“1”をラツチする。さら
に、第2比較出力ラツチ群604のCMT BF9
37はCMT FF782の出力をラツチし、CMT
BF937の出力は“1”となる。 このCMT BF937の立上りを示すCMTD=
1でステータスレジスタ550のビツト3のS3に
1を書込むことにより、CPU114への割込み
要求信号となる。 また、CMTD=1で出力パルスのオフする。 第29図は出力コントローラ666を制御する
ためのトリガパルス信号TRG0−PとTRG1−
Pを発生する詳細な回路図である。 このトリガ・パルス信号TRG0−PとTRG1
−Pは、インバータの各アームのパワー素子の保
護のため使用される。出力コントローラ666は
パワー素子の最小オン時間、最小オフ時間の補
償、およびインバータのP側アームのパワー素子
とN側アームのパワー素子のオーバーラツプ防止
という保護機能を有する。 ステージ信号STAGE3−P,φ1=1でトリ
ガ0・カウンタ660は計数され、その出力であ
るR00,R01,R02,R03,R04とモード2・レジス
タ560のG0,G1,G2を入力とするトリガ0・
デコーダ662によつて、出力信号TGG0−
8,TRG0−16,TGR0−32,TRG0−6
4,TRG0−128が作られる。トリガ0・デ
コーダ662の内容を第12表に示す。出力信号
TRG0−8,TRG0−16,TRG0−32,
TRG0−64,TRG0−128を5入力のNOR
回路412を介して、φ2=1で“T”となるラ
ツチ回路664で、ノア回路412の出力をラツ
チし、クロツク信号φ2とラツチ回路664の出
力を入力とする2入力ノア回路420の出力が
TRG0−Pとなる。
BF918、WP BF920、UN BF922、VN
BF924、WN BF926の信号が作られ、各ア
ームにゲート信号となる。第21図に示す15個の
不等パルスのパルス幅変調信号を発生することが
できる。また、9個の不等パルス、3個の不等パ
ルスも、基準レジスタ群570のPN REG720
のデータをCPU114より変更することによつ
て可能であり、インバータの周波数に応じて変更
するのがよい。 さらに、等パルスについては、モード0・レジ
スタ556のビツト4のM4を“0”にすること
によつて、基準レジスタ570のD1 REG706
のみを選択することで可能となる。 また、モード0・レジスタ556のビツト6の
M6を“0”にすると、第19図の位相検出器付
電動機(無整流子電動機)のパルス幅変調信号発
生となり、M6を“1”にすると第21図の誘導
電動機の不等パルスのパルス幅変調信号発生とな
る。 第24図はチヨツパ信号CHの発生を説明した
図である。チヨツパ信号CHはデユーテイ制御を
行う。基準レジスタ群570には第15図に示す
ように同基のデータを保持するCHP REG724
とオン時間のデータを保持するCHD REG726
がある。またタイマとしては瞬時レジスタ群57
2のCHT REG740により作られる。 ステージ信号CHP−P処理のとき、CHTREG
740は無条件にインクリメントされ、また
CHP REG724と比較され、CHP REG724
の保持データがCHT REG740の保持データ以
下の条件を満足するとき、第1比較出力ラツチ群
602のCHP FF774に“1”をラツチす
る。さらに、第2比較出力ラツチ群604の
CHP BF930はCHP FF774の出力をラツ
チし、CHP BF930の出力は“1”となる。 ステージ信号CHD−Pの処理のとき、CHT
REG740は無条件にノンインクリメントされ
る。また、CHP BF930の出力が“1”で
CHT REG740はリセツトされる。この処理で
は、CHD REG726の保持データがCHT REG
740の保持データ以下の条件を満足したとき、
第1比較出力ラツチ群602のCHD FF776
に“1”をラツチし、第2比較出力ラツチ群60
4のCHD BF932はCHD FF776の出力が
ラツチされ、CHD BF932の出力は“1”と
なる。 このCHD BF932の反転出力がチヨツパ信
号CHである。 第25図は、同期化された外部パルス信号PS
のパルス時間幅を測定する2つの処理、PG処
理、PGN処理をモード0レジスタ556のM2=
0のときの状態を説明した図である。 測定方法は、同期化された外部パルス信号PS
=1のときから測定が始まる。測定する時間幅は
瞬時レジスタ群572のPG REG738で決定さ
れる。 PG REG738はステージ信号PG−Pの処理
のとき、瞬時レジスタ群872のPGT REG73
8は無条件にインクリメントされる。しかし、同
期化された外部パルス信号PSのパルス時間幅が
長くなるとPGT REG738はオーバーフローす
ることになる(第25図のB点)。そこで、PGT
REG738のオーバーフロー回数を計数するス
テージ信号PGN−P処理がある。 また、PGT REG738の保持データは基準レ
ジスタ群570のP0 REG702の保持データ
(通常、総て0である。)と比較され、P0 REG7
02の保持データがPGT REG738の保持デー
タ以上の条件を満足するとき、第1比較出力ラツ
チ群602のPG FF780に“1”をラツチす
る。さらに、第2比較出力ラツチ群604のPG
BF936はPG FF780の出力をラツチし、PG
BF780の出力は“1”となり、PGT REG7
38がオーバーフローしたことが分る。また、オ
ーバーフローの回数を計数するステージ信号
PGN−Pの処理はオーバーフローを示すPG BF
が“1”という条件で、瞬時レジスタ群572の
PGNC REG740はインクリメントされる。 同期化された外部パルス信号PS=1により、
ステージ信号PG−Pの処理で、PGT REG73
8の保持データを出力レジスタ群574のPG
REG748に転送し(第25図C)、書込みPG
REG738はリセツトされる。また、ステージ
信号PGN−Pの処理で、PGNC REG740の保
持データを出力レジスタ群574のPGN REG7
50に転送し(第25図D)、書込み、PGNC
REG740はリセツトされる。 出力レジスタ群574のPG REG748と
PGN REG750のそれぞれの保持データで同期
化された外部パルス信号PSのパルス時間幅の測
定ができる。 第26図は、モード0レジスタ556のM=1
の状態におけるある時間幅内の同期化された外部
パルス信号PSを計数する方法や処理を説明した
図である。 時間幅を測定する瞬時レジスタ群572の
PULSWT REG736は、ステージ信号PULSW
−Pで無条件にインクリメントされ、また、第2
比較出力ラツチ群604のPLUSW BF928が
“1”のときリセツトされる。また、基準レジス
タ群570のPULSW REG722の保持データ
と瞬時レジスタ群572のPULSWT REG73
6の保持データと比較され、PULSW REG72
2の保持データがPULSWT REG736の保持
データ以下の条件を満足するとき、第1比較出力
ラツチ群602のPULSW FF722に“1”を
ラツチする。さらに、第2比較出力ラツチ群60
4のPULSW BF928はPULSW FF772の
出力をラツチし、PULSW BF928の出力は
“1”となり、ある時間幅を得ることができる。 PULSW BF928の立上りを示すPULSWD=
1により、ステージ信号PULS−Pの処理で同期
化された外部パルス信号PSを計数した瞬時レジ
スタ群572のPULSC REG738の保持デー
タを出力レジスタ群574のPULS REG748
に転送し(第26図E)、書込む。また、
PULSW BF928が“1”のとき、PULSC
REG738はリセツトされ、ある時間幅内の同
期化された外部パルス信号PSの計数が得られ
る。 第25図のPG−P,PGN−P処理、第26図
のPULS−P処理は共に電動機の回転数を示すも
ので、低速の時に精度がよいPG−P,PGN−P
処理、高速の時に精度がよいPULS−P処理は
CPU114より書込まれる第2表のモード0・
レジスタのM2によつて切換えられる。 第27図は、タイマとして動作し、ある時間毎
にCPU114に割込み要求するステージ信号
INTV−Pの処理を説明した図である。 時間幅を測定する瞬時レジスタ群572の
INTVT REG742は、ステージ信号INTV−P
の処理で無条件にインクリメントされ、また、第
2比較出力ラツチ群604のINTV BF934が
“1”のときリセツトされる。また、基準レジス
タ群570のINTV REG28の保持データと瞬
時レジスタ群572のINTVT−REG744と比
較され、INTV REG728の保持データが
INTVT REG744の保持データ以下の条件を満
足するとき、第1比較出力ラツチ群602の
INTV FF778に“1”をラツチする。さら
に、第2比較出力ラツチ群604のINTV BF9
34はINTV FF778の出力をラツチし、
INTV BF934の出力は“1”となる。 このINTV BF934の立上りを示すINTVD=
1でステータスレジスタ550のビツト5のS5に
1を書込むことにより、CPU114への割込み
要求信号となる。 第28図は、電流制限のためのステージへの割
込みを説明した図である。 ステージ信号CMT−Pの処理はある時間が経
過した後ではなく、電流専用A/D変換器546
のA/D変換終了信号ADE=1によつて発生す
る。 ステージ信号CMT−Pの処理は電流専用A/
D変換器546のA/D変換されたデイジタルデ
ータを保持しているDGTLO REG546と基準
レジスタ群570のCMT RES730の保持デー
タと比較され、CMT REG730の保持データ≦
DGTLO REG546の保持データという条件を
満足するとき、第1比較出力ラツチ群602の
CMT FF782に“1”をラツチする。さら
に、第2比較出力ラツチ群604のCMT BF9
37はCMT FF782の出力をラツチし、CMT
BF937の出力は“1”となる。 このCMT BF937の立上りを示すCMTD=
1でステータスレジスタ550のビツト3のS3に
1を書込むことにより、CPU114への割込み
要求信号となる。 また、CMTD=1で出力パルスのオフする。 第29図は出力コントローラ666を制御する
ためのトリガパルス信号TRG0−PとTRG1−
Pを発生する詳細な回路図である。 このトリガ・パルス信号TRG0−PとTRG1
−Pは、インバータの各アームのパワー素子の保
護のため使用される。出力コントローラ666は
パワー素子の最小オン時間、最小オフ時間の補
償、およびインバータのP側アームのパワー素子
とN側アームのパワー素子のオーバーラツプ防止
という保護機能を有する。 ステージ信号STAGE3−P,φ1=1でトリ
ガ0・カウンタ660は計数され、その出力であ
るR00,R01,R02,R03,R04とモード2・レジス
タ560のG0,G1,G2を入力とするトリガ0・
デコーダ662によつて、出力信号TGG0−
8,TRG0−16,TGR0−32,TRG0−6
4,TRG0−128が作られる。トリガ0・デ
コーダ662の内容を第12表に示す。出力信号
TRG0−8,TRG0−16,TRG0−32,
TRG0−64,TRG0−128を5入力のNOR
回路412を介して、φ2=1で“T”となるラ
ツチ回路664で、ノア回路412の出力をラツ
チし、クロツク信号φ2とラツチ回路664の出
力を入力とする2入力ノア回路420の出力が
TRG0−Pとなる。
【表】
【表】
TGR1−Pについても、第13表に示すように
トリガ1・デコーダ633によつて出力され、
TGR0−Pと同じ動作である。 また、TRG0−8、TRG1−8は8μs毎、
TRG0−16、TRG1−16は16μs毎、TRG
1−32、TRG1−32は32μs毎、TRG0−
64、TRG1−64は64μs毎、TRG0−12
8、TRG1−128は128μs毎に発生するパル
スであるが、きめ細かくパルスを発生させるには
ステージ信号にTRG0−P、TRG1−Pを設け
ることも可能である。この時間幅が補償や保護の
ための時間となる。 第30図は、出力コントローラ666の詳細な
回路図であり、第31図はそのタイミング図であ
る。 第2比較出力ラツチ群604のパルス幅変調信
号の2つUP BF916とUN BF922について
説明する。 トリガ0・パルス信号TRG0−P=1で
“Throgh”となるラツチ回路430の入力となる
のはUP BF916の出力信号である。そのラツ
チ回路430の出力信号UPS1が第31図に示す
ような波形が得られる。UP BF916の出力信
号のαのTRG0−Pのパルス幅より短いため、
USP1には、パルスとして現われていない。ここ
で、パワー素子の最小オン時間の補償を行うこと
ができる。 ラツチ回路430と同じ動作をするラツチ回路
432の入力となるのはUN BF922の出力信
号である。そのラツチ回路432の出力信号
UNS1も第31図に示すような波形が得られ
る。このUNS1もUPS1と同様にαに相当する
パルスは現われていない。ここで、パワー素子の
最小オン時間の補償を行うことができる。 さらに、トリガ1・パルス信号TRG1−P=
1で“T”となるラツチ回路442の入力となる
のはラツチ回路430の出力信号UPS1であり、
その出力信号はUPS2となる。UPS1とUPS2を
入力とするAND回路466の出力信号がU+であ
る。また、トリガ1・パルス信号TRG1−P=
1で“T”となるラツチ回路444の入力となる
のは、ラツチ回路432の出力信号UNS1であ
り、その出力信号UNS2となる。UNS1とUNS
2を入力とするAND回路468の出力信号がU-
である。インバータのP側アームのゲート信号と
なるU+とN側アームのゲート信号となるU-は第
31図に示すように時間τLagのノンオーバーラ
ツプがあり、U-のオフ信号が入つて、時間τLag
経過したときは、N側アームのパワー素子は完全
にオフとなつているため、U+にはオン信号が発
生しP側アームのパワー素子をオンする。 また、第2比較出力ラツチ群のVP BF918
とVN BP924との関係、WP BF920とWN
BF926との関係は、UP BF916とUN BFと
の関係と同じである。 さらにCHD BF932の出力と信号CHOPの関
係はUP BF918の出力とラツチ回路430の
出力信号UPS1との関係と同じで、最小オン時
間、最小オフ時間の補償ができる。 第30図のセレクター458,460,46
2,464は、モード0・レジスタ556のビツ
ト7のM7によつて制御される。M〓=0のとき
はU+,U-には、UP BF916とUN BF922
の出力が、W+,W-には、WP BF920とWN
BF926の出力が関係し、電動機は正転する。
しかし、M7=1のときはU+,U-には、WP BF
920とWN BF926の出力が、W+,W-に
は、UP BF916とUN BF922の出力が関係
し、電動機は逆転する。 このようにして、出力パルス信号のパルス幅変
調のゲート信号U+,U-,V+,V-,W+,W-とチ
ヨツパ信号CHOPは完全に補償や保護を行つた
後、ゲート・ドライバー130へ送られる。 次に基準レジスタ群570に基準データをセツ
トする方法について説明する。 例えば、第4図のパルス幅変調信号を発生させ
るためには、速度指令SPをA/D変換し、CPU
114内へ取込み、そのデータに基づいて、速度
指令SPからの周波数に対して、電動機152へ
の実効電圧と不等パルスの個数を計算処理あるい
はマツプ状に記憶されている情報より求める。周
波数に対してP0 REG702、P1 REG704に
デーチをセツトし、さらに、パルスの個数である
PN REG720と実効電圧を決定する変調波の
D1〜D7 REG706〜718にデータをセツト
する。これらのデータがセツトされると、第4図
のパルス幅変調信号が発生する。さらに、電動機
152への実効電圧を変える場合、CPUで計算
処理し、D1〜D7 REG706〜718のデータ
をセツトすることにより、パルス幅変調信号を発
生させる。 チヨツパ信号CHOPは、第24図に示すごと
く、電動機の状態に応じて、CPU114内で計
算処理もしくはマツプ状の情報に基づいて得られ
た周期とオン時間のデータをそれぞれCHP REG
724、CHD REG726へセツトすることによ
り、パワー素子の通電時間を制御する信号が発生
する。 第25図、第26図は回転数の計測である。第
25図は電動機の低速回転数の場合で、外部パル
ス信号の時間幅が計測され、出力レジスタ群の
PG REG748とPGN REG750へデータが保
持され、CPU114へ取込まれる。時間幅T T=(PGN REG750の保持データ)×2048μs +(PG REG748の保持データ)×8μs として計算され、回転数が計測できる。 第26図は、ある時間幅内の外部パルスの個数
を計数し、PULS REG748へデータが保持さ
れ、CPU114へ取込まれる。また、時間幅を
決定するのはPULSW REG722へデータをセ
ツトすることにより発生する。 CPU114のタイマー割込み要求は、プログ
ラム作成上、タイマーが必要な時に使用され、必
要な時間のデータをINTV REG728にセツト
することにより、割込み要求が発生する。 電流制限は、ステージへの割込みによつて行な
われ、制限値のデータをCMT REG730にセツ
トすることによつて行われる。また、ステージへ
の割込みはA/D変換終了後に発生する。 本発明によればステージ信号に対し不規則に入
力される外部パルス信号を同期化しているので正
確な検出ができる。 さらに上で説明した実施例ではステージの順序
を精度に応じて検出ステージを短くでき、しかも
同期化信号を各処理の中へ入れているので電動機
の高速回転でも正確な検出が可能である。 以上説明した実施例によればさらに基準レジス
タ群と瞬時レジスタ群と比較出力ラツチ群を備
え、ステージ・カウンタに基づいて上記レジスタ
群のそれぞれの所定レジスタを比較回路を入力す
ることにより、電動機の多くの制御機能を持つに
もかかわらず比較的回路は簡単となる効果があ
る。 また、基準レジスタ群などのレジスタをRAM
にすると、CPU114からのデータRAMとして
も使用できる。
トリガ1・デコーダ633によつて出力され、
TGR0−Pと同じ動作である。 また、TRG0−8、TRG1−8は8μs毎、
TRG0−16、TRG1−16は16μs毎、TRG
1−32、TRG1−32は32μs毎、TRG0−
64、TRG1−64は64μs毎、TRG0−12
8、TRG1−128は128μs毎に発生するパル
スであるが、きめ細かくパルスを発生させるには
ステージ信号にTRG0−P、TRG1−Pを設け
ることも可能である。この時間幅が補償や保護の
ための時間となる。 第30図は、出力コントローラ666の詳細な
回路図であり、第31図はそのタイミング図であ
る。 第2比較出力ラツチ群604のパルス幅変調信
号の2つUP BF916とUN BF922について
説明する。 トリガ0・パルス信号TRG0−P=1で
“Throgh”となるラツチ回路430の入力となる
のはUP BF916の出力信号である。そのラツ
チ回路430の出力信号UPS1が第31図に示す
ような波形が得られる。UP BF916の出力信
号のαのTRG0−Pのパルス幅より短いため、
USP1には、パルスとして現われていない。ここ
で、パワー素子の最小オン時間の補償を行うこと
ができる。 ラツチ回路430と同じ動作をするラツチ回路
432の入力となるのはUN BF922の出力信
号である。そのラツチ回路432の出力信号
UNS1も第31図に示すような波形が得られ
る。このUNS1もUPS1と同様にαに相当する
パルスは現われていない。ここで、パワー素子の
最小オン時間の補償を行うことができる。 さらに、トリガ1・パルス信号TRG1−P=
1で“T”となるラツチ回路442の入力となる
のはラツチ回路430の出力信号UPS1であり、
その出力信号はUPS2となる。UPS1とUPS2を
入力とするAND回路466の出力信号がU+であ
る。また、トリガ1・パルス信号TRG1−P=
1で“T”となるラツチ回路444の入力となる
のは、ラツチ回路432の出力信号UNS1であ
り、その出力信号UNS2となる。UNS1とUNS
2を入力とするAND回路468の出力信号がU-
である。インバータのP側アームのゲート信号と
なるU+とN側アームのゲート信号となるU-は第
31図に示すように時間τLagのノンオーバーラ
ツプがあり、U-のオフ信号が入つて、時間τLag
経過したときは、N側アームのパワー素子は完全
にオフとなつているため、U+にはオン信号が発
生しP側アームのパワー素子をオンする。 また、第2比較出力ラツチ群のVP BF918
とVN BP924との関係、WP BF920とWN
BF926との関係は、UP BF916とUN BFと
の関係と同じである。 さらにCHD BF932の出力と信号CHOPの関
係はUP BF918の出力とラツチ回路430の
出力信号UPS1との関係と同じで、最小オン時
間、最小オフ時間の補償ができる。 第30図のセレクター458,460,46
2,464は、モード0・レジスタ556のビツ
ト7のM7によつて制御される。M〓=0のとき
はU+,U-には、UP BF916とUN BF922
の出力が、W+,W-には、WP BF920とWN
BF926の出力が関係し、電動機は正転する。
しかし、M7=1のときはU+,U-には、WP BF
920とWN BF926の出力が、W+,W-に
は、UP BF916とUN BF922の出力が関係
し、電動機は逆転する。 このようにして、出力パルス信号のパルス幅変
調のゲート信号U+,U-,V+,V-,W+,W-とチ
ヨツパ信号CHOPは完全に補償や保護を行つた
後、ゲート・ドライバー130へ送られる。 次に基準レジスタ群570に基準データをセツ
トする方法について説明する。 例えば、第4図のパルス幅変調信号を発生させ
るためには、速度指令SPをA/D変換し、CPU
114内へ取込み、そのデータに基づいて、速度
指令SPからの周波数に対して、電動機152へ
の実効電圧と不等パルスの個数を計算処理あるい
はマツプ状に記憶されている情報より求める。周
波数に対してP0 REG702、P1 REG704に
デーチをセツトし、さらに、パルスの個数である
PN REG720と実効電圧を決定する変調波の
D1〜D7 REG706〜718にデータをセツト
する。これらのデータがセツトされると、第4図
のパルス幅変調信号が発生する。さらに、電動機
152への実効電圧を変える場合、CPUで計算
処理し、D1〜D7 REG706〜718のデータ
をセツトすることにより、パルス幅変調信号を発
生させる。 チヨツパ信号CHOPは、第24図に示すごと
く、電動機の状態に応じて、CPU114内で計
算処理もしくはマツプ状の情報に基づいて得られ
た周期とオン時間のデータをそれぞれCHP REG
724、CHD REG726へセツトすることによ
り、パワー素子の通電時間を制御する信号が発生
する。 第25図、第26図は回転数の計測である。第
25図は電動機の低速回転数の場合で、外部パル
ス信号の時間幅が計測され、出力レジスタ群の
PG REG748とPGN REG750へデータが保
持され、CPU114へ取込まれる。時間幅T T=(PGN REG750の保持データ)×2048μs +(PG REG748の保持データ)×8μs として計算され、回転数が計測できる。 第26図は、ある時間幅内の外部パルスの個数
を計数し、PULS REG748へデータが保持さ
れ、CPU114へ取込まれる。また、時間幅を
決定するのはPULSW REG722へデータをセ
ツトすることにより発生する。 CPU114のタイマー割込み要求は、プログ
ラム作成上、タイマーが必要な時に使用され、必
要な時間のデータをINTV REG728にセツト
することにより、割込み要求が発生する。 電流制限は、ステージへの割込みによつて行な
われ、制限値のデータをCMT REG730にセツ
トすることによつて行われる。また、ステージへ
の割込みはA/D変換終了後に発生する。 本発明によればステージ信号に対し不規則に入
力される外部パルス信号を同期化しているので正
確な検出ができる。 さらに上で説明した実施例ではステージの順序
を精度に応じて検出ステージを短くでき、しかも
同期化信号を各処理の中へ入れているので電動機
の高速回転でも正確な検出が可能である。 以上説明した実施例によればさらに基準レジス
タ群と瞬時レジスタ群と比較出力ラツチ群を備
え、ステージ・カウンタに基づいて上記レジスタ
群のそれぞれの所定レジスタを比較回路を入力す
ることにより、電動機の多くの制御機能を持つに
もかかわらず比較的回路は簡単となる効果があ
る。 また、基準レジスタ群などのレジスタをRAM
にすると、CPU114からのデータRAMとして
も使用できる。
第1図は本発明の1実施例である位相検出器付
電動機(無整流子電動機)の制御装置の回路構成
図、第2図は第1図の各相のパルス幅変調波を説
明する図、第3図は位相検出器なし電動機(誘導
電動機)の制御装置の回路構成図、第4図は第3
図の各相のパルス幅変調波を説明する図、第5図
は入出力回路の詳細回路図、第6図は入出力回路
のタイミング図、第7図はノンオーバーラツプ回
路図、第8図はデータ・バスのブロツク構成図、
第9図はアドレス・バスのブロツク構成図、第1
0図はステータス・レジスタとマスク・レジスタ
の説明図、第11図はステージ信号発生回路図、
第12図は入出力回路のミステム・フロー図、第
13図は外部パルスの同期化回路図、第14図は
第13図のタイミング図、第15図は、基準レジ
スタ群の詳細レジスタ構成図、第16図は瞬時レ
ジスタ群の詳細レジスタ構成図、第17図は出力
レジスタ群の詳細レジスタ構成図、第18図は第
1および第2比較出力ラツチ群のラツチ構成図、
第19図は第2図のパルス幅変調信号の発生処理
タイミング図、第20図は第19図における第1
比較出力ラツチ群の選択回路図、第21図は第4
図の不等パルス幅変調信号の発生処理タイミング
図、第22図は位相発生回路図、第23図はパル
ス幅変調制御回路図、第24図はチヨツパ信号の
発生処理タイミング図、第25図は外部パルス信
号のパルス時間幅測定処理タイミング図、第26
図はある時間幅内のパルスの計数処理タイミング
図、第27図はタイマーの割込みの発生処理タイ
ミング図、第28図は電流制限の処理タイミング
図、第29図は出力コントローラの信号発生回路
図、第30図は出力コントローラの詳細回路図、
第31図は第30図のタイミング図である。 100……位相検出器付電動機(無整流子電動
機)、102……位相検出器なし電動機(誘導電
動機)、104……温度センサ、114……
CPU、116……RAM、118……ROM、12
0……入出力回路、122……マルチ・プレクサ
ー、123……インターフエイス回路、124,
127……アナログ・デイジタル変換回路、12
5……デイスクリート入出力回路、126……パ
ルス出力回路、128……パルス入力回路、13
0……ゲート・ドライバー、131〜134……
増幅器、135……平滑コンデンサ、136……
シヤント抵抗、137,138……分圧抵抗、1
50……位相検出器、152……パルス・ジエネ
レータ、160……インバータ、162……デー
タ・バス、164……アドレス・バス、166…
…コントロールバス、175……整流回路、17
6〜179……ダイオード、181……抵抗、1
85……電源、186〜191……サイリスタ、
192〜197……ダイオード、198……サイ
リスタ、302……位相デコーダ、304……位
相ラツチ回路、306……位相発生回路、308
……パルス幅変調デコーダ、310……比較結果
選択ラツチ、312……基準レジスタ選択ラツ
チ、314……PN、ステージ・カウンタ、41
2,414……NOR回路、420,422……
NOR回路、430,432,434,436,
438,440,442,444,446,44
8,450,452,454……ラツチ、456
……NOTゲート、458,460,462,4
64……AND−ORゲート、466,468,4
70,472,474,476……AND回路、
500……インクリメンタ/デクリメンタ・コン
トロールバス、540,542……アナログ・デ
イジタル変換回路、544……マルチ・プレクサ
ー、546,548……デイジタル・レジスタ、
550……ステータス・レジスタ、552……マ
スク・レジスタ、554……割込みコントロー
ラ、556……モード0・レジスタ、558……
モード1・レジスタ、560……モード2・レジ
スタ、570……基準レジスタ群、572……瞬
時レジスタ群、574……出力レジスタ群、57
6……ラツチ回路、578……インクリメンタ/
デクリメンタ、580……比較回路、581……
比較結果コントローラ、590……インクリメン
タ/デクリメンタ・コントローラ、591……コ
ントローラ発生回路、602……第1比較出力ラ
ツチ群、604……第2比較出力ラツチ群、66
0,661……トリガ・カウンタ、662,66
3……トリガ・デコーダ、664,665……ラ
ツチ、666……出力コントローラ、670……
ステージ・カウンタ、672……ステージ・デコ
ーダ、674……ステージ・ラツチ回路、680
……同期化回路、701……ノンオーバーラツプ
回路、702,704,706,708,71
0,712,714,716,718,720,
722,724,726,728,730,73
2,734,736,738,740,742,
744,748,750,752……レジスタ、
754,756,758,760,762,76
4,766,768,770,772,774,
776,778,780,782……ラツチ、8
02……データ・ラツチ、804……トライステ
ート・バツフア、806……ライト・バス、80
8……リードバス、810……割込み要因信号、
902……アドレス・ラツチ回路、904……ア
ドレス・セレクター、906……アドレス・デコ
ーダ、910,912,914,916,91
8,920,922,924,926,928,
930,932,934,936,938……ラ
ツチ、1102,1104……ラツチ回路、13
02,1304,1306,1308,131
0,1312……ラツチ、1314,1316,
1318……EXCLUSIVE OR回路、1320…
…NOR回路、1322……NOT回路。
電動機(無整流子電動機)の制御装置の回路構成
図、第2図は第1図の各相のパルス幅変調波を説
明する図、第3図は位相検出器なし電動機(誘導
電動機)の制御装置の回路構成図、第4図は第3
図の各相のパルス幅変調波を説明する図、第5図
は入出力回路の詳細回路図、第6図は入出力回路
のタイミング図、第7図はノンオーバーラツプ回
路図、第8図はデータ・バスのブロツク構成図、
第9図はアドレス・バスのブロツク構成図、第1
0図はステータス・レジスタとマスク・レジスタ
の説明図、第11図はステージ信号発生回路図、
第12図は入出力回路のミステム・フロー図、第
13図は外部パルスの同期化回路図、第14図は
第13図のタイミング図、第15図は、基準レジ
スタ群の詳細レジスタ構成図、第16図は瞬時レ
ジスタ群の詳細レジスタ構成図、第17図は出力
レジスタ群の詳細レジスタ構成図、第18図は第
1および第2比較出力ラツチ群のラツチ構成図、
第19図は第2図のパルス幅変調信号の発生処理
タイミング図、第20図は第19図における第1
比較出力ラツチ群の選択回路図、第21図は第4
図の不等パルス幅変調信号の発生処理タイミング
図、第22図は位相発生回路図、第23図はパル
ス幅変調制御回路図、第24図はチヨツパ信号の
発生処理タイミング図、第25図は外部パルス信
号のパルス時間幅測定処理タイミング図、第26
図はある時間幅内のパルスの計数処理タイミング
図、第27図はタイマーの割込みの発生処理タイ
ミング図、第28図は電流制限の処理タイミング
図、第29図は出力コントローラの信号発生回路
図、第30図は出力コントローラの詳細回路図、
第31図は第30図のタイミング図である。 100……位相検出器付電動機(無整流子電動
機)、102……位相検出器なし電動機(誘導電
動機)、104……温度センサ、114……
CPU、116……RAM、118……ROM、12
0……入出力回路、122……マルチ・プレクサ
ー、123……インターフエイス回路、124,
127……アナログ・デイジタル変換回路、12
5……デイスクリート入出力回路、126……パ
ルス出力回路、128……パルス入力回路、13
0……ゲート・ドライバー、131〜134……
増幅器、135……平滑コンデンサ、136……
シヤント抵抗、137,138……分圧抵抗、1
50……位相検出器、152……パルス・ジエネ
レータ、160……インバータ、162……デー
タ・バス、164……アドレス・バス、166…
…コントロールバス、175……整流回路、17
6〜179……ダイオード、181……抵抗、1
85……電源、186〜191……サイリスタ、
192〜197……ダイオード、198……サイ
リスタ、302……位相デコーダ、304……位
相ラツチ回路、306……位相発生回路、308
……パルス幅変調デコーダ、310……比較結果
選択ラツチ、312……基準レジスタ選択ラツ
チ、314……PN、ステージ・カウンタ、41
2,414……NOR回路、420,422……
NOR回路、430,432,434,436,
438,440,442,444,446,44
8,450,452,454……ラツチ、456
……NOTゲート、458,460,462,4
64……AND−ORゲート、466,468,4
70,472,474,476……AND回路、
500……インクリメンタ/デクリメンタ・コン
トロールバス、540,542……アナログ・デ
イジタル変換回路、544……マルチ・プレクサ
ー、546,548……デイジタル・レジスタ、
550……ステータス・レジスタ、552……マ
スク・レジスタ、554……割込みコントロー
ラ、556……モード0・レジスタ、558……
モード1・レジスタ、560……モード2・レジ
スタ、570……基準レジスタ群、572……瞬
時レジスタ群、574……出力レジスタ群、57
6……ラツチ回路、578……インクリメンタ/
デクリメンタ、580……比較回路、581……
比較結果コントローラ、590……インクリメン
タ/デクリメンタ・コントローラ、591……コ
ントローラ発生回路、602……第1比較出力ラ
ツチ群、604……第2比較出力ラツチ群、66
0,661……トリガ・カウンタ、662,66
3……トリガ・デコーダ、664,665……ラ
ツチ、666……出力コントローラ、670……
ステージ・カウンタ、672……ステージ・デコ
ーダ、674……ステージ・ラツチ回路、680
……同期化回路、701……ノンオーバーラツプ
回路、702,704,706,708,71
0,712,714,716,718,720,
722,724,726,728,730,73
2,734,736,738,740,742,
744,748,750,752……レジスタ、
754,756,758,760,762,76
4,766,768,770,772,774,
776,778,780,782……ラツチ、8
02……データ・ラツチ、804……トライステ
ート・バツフア、806……ライト・バス、80
8……リードバス、810……割込み要因信号、
902……アドレス・ラツチ回路、904……ア
ドレス・セレクター、906……アドレス・デコ
ーダ、910,912,914,916,91
8,920,922,924,926,928,
930,932,934,936,938……ラ
ツチ、1102,1104……ラツチ回路、13
02,1304,1306,1308,131
0,1312……ラツチ、1314,1316,
1318……EXCLUSIVE OR回路、1320…
…NOR回路、1322……NOT回路。
Claims (1)
- 【特許請求の範囲】 1 電動機の状態を検出する複数個の検出信号を
入力信号とし、上記電動機の複数のデイジタル制
御量を演算するデイジタル演算回路と、該デイジ
タル演算回路の出力を所定のパルス出力に変換す
るパルス出力回路と、該パルス出力回路の出力に
基づいて、上記複数の制御量を制御する制御手段
を備えたものにおいて、上記パルス出力回路は上
記複数のデイジタル制御量を保持する保持手段
と、上記複数のデイジタル制御量を実際の検出信
号と比較する比較手段と、該比較手段の出力を上
記デイジタル制御量に対応させて保持する複数の
比較保持回路と、上記比較手段が比較動作を行な
うために上記デイジタル制御量に対応したステー
ジ信号を発生するステージ信号発生回路と、該ス
テージ信号に応じて上記デイジタル制御量の一つ
を選択し、この選択されたデイジタル制御量に対
応して上記比較保持回路を選択する手段を備え、
この選択された比較保持回路の出力に基づいて上
記パルス出力を発生するようにしたことを特徴と
する電動機の制御装置。 2 電動機の状態を検出する複数個の検出信号を
入力信号とし、上記電動機の複数のデイジタル制
御量を演算するデイジタル演算回路と、該デイジ
タル演算回路の出力を所定のパルス出力に変換す
るパルス出力回路と、該パルス出力回路の出力に
基づいて上記複数のデイジタル制御量を制御する
制御手段を備えたものにおいて、上記デイジタル
演算回路の出力を保持するための基準レジスタ
と、電動機の瞬時の状態を検出し、この検出信号
を保持する瞬時レジスタと、上記両レジスタの中
から選択された各レジスタの保持データを比較す
る比較回路と、該比較回路の比較結果を保持する
保持回路を備え、電動機の瞬時の状態を示す信号
を前記各レジスタに保持し、この保持されたデー
タを比較する上記比較回路の出力によつて各瞬時
における電動機の動作に必要なパルス信号をパル
ス出力回路に発生せしめるようにしたことを特徴
とする電動機の制御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3257179A JPS55125086A (en) | 1979-03-20 | 1979-03-20 | Motor controlling device |
US06/131,483 US4346434A (en) | 1979-03-20 | 1980-03-18 | Apparatus for controlling an electric motor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3257179A JPS55125086A (en) | 1979-03-20 | 1979-03-20 | Motor controlling device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55125086A JPS55125086A (en) | 1980-09-26 |
JPS6156716B2 true JPS6156716B2 (ja) | 1986-12-03 |
Family
ID=12362582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3257179A Granted JPS55125086A (en) | 1979-03-20 | 1979-03-20 | Motor controlling device |
Country Status (2)
Country | Link |
---|---|
US (1) | US4346434A (ja) |
JP (1) | JPS55125086A (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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