JPS6149443A - チツプ介在体の製造方法 - Google Patents
チツプ介在体の製造方法Info
- Publication number
- JPS6149443A JPS6149443A JP60153406A JP15340685A JPS6149443A JP S6149443 A JPS6149443 A JP S6149443A JP 60153406 A JP60153406 A JP 60153406A JP 15340685 A JP15340685 A JP 15340685A JP S6149443 A JPS6149443 A JP S6149443A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- support
- manufacturing
- interposer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 238000004519 manufacturing process Methods 0.000 claims description 22
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 21
- 239000011651 chromium Substances 0.000 claims description 20
- 229910052804 chromium Inorganic materials 0.000 claims description 19
- 239000000919 ceramic Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 239000010409 thin film Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000000873 masking effect Effects 0.000 claims description 7
- 229910017813 Cu—Cr Inorganic materials 0.000 claims description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052801 chlorine Inorganic materials 0.000 claims description 2
- 239000000460 chlorine Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 claims 1
- 230000001070 adhesive effect Effects 0.000 claims 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 239000002241 glass-ceramic Substances 0.000 description 5
- 238000004080 punching Methods 0.000 description 5
- 238000003486 chemical etching Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000012216 screening Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004242 micellar liquid chromatography Methods 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- GXDVEXJTVGRLNW-UHFFFAOYSA-N [Cr].[Cu] Chemical compound [Cr].[Cu] GXDVEXJTVGRLNW-UHFFFAOYSA-N 0.000 description 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- BGTFCAQCKWKTRL-YDEUACAXSA-N chembl1095986 Chemical compound C1[C@@H](N)[C@@H](O)[C@H](C)O[C@H]1O[C@@H]([C@H]1C(N[C@H](C2=CC(O)=CC(O[C@@H]3[C@H]([C@@H](O)[C@H](O)[C@@H](CO)O3)O)=C2C=2C(O)=CC=C(C=2)[C@@H](NC(=O)[C@@H]2NC(=O)[C@@H]3C=4C=C(C(=C(O)C=4)C)OC=4C(O)=CC=C(C=4)[C@@H](N)C(=O)N[C@@H](C(=O)N3)[C@H](O)C=3C=CC(O4)=CC=3)C(=O)N1)C(O)=O)=O)C(C=C1)=CC=C1OC1=C(O[C@@H]3[C@H]([C@H](O)[C@@H](O)[C@H](CO[C@@H]5[C@H]([C@@H](O)[C@H](O)[C@@H](C)O5)O)O3)O[C@@H]3[C@H]([C@@H](O)[C@H](O)[C@@H](CO)O3)O[C@@H]3[C@H]([C@H](O)[C@@H](CO)O3)O)C4=CC2=C1 BGTFCAQCKWKTRL-YDEUACAXSA-N 0.000 description 1
- 150000001844 chromium Chemical class 0.000 description 1
- ZTXONRUJVYXVTJ-UHFFFAOYSA-N chromium copper Chemical compound [Cr][Cu][Cr] ZTXONRUJVYXVTJ-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- GFJAIOZCBVAEBT-UHFFFAOYSA-N gold molybdenum nickel Chemical compound [Mo][Ni][Au] GFJAIOZCBVAEBT-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910001120 nichrome Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000012286 potassium permanganate Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- IGELFKKMDLGCJO-UHFFFAOYSA-N xenon difluoride Chemical compound F[Xe]F IGELFKKMDLGCJO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
- Y10T29/49149—Assembling terminal to base by metal fusion bonding
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
- Y10T29/49167—Manufacturing circuit on or in base by forming conductive walled aperture in base with deforming of conductive path
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
次の順序で本発明を説明する。
Ａ、産業上の利用分野
Ｂ、開示の概要
Ｃ０従来技術
り０発明が解決しようとする問題点
Ｅ０問題点を解決するための手段
Ｆ、実施例
Ｇ１発明の効果
Ａ、産業上の利用分野
この発明は、集積回路チップのための介在体（ｉｎｔｅ
ｒｐｏｓｅｒ）に関し、特に、チップ介在体の製造方法
に関するものである。このチップ介在体の製造は、多く
のチップ位置を特徴化し、後で各々が１個乃至複数個の
チップを担持し得る複数のチップ介在体に分断されるべ
き基板を用いて開始される。
ｒｐｏｓｅｒ）に関し、特に、チップ介在体の製造方法
に関するものである。このチップ介在体の製造は、多く
のチップ位置を特徴化し、後で各々が１個乃至複数個の
チップを担持し得る複数のチップ介在体に分断されるべ
き基板を用いて開始される。
Ｂ、開示の概要
この発明により開示されるのは、セラミック・シートな
どの絶縁支持体２５上に形成されたＴＦＲ（薄膜再配置
体）状の構造１１を備えた多重チップ介在体の製造方法
である。好適な一実施例によれば、先ずクロム層が支持
体の裏面上に付着されて、あとのエツチング工程のため
のマスク物質として働き、そのあと標準的なフォトリソ
グラフィック工程を用いてパターンが画成される。セラ
ミック・シートは、貫通孔を形成すべき領域で露出され
る。次に、乾式プラズマ・エツチングまたはレーザーを
援用した化学的エツチング技術を用いて貫通孔がエツチ
ングされる。このときＴＦＲ構造の下位金属レベルがエ
ッチ・ストップとして使用される。次に、銅などの導電
物質が支持体の底面にスパッタされる。これにより、銅
が貫通孔の内壁を被覆し、支持体の上面と底面との間で
電気的接続がはかられる。
どの絶縁支持体２５上に形成されたＴＦＲ（薄膜再配置
体）状の構造１１を備えた多重チップ介在体の製造方法
である。好適な一実施例によれば、先ずクロム層が支持
体の裏面上に付着されて、あとのエツチング工程のため
のマスク物質として働き、そのあと標準的なフォトリソ
グラフィック工程を用いてパターンが画成される。セラ
ミック・シートは、貫通孔を形成すべき領域で露出され
る。次に、乾式プラズマ・エツチングまたはレーザーを
援用した化学的エツチング技術を用いて貫通孔がエツチ
ングされる。このときＴＦＲ構造の下位金属レベルがエ
ッチ・ストップとして使用される。次に、銅などの導電
物質が支持体の底面にスパッタされる。これにより、銅
が貫通孔の内壁を被覆し、支持体の上面と底面との間で
電気的接続がはかられる。
余剰のクロム及び銅は、例えば標準的な湿式または乾式
エツチング技術を用いて除去され、貫通孔の周囲のはと
め孔形の接点パッドのみが残される。次に多重チップ介
在体は機能性と完全性につき試験される。次に多重チッ
プ介在体は複数の単一チップ介在体に切断され、それら
のうちの良品はあとの処理のために選別される。
エツチング技術を用いて除去され、貫通孔の周囲のはと
め孔形の接点パッドのみが残される。次に多重チップ介
在体は機能性と完全性につき試験される。次に多重チッ
プ介在体は複数の単一チップ介在体に切断され、それら
のうちの良品はあとの処理のために選別される。
図面節１１Ａ、１１Ｂ及び１２図から見てとれるように
、接点パッド３１を設けられてなる２個の単一チップ介
在体２４Ａ、２４Ｂは、金属を充填された貫通孔があら
れれる箇所で、金属端子パッドを設けられてなる多層セ
ラミック（Ｍ、ＬＣ）基板１２上にろう付けまたははん
だ付けされる。
、接点パッド３１を設けられてなる２個の単一チップ介
在体２４Ａ、２４Ｂは、金属を充填された貫通孔があら
れれる箇所で、金属端子パッドを設けられてなる多層セ
ラミック（Ｍ、ＬＣ）基板１２上にろう付けまたははん
だ付けされる。
ＶＬＳＩ半導体チップ１４は標準的なはんだ接合２３を
介して接着される。
介して接着される。
Ｃ０従来技術
集積回路チップは小さいはんだボール・ジヨイント（Ｃ
−４ジヨイントとして知られる）を介して多層セラミッ
ク基板（ＭＬＣ）上に取り付けられ、さらに、はんだボ
ール・ジヨイントは基板上のパッドにチップを接着する
ために使用されることがよく知られている。
−４ジヨイントとして知られる）を介して多層セラミッ
ク基板（ＭＬＣ）上に取り付けられ、さらに、はんだボ
ール・ジヨイントは基板上のパッドにチップを接着する
ために使用されることがよく知られている。
現在の技術では、ＭＬＣ基板が幾つかの電気的な機能を
達成する。すなわち、その基板は電圧面や信号ラインや
アース面や″再配置面を与える。再配置面とは、モジュ
ール上部における一組の平面であり、ＭＬＣモジュール
の内部の幅の広い貫通グリッドを、チップ接続用のより
緊密なグリッドに対して移動させるものである。この再
配置面は、きわめて密度の高い貫通グリッドとワイヤを
含むために製造が困難である。再配置面はまた、望まし
くない信号ノイズの発生源にもなる。
達成する。すなわち、その基板は電圧面や信号ラインや
アース面や″再配置面を与える。再配置面とは、モジュ
ール上部における一組の平面であり、ＭＬＣモジュール
の内部の幅の広い貫通グリッドを、チップ接続用のより
緊密なグリッドに対して移動させるものである。この再
配置面は、きわめて密度の高い貫通グリッドとワイヤを
含むために製造が困難である。再配置面はまた、望まし
くない信号ノイズの発生源にもなる。
さて、将来においてはチップとＭＬＣの間で必要となる
結線が増大するのみならず、現在のチップよりも一層密
度の高いグリッド上で接続をはかることが必要になると
考えられる。この要請により、ＭＬＣを経済−的に製造
することが困難になっているのであり、また、一層複雑
な再配置面が必要となるため、電気ノイズが増大し歩ど
まりの問題が生じてくる。
結線が増大するのみならず、現在のチップよりも一層密
度の高いグリッド上で接続をはかることが必要になると
考えられる。この要請により、ＭＬＣを経済−的に製造
することが困難になっているのであり、また、一層複雑
な再配置面が必要となるため、電気ノイズが増大し歩ど
まりの問題が生じてくる。
これらの問題は、ＴＦＲ（薄膜再配置体）としても知ら
れる微細ライン・ワイヤを用いてＭＬＣの上部に再配置
体を配置することにより解決することができた。この微
細ライン・ワイヤはアース面とワイヤ面とから成る。そ
して、チップとの接続は、Ｍ、ＬＣ基板の上面の貫通孔
に接続する端子パッドを援用することにより、ＴＦＲの
上面で行なわれる。ＴＦＲは特徴パターンを形成するた
めのフォトリソグラフィに依存する。このＴＦＲ構造に
ついては例えば米国特許第３７２６００２号及び第３９
６８１９３号を参照されたい。
れる微細ライン・ワイヤを用いてＭＬＣの上部に再配置
体を配置することにより解決することができた。この微
細ライン・ワイヤはアース面とワイヤ面とから成る。そ
して、チップとの接続は、Ｍ、ＬＣ基板の上面の貫通孔
に接続する端子パッドを援用することにより、ＴＦＲの
上面で行なわれる。ＴＦＲは特徴パターンを形成するた
めのフォトリソグラフィに依存する。このＴＦＲ構造に
ついては例えば米国特許第３７２６００２号及び第３９
６８１９３号を参照されたい。
ＴＦＲを組み込むことになるＭＬＣ基板は複数の平面に
多重レベル金属化層を備えている。さらに、金属を充填
した複数の貫通孔によ。す、基板を形成するＭＬＣ層を
貫通する垂直導電パスが形成される。
多重レベル金属化層を備えている。さらに、金属を充填
した複数の貫通孔によ。す、基板を形成するＭＬＣ層を
貫通する垂直導電パスが形成される。
ＴＦＲ構造は基本的には複数の絶縁層（例えばポリイミ
ドまたはガラス）によって分離された異なるレベルに配
置された金属層を備えている。これらの異なるレベルの
金属層の間の垂直結線は貫通孔を介して行なわれる。一
つの例においては、第ルベルの金属はクロム−銅−クロ
ム（Ｃｒ−Ｃｕ−Ｃｒ）であり、第２レベルの金属は銅
−クロム（Ｃｕ−Ｃｒ）である。尚、チップはんだボ！
−ルの接続を可能ならしめるため金属の領
域をさらに形成してもよい。
ドまたはガラス）によって分離された異なるレベルに配
置された金属層を備えている。これらの異なるレベルの
金属層の間の垂直結線は貫通孔を介して行なわれる。一
つの例においては、第ルベルの金属はクロム−銅−クロ
ム（Ｃｒ−Ｃｕ−Ｃｒ）であり、第２レベルの金属は銅
−クロム（Ｃｕ−Ｃｒ）である。尚、チップはんだボ！
−ルの接続を可能ならしめるため金属の領
域をさらに形成してもよい。
ＴＦＲを有する将来の基板は幾つかのチップを支持する
必要があろう。そして、この基板のサイズは約６．５Ｘ
６．５ａ＃から約２０Ｘ２０ａ＃の範囲にあり、典型的
には約１０Ｘ１０ａ＃であろう。
必要があろう。そして、この基板のサイズは約６．５Ｘ
６．５ａ＃から約２０Ｘ２０ａ＃の範囲にあり、典型的
には約１０Ｘ１０ａ＃であろう。
この場合はＴＦＲ用にワイヤが必要であるため冗長なラ
インのために十分なスペースを充てることが許されない
。言いかえると、基板を正常に動作させようとするなら
ば、ＴＦＲ上のすべてのラインが電気的に完全でなけれ
ばならない。もし基板とＴＦＲの組み合わせが完全無欠
でないならば、その（高価な）基板は廃棄されるか、ま
たはＴＦＲを剥ぎ取って基板全体に亘って再び複雑な処
理を繰り返すか、またはそれと同等に費用のかかる処理
に従事する必要があり、何れにしても費用がかかる。つ
まり、１０Ｘ１０ａｌｔに亘って微細なラインからなる
欠陥のない平面を高歩どまりで経済的に製造することは
、現在予見される技術水準を超えるものである。
インのために十分なスペースを充てることが許されない
。言いかえると、基板を正常に動作させようとするなら
ば、ＴＦＲ上のすべてのラインが電気的に完全でなけれ
ばならない。もし基板とＴＦＲの組み合わせが完全無欠
でないならば、その（高価な）基板は廃棄されるか、ま
たはＴＦＲを剥ぎ取って基板全体に亘って再び複雑な処
理を繰り返すか、またはそれと同等に費用のかかる処理
に従事する必要があり、何れにしても費用がかかる。つ
まり、１０Ｘ１０ａｌｔに亘って微細なラインからなる
欠陥のない平面を高歩どまりで経済的に製造することは
、現在予見される技術水準を超えるものである。
この歩どまりの問題を処理するべく、ＭＬＣ基板から分
離した。簡易で安価なセラミック片上にＴＦＲを形成す
るための周知の手段がある。ごのセラミックは、パンチ
、スクリーニング及び積層化という周知の技術を用いて
形成され、前面から背面へ至る貫通接続部のみを含んで
いる。
離した。簡易で安価なセラミック片上にＴＦＲを形成す
るための周知の手段がある。ごのセラミックは、パンチ
、スクリーニング及び積層化という周知の技術を用いて
形成され、前面から背面へ至る貫通接続部のみを含んで
いる。
この技術によれば、ＴＦＲの良好な部片を選別して不良
の部片を棄却することが可能となる。そしてこの良好な
部分が次にＭＬＣ基板に接着される。
の部片を棄却することが可能となる。そしてこの良好な
部分が次にＭＬＣ基板に接着される。
ＴＦＲの部片を経済的に製造するために（すなわち、バ
ッチ製造の利益を受けるために）、ＴＦＲの部片は大き
いセラミック片上に製造する必要がある。このバッチ製
造の限界は、前面から背面への貫通孔の正確な位置決め
について不確定であることにある。この不確定さは基板
間、及び１つの基板内での焼結収縮に偏差から生じてく
るものである。前に述べたように、ＴＦＲはフォトリソ
グラフィを用いて形成されるが、このフォトリソグラフ
ィは、その微細ライン・ワイヤの形成能力を達成するた
めに、整合すべきすべての表面の特徴の正確な位置決め
に依存する。
ッチ製造の利益を受けるために）、ＴＦＲの部片は大き
いセラミック片上に製造する必要がある。このバッチ製
造の限界は、前面から背面への貫通孔の正確な位置決め
について不確定であることにある。この不確定さは基板
間、及び１つの基板内での焼結収縮に偏差から生じてく
るものである。前に述べたように、ＴＦＲはフォトリソ
グラフィを用いて形成されるが、このフォトリソグラフ
ィは、その微細ライン・ワイヤの形成能力を達成するた
めに、整合すべきすべての表面の特徴の正確な位置決め
に依存する。
ＩＢＭテクニカル・ディスクロージャ・プレティン（Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ） Ｖｏｌ、１８、Ｎｏ、５、ｐｐ、１４４０及
び１４４１に掲載のＭ、Ｔ、マクマホン（ＭｃＭａｈｏ
ｎ）著の１１モジユ一ル用半導体デバイス担持体（Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｃａｒｒｉｅ
ｒ ｆｏｒｍｏｄｕｌｅｓ）”と題する文献は従来技術
の好適な一例であり、これによればＭＬＣ基板の本体と
ほぼ同様な技術により製造された介在体（ｉｎｔｅｒｐ
ｏｓｅｒ）が提示される。この介在体は、未焼結のシー
トを鋳造し、パンチし、ラインをスクリーニングし焼結
することにより形成される。しかしここで述べられてい
る介在体にはアース平面が含まれておらず、従ってＴＦ
Ｒ状の構造を完成することはできない。
ｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ） Ｖｏｌ、１８、Ｎｏ、５、ｐｐ、１４４０及
び１４４１に掲載のＭ、Ｔ、マクマホン（ＭｃＭａｈｏ
ｎ）著の１１モジユ一ル用半導体デバイス担持体（Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｃａｒｒｉｅ
ｒ ｆｏｒｍｏｄｕｌｅｓ）”と題する文献は従来技術
の好適な一例であり、これによればＭＬＣ基板の本体と
ほぼ同様な技術により製造された介在体（ｉｎｔｅｒｐ
ｏｓｅｒ）が提示される。この介在体は、未焼結のシー
トを鋳造し、パンチし、ラインをスクリーニングし焼結
することにより形成される。しかしここで述べられてい
る介在体にはアース平面が含まれておらず、従ってＴＦ
Ｒ状の構造を完成することはできない。
上述の文献では、いわゆるスクリーンされた貫通孔であ
る結線を形成するために従来のパンチング及びスクリー
ニング技術が使用される。
る結線を形成するために従来のパンチング及びスクリー
ニング技術が使用される。
しかし、パンチング及びスクリーニングは費用がかかる
工程として知られており、バッチ処理には直接適用する
ことができない。さらに、試験の点においても単一チッ
プ介在体に特有の欠点がある。すなわち、フォトリソグ
ラフィによって形成された多重チップ介在体のような広
い領域を検査することの方が、チップ配置が厳密に正し
い位置にあるがゆえに、より望ましい。
工程として知られており、バッチ処理には直接適用する
ことができない。さらに、試験の点においても単一チッ
プ介在体に特有の欠点がある。すなわち、フォトリソグ
ラフィによって形成された多重チップ介在体のような広
い領域を検査することの方が、チップ配置が厳密に正し
い位置にあるがゆえに、より望ましい。
その結果、多重チップ介在体または支持体もまた従来技
術で示唆されている。例えば、ＩＢＭテクニカル・ディ
スクロジャ・ブレティン、Ｖｏｌ、２３、Ｎｏ、９．１
９８１年２月、ｐｐ、４０６２−４０６３に掲載のＳ、
Ｍ。
術で示唆されている。例えば、ＩＢＭテクニカル・ディ
スクロジャ・ブレティン、Ｖｏｌ、２３、Ｎｏ、９．１
９８１年２月、ｐｐ、４０６２−４０６３に掲載のＳ、
Ｍ。
ジエンセン（Ｊｅｎｓｅｎ）他による″ピン／チップ支
持構体（Ｐｉｎ／Ｃｈｉｐ Ｃａｒｒｉｅｒ Ａｓｓｅ
ｍｂｌｙ）”と題する文献を参照されたい。しかし、こ
の文献に記載されている多重チップ介在体もまた標準的
なＭＬＣ技術に基づき製造される。それゆえ、上述した
欠点のうちの大部分は依然として残存している。特に、
もし介在体中に何らかの欠陥が見出されたなら、その部
片全体が廃却されなくてはならない。
持構体（Ｐｉｎ／Ｃｈｉｐ Ｃａｒｒｉｅｒ Ａｓｓｅ
ｍｂｌｙ）”と題する文献を参照されたい。しかし、こ
の文献に記載されている多重チップ介在体もまた標準的
なＭＬＣ技術に基づき製造される。それゆえ、上述した
欠点のうちの大部分は依然として残存している。特に、
もし介在体中に何らかの欠陥が見出されたなら、その部
片全体が廃却されなくてはならない。
Ｄ０発明が解決しようとする問題点
この発明の主な目的は、ＭＬＣ基板とは独立して、複数
のチップのためのＴＦＲ状構造をもつ多重チップ介在体
を、高い製造歩どまりを与えるように製造することので
きる新規な方法を提供することにある。
のチップのためのＴＦＲ状構造をもつ多重チップ介在体
を、高い製造歩どまりを与えるように製造することので
きる新規な方法を提供することにある。
この発明の別の主な目的は、表面にＴＦＲを形成する前
に貫通孔を形成されるセラミック物質の収縮の内在的な
偏差に関連する問題を低減することにある。
に貫通孔を形成されるセラミック物質の収縮の内在的な
偏差に関連する問題を低減することにある。
この発明のさらに別の目的は、単一チップ介在体に分断
される複数のチップのためのＴＦＲ状の構造をもつ多重
チップ介在体を製造し、以てＭＬＣ基板と半導体チップ
との間の単一介在体として使用すべき良好な部片のみを
選択することを可能ならしめ、より複雑なパッケージに
対しても高い歩どまりをもたらすことにある。
される複数のチップのためのＴＦＲ状の構造をもつ多重
チップ介在体を製造し、以てＭＬＣ基板と半導体チップ
との間の単一介在体として使用すべき良好な部片のみを
選択することを可能ならしめ、より複雑なパッケージに
対しても高い歩どまりをもたらすことにある。
この発明のさらに別の目的は、貫通孔を形成する工程が
、フォトリソグラフィック技術と完全に適合するような
介在体の製造方法を提供することにある。
、フォトリソグラフィック技術と完全に適合するような
介在体の製造方法を提供することにある。
この発明のさらに別の目的は、ＴＦＲ構造をもち、その
ＴＦＲ構造が平板で未処理の絶縁支持体上に形成されて
なる多重チップ介在体を製造する新規な方法を提供する
ことにある。 ５この発明のさらに別の目的は、上記
貫通孔の形成工程が、高生産高のバッチ処理に適合する
プラズマまたはレーザー・エツチングのような乾式エツ
チングにより実行されるような新規な方法を提供し、以
て製造コストを低減することにある。
ＴＦＲ構造が平板で未処理の絶縁支持体上に形成されて
なる多重チップ介在体を製造する新規な方法を提供する
ことにある。 ５この発明のさらに別の目的は、上記
貫通孔の形成工程が、高生産高のバッチ処理に適合する
プラズマまたはレーザー・エツチングのような乾式エツ
チングにより実行されるような新規な方法を提供し、以
て製造コストを低減することにある。
Ｅ１問題点を解決するための手段
この発明によれば、例えばガラス・セラミック・シート
のような絶縁支持体上に形成されたＴＦＲ状の構造をも
つ多重チップ介在体の製造方法が記述される。この絶縁
支持体には接点用パッドと対応する金属化された複数の
貫通孔が設けられており、これによりその支持体の表裏
間のみならず基板への装着面に対しても電気的接続をは
かることが可能となる。そのあと支持体は単一チップ介
在体へと分断され、その介在体は選別され、そのうちの
良品のみがチップと多重セラミック（ＭＬＣ）基板の間
の介在体として使用される。
のような絶縁支持体上に形成されたＴＦＲ状の構造をも
つ多重チップ介在体の製造方法が記述される。この絶縁
支持体には接点用パッドと対応する金属化された複数の
貫通孔が設けられており、これによりその支持体の表裏
間のみならず基板への装着面に対しても電気的接続をは
かることが可能となる。そのあと支持体は単一チップ介
在体へと分断され、その介在体は選別され、そのうちの
良品のみがチップと多重セラミック（ＭＬＣ）基板の間
の介在体として使用される。
この発明の第１の好適な実施例によれば、ＴＦＲ状構造
のような薄膜微細ライン金属線が、所望のパターンに従
ってセラミック（ガラス・セラミックまたは標準セラミ
ック）のシート上に付着される。ＴＦＲが付着された後
は、次のようにして貫通孔が形成されるニ クロムなどの適当なマスク物質が支持体の裏面に付着さ
れて、後のエツチング工程のためのマスク物質として働
く。次に、クロム層上にはフォトレジストが被覆され、
適当なマスクを介して露光されて現像され、これにより
貫通孔を形成すべき部分のクロム層の部分が露出された
状態となる。
のような薄膜微細ライン金属線が、所望のパターンに従
ってセラミック（ガラス・セラミックまたは標準セラミ
ック）のシート上に付着される。ＴＦＲが付着された後
は、次のようにして貫通孔が形成されるニ クロムなどの適当なマスク物質が支持体の裏面に付着さ
れて、後のエツチング工程のためのマスク物質として働
く。次に、クロム層上にはフォトレジストが被覆され、
適当なマスクを介して露光されて現像され、これにより
貫通孔を形成すべき部分のクロム層の部分が露出された
状態となる。
次に、露出されたクロムが除去される。次に支持体に貫
通孔を形成するために乾式プラズマ・エツチングが使用
される。フォトレジストの残りの部分は剥離される。こ
の貫通孔は、少くともその一部を（例えば支持体の背面
に銅のブランケット・スパッタリングにより）結線用金
属で充填され、これにより支持体の上下面の間の電気的
接続がはかられる。銅（及び下層のクロム）の不必要な
部分は次に標準的なフォトリソグラフィック及びエツチ
ング工程を用いて除去される。次に、支持体が単一チッ
プ介在体に分断される前に電気的な試験が行なわれる。
通孔を形成するために乾式プラズマ・エツチングが使用
される。フォトレジストの残りの部分は剥離される。こ
の貫通孔は、少くともその一部を（例えば支持体の背面
に銅のブランケット・スパッタリングにより）結線用金
属で充填され、これにより支持体の上下面の間の電気的
接続がはかられる。銅（及び下層のクロム）の不必要な
部分は次に標準的なフォトリソグラフィック及びエツチ
ング工程を用いて除去される。次に、支持体が単一チッ
プ介在体に分断される前に電気的な試験が行なわれる。
この試験の間に欠陥箇所が検出されたならば、良好な部
片のみがあとの処理のために選別される。次にチップ介
在体は、同様なグリッドに従って配置された端子パッド
を設けてなるＭＬＣ基板上にはんだ付けまたはろう付け
される。
片のみがあとの処理のために選別される。次にチップ介
在体は、同様なグリッドに従って配置された端子パッド
を設けてなるＭＬＣ基板上にはんだ付けまたはろう付け
される。
このことにより（貫通孔とＴＦＲが正しく整列しないと
いう）従来技術における重大な問題が低減される。もし
ＴＦＲが最初に形成され１次にフォトリソグラフィック
技術を用いて貫通孔が形成されるのであるなら、貫通孔
とＴＦＲは一層容易に形成される。
いう）従来技術における重大な問題が低減される。もし
ＴＦＲが最初に形成され１次にフォトリソグラフィック
技術を用いて貫通孔が形成されるのであるなら、貫通孔
とＴＦＲは一層容易に形成される。
Ｆ、実施例
第２図は、絶縁支持体２５上に形成されＴＦＲ構造１１
を備えた多重チップ介在体２４の部分断面図である。こ
の発明は第１図に関連して詳細に示したような標準的な
ＴＦＲ構造により図示される（それゆえ同一の構成につ
いては同番号を付する）けれども、ＴＦＲ構造は一例と
して参照されているにすぎないことを理解されたい。絶
縁支持体の表面に形成された金属１８のような薄膜微細
金属ラインもまた同様に適当なものである。この発明の
教示するところによれば、上記絶縁支持体はセラミック
物質からなる未加工のシートであり、約０．１ｍｍ〜３
ｍの範囲厚さのセラミック及びガラス・セラミックの両
方を含んでいる。特定の適用例では、約１ｍの厚さのガ
ラス・セラミックが選択される。というのは、それの膨
張率がシリコンの膨張率とかなり近いからである。しか
し、この発明はガラス・セラミックに限定されるもので
はない。すなわち、好適には反応性イオン・エツチング
またはレーザーを援用した化学エツチングを用いてエツ
チングされうるものであるなら、別の物質を用いてもよ
い。尚、ＴＦＲ構造が十分に処理され、平面でなく不規
則に縮小したＭＬＣ基板上に形成されるところの従来技
術に比較して、ＴＦＲ構造を形成するための出発物質と
して平板で平滑な未処理の支持板を使用し得ることは大
きな利点である。第３図において見てとれるように、マ
スク物質の層２６は支持体２５の底面上に形成される。
を備えた多重チップ介在体２４の部分断面図である。こ
の発明は第１図に関連して詳細に示したような標準的な
ＴＦＲ構造により図示される（それゆえ同一の構成につ
いては同番号を付する）けれども、ＴＦＲ構造は一例と
して参照されているにすぎないことを理解されたい。絶
縁支持体の表面に形成された金属１８のような薄膜微細
金属ラインもまた同様に適当なものである。この発明の
教示するところによれば、上記絶縁支持体はセラミック
物質からなる未加工のシートであり、約０．１ｍｍ〜３
ｍの範囲厚さのセラミック及びガラス・セラミックの両
方を含んでいる。特定の適用例では、約１ｍの厚さのガ
ラス・セラミックが選択される。というのは、それの膨
張率がシリコンの膨張率とかなり近いからである。しか
し、この発明はガラス・セラミックに限定されるもので
はない。すなわち、好適には反応性イオン・エツチング
またはレーザーを援用した化学エツチングを用いてエツ
チングされうるものであるなら、別の物質を用いてもよ
い。尚、ＴＦＲ構造が十分に処理され、平面でなく不規
則に縮小したＭＬＣ基板上に形成されるところの従来技
術に比較して、ＴＦＲ構造を形成するための出発物質と
して平板で平滑な未処理の支持板を使用し得ることは大
きな利点である。第３図において見てとれるように、マ
スク物質の層２６は支持体２５の底面上に形成される。
このマスク物質としては、セラミック基板によく接着し
、基板の選択的エツチングを可能ならしめる任意の物質
（例えばクロムまたはアルミニウム）が選択される。こ
の適用例においては、接着性のよい薄膜として、例えば
２００ｎｍ厚のクロム膜が支持体２５の裏面全体に蒸着
される。クロムが選択されたのは、それのセラミック及
びガラス基板への接着性が優れているからである（クロ
ムはまた、ＴＦＲ構造の第ルベルの金属Ｍ１８の下層で
もある。
、基板の選択的エツチングを可能ならしめる任意の物質
（例えばクロムまたはアルミニウム）が選択される。こ
の適用例においては、接着性のよい薄膜として、例えば
２００ｎｍ厚のクロム膜が支持体２５の裏面全体に蒸着
される。クロムが選択されたのは、それのセラミック及
びガラス基板への接着性が優れているからである（クロ
ムはまた、ＴＦＲ構造の第ルベルの金属Ｍ１８の下層で
もある。
第４図において見てとれるように、例えばＡ。
Ｚ、シプレー（Ｓｈｉｐｌｅｙ）によって製造されたＡ
Ｚ１３５０Ｊであり厚さ１〜２μｍのフォトレジスト層
２７が、クロム層２６を被覆するように付着される。そ
して標準的なフォトリソグラフィック工程を用いて、フ
ォトレジスト層がマスク（図示しない）を介して露光さ
れ、現像される。これにより、貫通孔が形成されるべき
領域２８においてクロム２７が露出される。
Ｚ１３５０Ｊであり厚さ１〜２μｍのフォトレジスト層
２７が、クロム層２６を被覆するように付着される。そ
して標準的なフォトリソグラフィック工程を用いて、フ
ォトレジスト層がマスク（図示しない）を介して露光さ
れ、現像される。これにより、貫通孔が形成されるべき
領域２８においてクロム２７が露出される。
露出されたクロム領域は好適には乾式エツチングを用い
てエツチングされる。例えば、このクロムは、ＣＣＱ４
−アルゴンまたはＣＣＵ ４− Ｎ２ （例えば５０％
−５０％）プラズマのような塩素化されたプラズマ中で
反応性イオン・エツチング装置を用いてエツチングされ
る。このときの圧力は約２０マイクロバールでエネルギ
ー密度は約ＩＷ／ｄである。こうして出来上がった構造
は第５図に示されている。
てエツチングされる。例えば、このクロムは、ＣＣＱ４
−アルゴンまたはＣＣＵ ４− Ｎ２ （例えば５０％
−５０％）プラズマのような塩素化されたプラズマ中で
反応性イオン・エツチング装置を用いてエツチングされ
る。このときの圧力は約２０マイクロバールでエネルギ
ー密度は約ＩＷ／ｄである。こうして出来上がった構造
は第５図に示されている。
このとき、マスク物質２６のエツチングは、フォトレジ
スト・マスク２７を使用することなく、水晶投影マスク
上の標準的なりロムを介して、塩素を使用してエキシマ
（Ｅｘｃｉｍｅｒ）レーザーにより直接エツチングして
もよい。
スト・マスク２７を使用することなく、水晶投影マスク
上の標準的なりロムを介して、塩素を使用してエキシマ
（Ｅｘｃｉｍｅｒ）レーザーにより直接エツチングして
もよい。
次に第６図を参照すると、この発明のキー・ポイントと
なる工程が図示さ九でおり、これによれば、第ルベルの
金属層１８に到達するまで、セラミック支持体を介して
ほぼ円筒形の貫通孔２９のエツチングが行なわれる。こ
の貫通孔の直径は約１００μｍである。このエツチング
工程はＣＦ４−０２（例えば９０％−１０％）のような
フッ化プラズマを用いて反応性イオン・エツチング装置
中で行なわれ、このときの圧力は約２０マイクロバール
、エネルギー密度ＩＷ／ｃｄである。このＲＩＥ処理は
層１８の下層であるクロムの表面を、自然のエッチ・ス
トップとする。あるいは、例えば好適な高圧プラズマ反
応器中で、ＩＴｏｒｒ、４Ｗ／ｎ（という高圧プラズマ
・エツチングを使用することもできる。
なる工程が図示さ九でおり、これによれば、第ルベルの
金属層１８に到達するまで、セラミック支持体を介して
ほぼ円筒形の貫通孔２９のエツチングが行なわれる。こ
の貫通孔の直径は約１００μｍである。このエツチング
工程はＣＦ４−０２（例えば９０％−１０％）のような
フッ化プラズマを用いて反応性イオン・エツチング装置
中で行なわれ、このときの圧力は約２０マイクロバール
、エネルギー密度ＩＷ／ｃｄである。このＲＩＥ処理は
層１８の下層であるクロムの表面を、自然のエッチ・ス
トップとする。あるいは、例えば好適な高圧プラズマ反
応器中で、ＩＴｏｒｒ、４Ｗ／ｎ（という高圧プラズマ
・エツチングを使用することもできる。
次に、第７図において見てとれるように、結線金属が、
貫通孔の内壁を含む支持体の背面全体上にブランケット
付着されて連続的な層３０が形成され、これにより支持
体２５の上面の金属層と背面の間の電気的接続がはから
れる。
貫通孔の内壁を含む支持体の背面全体上にブランケット
付着されて連続的な層３０が形成され、これにより支持
体２５の上面の金属層と背面の間の電気的接続がはから
れる。
その結線用金属としては、高導電性である銅が好ましい
。銅は、スパッタリングにより約１μｍの厚さで付着さ
れ、これにより水平部分のみならず垂直方向の被覆がは
かられる。銅は貫通孔の内部に到達し、優れた被覆性と
付着性を発揮する。
。銅は、スパッタリングにより約１μｍの厚さで付着さ
れ、これにより水平部分のみならず垂直方向の被覆がは
かられる。銅は貫通孔の内部に到達し、優れた被覆性と
付着性を発揮する。
第８図は、フォトリングラフイック工程を用いて余剰の
銅とクロムとを除去した後の構造をあられす図である。
銅とクロムとを除去した後の構造をあられす図である。
このとき、比較的深い貫通孔が存在しているために、標
準的なフォトレジスト付着技術をそのまま適用すること
はできない。このため図示しないが、この工程を実行す
るに際してはリストン（Ｒｉｓｔｏｎ ：これは米国デ
ュポン（Ｄｕ −Ｐ。
準的なフォトレジスト付着技術をそのまま適用すること
はできない。このため図示しないが、この工程を実行す
るに際してはリストン（Ｒｉｓｔｏｎ ：これは米国デ
ュポン（Ｄｕ −Ｐ。
ｎｔｄｅ Ｎｅｍｏｕｒｓ）社の商標である）のような
感光性のポリマ薄膜をマスク上に貼りつけることが望ま
しい。これらの金属の除去は、湿式処理（Ｃ１１に対し
てはＦ ｅ ＣＱ３、Ｏｒに対してはＫＭｎＯ４）、ま
たはレーザーを援用したＣＯ２中の銅及びクロム・エツ
チングのような乾式エツチングのどちらを用いても達成
することができる。第８図から見てとれるように、貫通
孔の周囲の金属は′、はとめ礼状の接点パッド３１とし
て残され、下層のクロム・リングは上述したようにその
接着性を改善する働きをもつ。このとき、円形でなく長
方形のパッドを形成してもよい。
感光性のポリマ薄膜をマスク上に貼りつけることが望ま
しい。これらの金属の除去は、湿式処理（Ｃ１１に対し
てはＦ ｅ ＣＱ３、Ｏｒに対してはＫＭｎＯ４）、ま
たはレーザーを援用したＣＯ２中の銅及びクロム・エツ
チングのような乾式エツチングのどちらを用いても達成
することができる。第８図から見てとれるように、貫通
孔の周囲の金属は′、はとめ礼状の接点パッド３１とし
て残され、下層のクロム・リングは上述したようにその
接着性を改善する働きをもつ。このとき、円形でなく長
方形のパッドを形成してもよい。
別の実施例として、クロム層に開口２８（第５図）が形
成された後に、エツチング・ガスとじて（例えば昇華Ｘ
’ｅＦ２）反応性ガスを用いてセラミック本体に貫通孔
２９（第６図）をエツチングするために、レーザーを導
入した化学エツチングを行ってもよい。このとき、ハロ
ゲン雰囲気もまた好適である。
成された後に、エツチング・ガスとじて（例えば昇華Ｘ
’ｅＦ２）反応性ガスを用いてセラミック本体に貫通孔
２９（第６図）をエツチングするために、レーザーを導
入した化学エツチングを行ってもよい。このとき、ハロ
ゲン雰囲気もまた好適である。
動作条件の範囲は次のようである：
圧カニ約０．５Ｔｏｒｒよりも大
レーザー：約１０．６ｐｍのＣＯ２
パルス周波数：装置により（１０−１０００Ｈｚ）ピー
ク出カニ約１ジュール／パルスより大レーザー励起によ
る化学的エツチング技術を用いた他の実施例においては
、貫通孔は、（マスク技術を使用することなく）Ｎｄ
： ＹＡＧまたはＣ０２レーザー（ＣＯ２レーザーの方
がエツチング速度が大きいので好ましい）を直接用いた
所望の貫通孔パターンを投影し、物質とＸｅＦ２ガスと
を反応せしめることにより、第２図に示したセラミック
支持体の底面上で直接エツチングを行うことができる。
ク出カニ約１ジュール／パルスより大レーザー励起によ
る化学的エツチング技術を用いた他の実施例においては
、貫通孔は、（マスク技術を使用することなく）Ｎｄ
： ＹＡＧまたはＣ０２レーザー（ＣＯ２レーザーの方
がエツチング速度が大きいので好ましい）を直接用いた
所望の貫通孔パターンを投影し、物質とＸｅＦ２ガスと
を反応せしめることにより、第２図に示したセラミック
支持体の底面上で直接エツチングを行うことができる。
次にクロムと銅がスパッタ付着され、余剰の金属がエツ
チングにより除去されて、上述したのと同様に貫通孔の
まわりには金属のはとめ孔が残される。こうして出来上
がった構造は、貫通孔の内部にも下層にＣｒ膜が存在し
ていることを除いては、第８図の構造に類似している。
チングにより除去されて、上述したのと同様に貫通孔の
まわりには金属のはとめ孔が残される。こうして出来上
がった構造は、貫通孔の内部にも下層にＣｒ膜が存在し
ていることを除いては、第８図の構造に類似している。
また、レーザーの処理条件もＮｄ ： ＹＡＧまたはＣ
Ｏ２の各々で同様である。
Ｏ２の各々で同様である。
この時点で多重チップ介在体２４が完成する。
第９Ａ及び９Ｂ図は、それぞれ、４個の半導体チップの
ための介在体の平面図と底面図をあられしている。
ための介在体の平面図と底面図をあられしている。
これらすべての寸法はフォトリソグラフによって決定さ
れ、大型の製品に適合するものである。
れ、大型の製品に適合するものである。
技術の進歩に伴って、ますます大型のチップ介在体が本
発明の教示に従い、寸法許容度の調節に注意を払う必要
なく製造され得る。
発明の教示に従い、寸法許容度の調節に注意を払う必要
なく製造され得る。
多重チップ介在体２４は、ここで機能と電気的完全性に
つき試験される。（切断を行う前に）広い面積を探針す
ることにより電気的に試験することは容易である。なぜ
なら、すべてのチップの位置が厳密に正しい位置にある
からである。
つき試験される。（切断を行う前に）広い面積を探針す
ることにより電気的に試験することは容易である。なぜ
なら、すべてのチップの位置が厳密に正しい位置にある
からである。
多重チップ介在体は、ここで単一チップ介在体（第９Ａ
及び９Ｂ図で２４Ａ〜２４Ｄの参照番号を付したもの）
に分断される。介在体を異なる部分に画定するには任意
の方法を用いることができる。
及び９Ｂ図で２４Ａ〜２４Ｄの参照番号を付したもの）
に分断される。介在体を異なる部分に画定するには任意
の方法を用いることができる。
ここで第１１Ａ及びＩＩＢ図を参照して、ＭＬＣ基板な
どの基板への単一チップ介在体の接着について説明しよ
う。このとき、金属を充填した貫通孔をもつ標準的な裸
のセラミック基板でもよいが、先ず上記貫通孔の頂上に
さらに金属を付着しておくことが好ましい。
どの基板への単一チップ介在体の接着について説明しよ
う。このとき、金属を充填した貫通孔をもつ標準的な裸
のセラミック基板でもよいが、先ず上記貫通孔の頂上に
さらに金属を付着しておくことが好ましい。
これに適当な金属はモリブデン−ニッケルー金（Ｍ ｏ
／ Ｎ ｉ ／ Ａ ｕ ）である。介在体上の接点
パット３１は、ろう付けまたははんだにより上記金属ア
イランド３４に接着される。そうして接着は、（第１０
Ａ図に示すように）パッドとアイランドとを整合させる
か、（第１０Ｂ図に示すように）それらをオフセットさ
せるかのどちらかによって達成することができる。
／ Ｎ ｉ ／ Ａ ｕ ）である。介在体上の接点
パット３１は、ろう付けまたははんだにより上記金属ア
イランド３４に接着される。そうして接着は、（第１０
Ａ図に示すように）パッドとアイランドとを整合させる
か、（第１０Ｂ図に示すように）それらをオフセットさ
せるかのどちらかによって達成することができる。
１′ 第１１図は、ＭＬＣ基板１２の部
分断面図であり、ＭＬＣ基板１２上には、各々がＶＬＳ
Ｉ半導体チップを担持する一対の単一チップ介在体２４
Ａ、２４Ｂが取り付けられている。尚、図示しないが、
チップ・はんだパッドを介在体上の各々のチップ・パタ
ーンに接着するためには周知のはんだリフロー（ｓｏｌ
ｄｅｒ ｒｅｆｌｏｗ）技術が援用される。
分断面図であり、ＭＬＣ基板１２上には、各々がＶＬＳ
Ｉ半導体チップを担持する一対の単一チップ介在体２４
Ａ、２４Ｂが取り付けられている。尚、図示しないが、
チップ・はんだパッドを介在体上の各々のチップ・パタ
ーンに接着するためには周知のはんだリフロー（ｓｏｌ
ｄｅｒ ｒｅｆｌｏｗ）技術が援用される。
これについては、米国特許第３３７４１０号及び第３４
２９９４９号を参照されたい。
２９９４９号を参照されたい。
Ｇ０発明の効果
以上のように、この発明によれば、半導体チップと基板
との間に配置される介在体に、エツチングにより貫通孔
を形成し、この貫通孔に金属を蒸着することにより介在
体の底面と、介在体上に載置した例えばＴＦＲ膜との間
の電気的接続をはかり１次に介在体を切断するようにし
たので、切断された介在体のうちの良品のみを選択でき
るから歩どまりが向上するとともに、出発物質として未
加工のセラミックを使用でき、パンチングなどの面倒な
工程を必要としないので製造コストを著しく低減できる
という効果がある。
との間に配置される介在体に、エツチングにより貫通孔
を形成し、この貫通孔に金属を蒸着することにより介在
体の底面と、介在体上に載置した例えばＴＦＲ膜との間
の電気的接続をはかり１次に介在体を切断するようにし
たので、切断された介在体のうちの良品のみを選択でき
るから歩どまりが向上するとともに、出発物質として未
加工のセラミックを使用でき、パンチングなどの面倒な
工程を必要としないので製造コストを著しく低減できる
という効果がある。
第１図は、ＭＬＣ基板上に形成され上面に半導体チップ
を取りつけられてなるＴＦＲ基板をもつ周知の半導体デ
バイス・パッケージの部分断面図、第２図乃至第８図は
、セラミック・シート上にＴＦＲ構造を形成してなる多
重チップ介在体を本発明に基づいて順次処理してゆく状
態をあられす部分断面図、 第９Ａ及び９Ｂ図は、それぞれ、本発明に基づき製造さ
れた多重チップ介在体の平面図及び底面図、 第１ＯＡ及び１０８図は、裸のＭＬＣ基板に多重チップ
を接続するための方法を示す図、第１１図は、切断と選
別を経て上面にＶＬＳＩチップを取付けられた多重チッ
プ介在体を、載置された裸のＭＬＣ基板の部分断面図で
ある。 １１・・・・薄膜微細ライン金属層、２５・・・・絶縁
支持体、２６・・・・マスク物質、２９・・・・貫通孔
、３０・・・・結線用金属。 介在体の平面図 ｖＪｑＡ図 介在体の底面図 第９８図 ノ２４”
を取りつけられてなるＴＦＲ基板をもつ周知の半導体デ
バイス・パッケージの部分断面図、第２図乃至第８図は
、セラミック・シート上にＴＦＲ構造を形成してなる多
重チップ介在体を本発明に基づいて順次処理してゆく状
態をあられす部分断面図、 第９Ａ及び９Ｂ図は、それぞれ、本発明に基づき製造さ
れた多重チップ介在体の平面図及び底面図、 第１ＯＡ及び１０８図は、裸のＭＬＣ基板に多重チップ
を接続するための方法を示す図、第１１図は、切断と選
別を経て上面にＶＬＳＩチップを取付けられた多重チッ
プ介在体を、載置された裸のＭＬＣ基板の部分断面図で
ある。 １１・・・・薄膜微細ライン金属層、２５・・・・絶縁
支持体、２６・・・・マスク物質、２９・・・・貫通孔
、３０・・・・結線用金属。 介在体の平面図 ｖＪｑＡ図 介在体の底面図 第９８図 ノ２４”
Claims (5)
- （１）複数の半導体チップを基板に接続するための介在
体の製造方法において、 （ａ）上面に薄膜微細ライン金属層をもつ絶縁支持体を
用意し、 （ｂ）上記支持体の底面に、該底面と接着性を有するマ
スク物質の層を付着し、 （ｃ）上記支持体の貫通孔を形成すべき箇所を露出する
ように、所望のパターンに従い上記マスク物質を画成し
、 （ｄ）上記支持体の露出された領域を上記薄膜微細ライ
ン金属層に到達するまでエッチングし、以て支持体を貫
通する孔を形成し、 （ｅ）上記貫通孔の内面を含む上記支持体の底面上に結
線用金属を付着し、以て上方の上記薄膜微細ライン金属
層と上記支持体の底面との間で電気的接続をはかり、 （ｆ）上記貫通孔の周囲に接点用パッドを形成する工程
、 を含むチップ介在体の製造方法。 - （２）上記絶縁支持体が厚さ０．１〜３ｍｍの範囲の連
続的なセラミックのシートからなる特許請求の範囲第（
１）項に記載のチップ介在体の製造方法。 - （３）上記マスク物質が少くとも厚さ約２００ｎｍのク
ロム及びアルミニウムの群から選択されてなる特許請求
の範囲第（２）項に記載のチップ介在体の製造方法。 - （４）上記マスク物質としてのクロムのエッチング工程
が、塩素雰囲気中のエキシマ・レーザーによる直接エッ
チングにより行なわれてなる特許請求の範囲第（３）項
に記載のチップ介在体の製造方法。 - （５）上記薄膜微細ライン金属層がＣｒ−Ｃｕ−Ｃｒか
らなる特許請求の範囲（４）項のチップ介在体の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/639,988 US4617730A (en) | 1984-08-13 | 1984-08-13 | Method of fabricating a chip interposer |
| US639988 | 1984-08-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149443A true JPS6149443A (ja) | 1986-03-11 |
| JPH0517708B2 JPH0517708B2 (ja) | 1993-03-09 |
Family
ID=24566380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153406A Granted JPS6149443A (ja) | 1984-08-13 | 1985-07-13 | チツプ介在体の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4617730A (ja) |
| EP (1) | EP0171662B1 (ja) |
| JP (1) | JPS6149443A (ja) |
| DE (1) | DE3578614D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998004000A1 (en) * | 1996-07-22 | 1998-01-29 | Honda Giken Kogyo Kabushiki Kaisha | Plug-in type electronic control unit, connecting structure between wiring board and plug member, connecting unit between electronic parts and wiring board, and electronic parts mounting method |
Families Citing this family (80)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194747A (ja) * | 1985-02-22 | 1986-08-29 | Mitsubishi Electric Corp | 樹脂封止型半導体集積回路装置 |
| US4789760A (en) * | 1985-04-30 | 1988-12-06 | Advanced Micro Devices, Inc. | Via in a planarized dielectric and process for producing same |
| US4783722A (en) * | 1985-07-16 | 1988-11-08 | Nippon Telegraph And Telephone Corporation | Interboard connection terminal and method of manufacturing the same |
| US4820659A (en) * | 1986-07-16 | 1989-04-11 | General Electric Company | Method of making a semiconductor device assembly |
| US4797728A (en) * | 1986-07-16 | 1989-01-10 | General Electric Company | Semiconductor device assembly and method of making same |
| EP0260490A1 (en) * | 1986-08-27 | 1988-03-23 | Kabushiki Kaisha Toshiba | Bonding sheet for electronic component and method of bonding electronic component using the same |
| EP0263221A1 (en) * | 1986-10-08 | 1988-04-13 | International Business Machines Corporation | Method of forming solder bumps on metal contact pads of a substrate |
| JPS63131560A (ja) * | 1986-11-17 | 1988-06-03 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | チップ接続構造体 |
| US4925524A (en) * | 1987-06-12 | 1990-05-15 | Hewlett-Packard Company | Method for forming tungsten structures in a semiconductor |
| US4880684A (en) * | 1988-03-11 | 1989-11-14 | International Business Machines Corporation | Sealing and stress relief layers and use thereof |
| US5225771A (en) * | 1988-05-16 | 1993-07-06 | Dri Technology Corp. | Making and testing an integrated circuit using high density probe points |
| US6288561B1 (en) * | 1988-05-16 | 2001-09-11 | Elm Technology Corporation | Method and apparatus for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
| US4924589A (en) * | 1988-05-16 | 1990-05-15 | Leedy Glenn J | Method of making and testing an integrated circuit |
| US5020219A (en) * | 1988-05-16 | 1991-06-04 | Leedy Glenn J | Method of making a flexible tester surface for testing integrated circuits |
| US5512397A (en) * | 1988-05-16 | 1996-04-30 | Leedy; Glenn J. | Stepper scanner discretionary lithography and common mask discretionary lithography for integrated circuits |
| WO1990003045A1 (en) * | 1988-09-15 | 1990-03-22 | Unisys Corporation | Method of forming holes in ceramic ic packages |
| CA2002213C (en) * | 1988-11-10 | 1999-03-30 | Iwona Turlik | High performance integrated circuit chip package and method of making same |
| US4914813A (en) * | 1988-11-25 | 1990-04-10 | Innovative Packing Technology | Refurbishing of prior used laminated ceramic packages |
| US5055907A (en) * | 1989-01-25 | 1991-10-08 | Mosaic, Inc. | Extended integration semiconductor structure with wiring layers |
| US5192716A (en) * | 1989-01-25 | 1993-03-09 | Polylithics, Inc. | Method of making a extended integration semiconductor structure |
| US4940181A (en) * | 1989-04-06 | 1990-07-10 | Motorola, Inc. | Pad grid array for receiving a solder bumped chip carrier |
| US5121299A (en) * | 1989-12-29 | 1992-06-09 | International Business Machines Corporation | Multi-level circuit structure utilizing conductive cores having conductive protrusions and cavities therein |
| JPH045844A (ja) * | 1990-04-23 | 1992-01-09 | Nippon Mektron Ltd | Ｉｃ搭載用多層回路基板及びその製造法 |
| KR930011462B1 (ko) * | 1990-11-23 | 1993-12-08 | 현대전자산업 주식회사 | 다층배선의 단차를 완화시키는 방법 |
| US5172303A (en) * | 1990-11-23 | 1992-12-15 | Motorola, Inc. | Electronic component assembly |
| US5166097A (en) * | 1990-11-26 | 1992-11-24 | The Boeing Company | Silicon wafers containing conductive feedthroughs |
| US5146674A (en) * | 1991-07-01 | 1992-09-15 | International Business Machines Corporation | Manufacturing process of a high density substrate design |
| US5279711A (en) * | 1991-07-01 | 1994-01-18 | International Business Machines Corporation | Chip attach and sealing method |
| JP2765673B2 (ja) * | 1992-06-04 | 1998-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メタライゼーション層及びその形成方法 |
| US5264729A (en) * | 1992-07-29 | 1993-11-23 | Lsi Logic Corporation | Semiconductor package having programmable interconnect |
| US5512710A (en) * | 1992-08-21 | 1996-04-30 | Cts Corporation | Multilayer package with second layer via test connections |
| US5386627A (en) * | 1992-09-29 | 1995-02-07 | International Business Machines Corporation | Method of fabricating a multi-layer integrated circuit chip interposer |
| US5406701A (en) * | 1992-10-02 | 1995-04-18 | Irvine Sensors Corporation | Fabrication of dense parallel solder bump connections |
| US5329423A (en) * | 1993-04-13 | 1994-07-12 | Scholz Kenneth D | Compressive bump-and-socket interconnection scheme for integrated circuits |
| JPH08510358A (ja) * | 1993-04-14 | 1996-10-29 | アムコール・エレクトロニクス・インク | 集積回路チップと基板との相互接続 |
| US5462636A (en) * | 1993-12-28 | 1995-10-31 | International Business Machines Corporation | Method for chemically scribing wafers |
| US5861663A (en) * | 1994-12-27 | 1999-01-19 | International Business Machines Corporation | Column grid array or ball grid array pad on via |
| WO2004100260A1 (ja) * | 1995-05-19 | 2004-11-18 | Kouta Noda | 高密度多層プリント配線版、マルチチップキャリア及び半導体パッケージ |
| JPH0945805A (ja) * | 1995-07-31 | 1997-02-14 | Fujitsu Ltd | 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法 |
| US6405431B1 (en) | 1996-06-27 | 2002-06-18 | Samsung Electro-Mechanics Co., Ltd. | Method for manufacturing build-up multi-layer printed circuit board by using yag laser |
| DE19632200C2 (de) * | 1996-08-09 | 2002-09-05 | Bosch Gmbh Robert | Multichipmodul |
| AU5238898A (en) * | 1996-11-08 | 1998-05-29 | W.L. Gore & Associates, Inc. | Method for reducing via inductance in an electronic assembly and device |
| US5795818A (en) * | 1996-12-06 | 1998-08-18 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection and method |
| US5973391A (en) * | 1997-12-11 | 1999-10-26 | Read-Rite Corporation | Interposer with embedded circuitry and method for using the same to package microelectronic units |
| US6833613B1 (en) * | 1997-12-18 | 2004-12-21 | Micron Technology, Inc. | Stacked semiconductor package having laser machined contacts |
| JPH11187542A (ja) * | 1997-12-18 | 1999-07-09 | Furukawa Electric Co Ltd:The | バスバー配線板の製造方法 |
| US6620731B1 (en) * | 1997-12-18 | 2003-09-16 | Micron Technology, Inc. | Method for fabricating semiconductor components and interconnects with contacts on opposing sides |
| US6023029A (en) * | 1998-03-19 | 2000-02-08 | International Business Machines Corporation | Use of blind vias for soldered interconnections between substrates and printed wiring boards |
| US6242935B1 (en) * | 1999-01-21 | 2001-06-05 | Micron Technology, Inc. | Interconnect for testing semiconductor components and method of fabrication |
| US6319829B1 (en) | 1999-08-18 | 2001-11-20 | International Business Machines Corporation | Enhanced interconnection to ceramic substrates |
| US6392301B1 (en) * | 1999-10-22 | 2002-05-21 | Intel Corporation | Chip package and method |
| US6392428B1 (en) * | 1999-11-16 | 2002-05-21 | Eaglestone Partners I, Llc | Wafer level interposer |
| JP2001168125A (ja) * | 1999-12-03 | 2001-06-22 | Nec Corp | 半導体装置 |
| US6627998B1 (en) | 2000-07-27 | 2003-09-30 | International Business Machines Corporation | Wafer scale thin film package |
| US6812048B1 (en) | 2000-07-31 | 2004-11-02 | Eaglestone Partners I, Llc | Method for manufacturing a wafer-interposer assembly |
| US6537831B1 (en) * | 2000-07-31 | 2003-03-25 | Eaglestone Partners I, Llc | Method for selecting components for a matched set using a multi wafer interposer |
| US6531763B1 (en) | 2000-08-15 | 2003-03-11 | Micron Technology, Inc. | Interposers having encapsulant fill control features |
| US6815712B1 (en) | 2000-10-02 | 2004-11-09 | Eaglestone Partners I, Llc | Method for selecting components for a matched set from a wafer-interposer assembly |
| US6686657B1 (en) | 2000-11-07 | 2004-02-03 | Eaglestone Partners I, Llc | Interposer for improved handling of semiconductor wafers and method of use of same |
| US20020078401A1 (en) * | 2000-12-15 | 2002-06-20 | Fry Michael Andrew | Test coverage analysis system |
| US6524885B2 (en) * | 2000-12-15 | 2003-02-25 | Eaglestone Partners I, Llc | Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques |
| US20020076854A1 (en) * | 2000-12-15 | 2002-06-20 | Pierce John L. | System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates |
| US6529022B2 (en) | 2000-12-15 | 2003-03-04 | Eaglestone Pareners I, Llc | Wafer testing interposer for a conventional package |
| US6673653B2 (en) * | 2001-02-23 | 2004-01-06 | Eaglestone Partners I, Llc | Wafer-interposer using a ceramic substrate |
| US6787916B2 (en) * | 2001-09-13 | 2004-09-07 | Tru-Si Technologies, Inc. | Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity |
| DE10205544A1 (de) * | 2002-02-11 | 2003-05-15 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Halbleiterbauteils mit dreidimensionaler Umverdrahtungsstruktur sowie elektronisches Halbleiterbauteil |
| US6960837B2 (en) * | 2002-02-26 | 2005-11-01 | International Business Machines Corporation | Method of connecting core I/O pins to backside chip I/O pads |
| US6839965B2 (en) * | 2003-02-06 | 2005-01-11 | R-Tec Corporation | Method of manufacturing a resistor connector |
| TW566796U (en) * | 2003-03-12 | 2003-12-11 | Unimicron Technology Corp | Standard printed circuit board core |
| JP4387269B2 (ja) * | 2004-08-23 | 2009-12-16 | 株式会社テクニスコ | ビアが形成されたガラス基板及びビアの形成方法 |
| US7289336B2 (en) * | 2004-10-28 | 2007-10-30 | General Electric Company | Electronic packaging and method of making the same |
| US7781741B2 (en) * | 2005-10-27 | 2010-08-24 | General Electric Company | Methods and systems for controlling data acquisition system noise |
| JP5117698B2 (ja) * | 2006-09-27 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8212331B1 (en) * | 2006-10-02 | 2012-07-03 | Newport Fab, Llc | Method for fabricating a backside through-wafer via in a processed wafer and related structure |
| US8080446B2 (en) * | 2009-05-27 | 2011-12-20 | Stats Chippac Ltd. | Integrated circuit packaging system with interposer interconnections and method of manufacture thereof |
| JP2012069739A (ja) * | 2010-09-24 | 2012-04-05 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
| US8780576B2 (en) | 2011-09-14 | 2014-07-15 | Invensas Corporation | Low CTE interposer |
| US9093506B2 (en) * | 2012-05-08 | 2015-07-28 | Skyworks Solutions, Inc. | Process for fabricating gallium arsenide devices with copper contact layer |
| JP6424610B2 (ja) * | 2014-04-23 | 2018-11-21 | ソニー株式会社 | 半導体装置、および製造方法 |
| US10468363B2 (en) | 2015-08-10 | 2019-11-05 | X-Celeprint Limited | Chiplets with connection posts |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS496460A (ja) * | 1972-05-10 | 1974-01-21 | ||
| JPS505377A (ja) * | 1973-05-29 | 1975-01-21 | ||
| JPS5178176A (ja) * | 1974-12-20 | 1976-07-07 | Ibm |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE377229B (ja) * | 1971-08-27 | 1975-06-23 | Ibm | |
| GB1485569A (en) * | 1974-09-10 | 1977-09-14 | Siemens Ag | Multi-layer wired substrates for multi-chip circuits |
| US4202007A (en) * | 1978-06-23 | 1980-05-06 | International Business Machines Corporation | Multi-layer dielectric planar structure having an internal conductor pattern characterized with opposite terminations disposed at a common edge surface of the layers |
| US4277321A (en) * | 1979-04-23 | 1981-07-07 | Bell Telephone Laboratories, Incorporated | Treating multilayer printed wiring boards |
| JPS5670655A (en) * | 1979-11-15 | 1981-06-12 | Matsushita Electric Ind Co Ltd | Manufacture of electronic circuit mounting device |
| US4349862A (en) * | 1980-08-11 | 1982-09-14 | International Business Machines Corporation | Capacitive chip carrier and multilayer ceramic capacitors |
| US4386116A (en) * | 1981-12-24 | 1983-05-31 | International Business Machines Corporation | Process for making multilayer integrated circuit substrate |
| JPS5987893A (ja) * | 1982-11-12 | 1984-05-21 | 株式会社日立製作所 | 配線基板とその製造方法およびそれを用いた半導体装置 |
| GB2136203B (en) * | 1983-03-02 | 1986-10-15 | Standard Telephones Cables Ltd | Through-wafer integrated circuit connections |
| US4439270A (en) * | 1983-08-08 | 1984-03-27 | International Business Machines Corporation | Process for the controlled etching of tapered vias in borosilicate glass dielectrics |
| US4495220A (en) * | 1983-10-07 | 1985-01-22 | Trw Inc. | Polyimide inter-metal dielectric process |
| US4517050A (en) * | 1983-12-05 | 1985-05-14 | E. I. Du Pont De Nemours And Company | Process for forming conductive through-holes through a dielectric layer |
-
1984
- 1984-08-13 US US06/639,988 patent/US4617730A/en not_active Expired - Fee Related
-
1985
- 1985-07-13 JP JP60153406A patent/JPS6149443A/ja active Granted
- 1985-07-23 EP EP85109180A patent/EP0171662B1/en not_active Expired - Lifetime
- 1985-07-23 DE DE8585109180T patent/DE3578614D1/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS496460A (ja) * | 1972-05-10 | 1974-01-21 | ||
| JPS505377A (ja) * | 1973-05-29 | 1975-01-21 | ||
| JPS5178176A (ja) * | 1974-12-20 | 1976-07-07 | Ibm |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998004000A1 (en) * | 1996-07-22 | 1998-01-29 | Honda Giken Kogyo Kabushiki Kaisha | Plug-in type electronic control unit, connecting structure between wiring board and plug member, connecting unit between electronic parts and wiring board, and electronic parts mounting method |
| US6720500B1 (en) * | 1996-07-22 | 2004-04-13 | Honda Giken Kogyo Kabushiki Kaisha | Plug-in type electronic control unit, structure of connection of wiring board with plug member, unit of connection of electronic part with wiring board, and process for mounting electronic part |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3578614D1 (de) | 1990-08-16 |
| US4617730A (en) | 1986-10-21 |
| EP0171662B1 (en) | 1990-07-11 |
| JPH0517708B2 (ja) | 1993-03-09 |
| EP0171662A3 (en) | 1987-01-14 |
| EP0171662A2 (en) | 1986-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6149443A (ja) | チツプ介在体の製造方法 | |
| US4221047A (en) | Multilayered glass-ceramic substrate for mounting of semiconductor device | |
| US4446477A (en) | Multichip thin film module | |
| KR100271838B1 (ko) | 평면재분배구조및그의제조방법 | |
| US5866441A (en) | Inverted chip bonded module with high packaging efficiency | |
| US5637536A (en) | Method for interconnecting semiconductor chips in three dimensions, and component resulting therefrom | |
| US3968193A (en) | Firing process for forming a multilayer glass-metal module | |
| JPH04313247A (ja) | 同一平面の接触バンプを有する相互接続装置及びその製造方法 | |
| JPS5839048A (ja) | フレキシブル領域接着テ−プ | |
| WO1990014751A1 (en) | Interconnect device and method of manufacture thereof | |
| WO1996019829A9 (en) | Device for superheating steam | |
| US6614110B1 (en) | Module with bumps for connection and support | |
| JPH0364925A (ja) | 集積回路チツプ実装構造及びその形成方法 | |
| US5358826A (en) | Method of fabricating metallized chip carries from wafer-shaped substrates | |
| JPH0226392B2 (ja) | ||
| JPH0213949B2 (ja) | ||
| JPH0214796B2 (ja) | ||
| US6841877B2 (en) | Semiconductor device, metal laminated plate for fabricating circuit on semiconductor, and method of fabricating circuit | |
| JPH04282843A (ja) | 相互接続デバイスとその製造方法 | |
| US5049974A (en) | Interconnect device and method of manufacture thereof | |
| WO1999004424A1 (en) | Semiconductor device, mounting structure thereof and method of fabrication thereof | |
| JPH04263462A (ja) | 半導体装置及びその製造方法 | |
| US5871868A (en) | Apparatus and method for machining conductive structures on substrates | |
| US5874199A (en) | Method of forming oversized solder bumps | |
| JPH03269977A (ja) | 電気的接続部材の製造方法 |