JPS63131560A - チップ接続構造体 - Google Patents
チップ接続構造体Info
- Publication number
- JPS63131560A JPS63131560A JP20199887A JP20199887A JPS63131560A JP S63131560 A JPS63131560 A JP S63131560A JP 20199887 A JP20199887 A JP 20199887A JP 20199887 A JP20199887 A JP 20199887A JP S63131560 A JPS63131560 A JP S63131560A
- Authority
- JP
- Japan
- Prior art keywords
- inclusion
- substrate
- inclusions
- wiring
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims description 21
- 238000005516 engineering process Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000005553 drilling Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Surgical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
この発明は、同一基板上の半導体デバイス・チップ間の
配線の技術変更を行なう技術に関するものであり゛、特
に、かかる変更を行なうためにデバイス・チップと基板
との間に取り付けた介在チップの使用に関するものであ
る。
配線の技術変更を行なう技術に関するものであり゛、特
に、かかる変更を行なうためにデバイス・チップと基板
との間に取り付けた介在チップの使用に関するものであ
る。
・B、従来技術
特願昭81−193029号明細書に記載されているよ
うに、最近のバッケ゛−ジング技術では、多くの集積回
路用チップ・デバイスを、共通の基板上に取り付けるこ
とが行なわれている。このような基板は通常、内部回路
網を形成する数千のバイアおよび印刷したラインを有す
るグリーン・セラミック拳シートの層から構成される。
うに、最近のバッケ゛−ジング技術では、多くの集積回
路用チップ・デバイスを、共通の基板上に取り付けるこ
とが行なわれている。このような基板は通常、内部回路
網を形成する数千のバイアおよび印刷したラインを有す
るグリーン・セラミック拳シートの層から構成される。
基板を積層、焼成した後は、埋め込まれた内部回路網を
変更する実用的な方法はない。しかし、(1)欠陥のあ
るラインまたはバイア、もしくはその両方を修正したり
、(2)異なるデバイス等を用いてパッケージをグレー
ド・アップするために設計変更を行なったり、あるいは
他の修正を行なったりするために、内部回路を変更する
必要が生じることが多い。
変更する実用的な方法はない。しかし、(1)欠陥のあ
るラインまたはバイア、もしくはその両方を修正したり
、(2)異なるデバイス等を用いてパッケージをグレー
ド・アップするために設計変更を行なったり、あるいは
他の修正を行なったりするために、内部回路を変更する
必要が生じることが多い。
上記特願明細書にさらに記載されているように、デバイ
ス・チップ間の相互接続網を修正、すなわち回路網中の
不要部品を分離して代替部品と置換するための、多くの
技術変更(EC)の方法が開発されている。回路網の分
離と置換は、チップが取り付けられる基板の表面に沿っ
て、デバイス・チップ間の空間に物理的に配置したEC
パッドを有する、または有しない”ファンアウト”網を
使用して行なわれる。このような空間のため、デバイス
・チップを基板上に最大密度で配置できなくなり、結果
として、チップ間の回路の経路の長さが不必要に長くな
り、必然的に性能が低下する。
ス・チップ間の相互接続網を修正、すなわち回路網中の
不要部品を分離して代替部品と置換するための、多くの
技術変更(EC)の方法が開発されている。回路網の分
離と置換は、チップが取り付けられる基板の表面に沿っ
て、デバイス・チップ間の空間に物理的に配置したEC
パッドを有する、または有しない”ファンアウト”網を
使用して行なわれる。このような空間のため、デバイス
・チップを基板上に最大密度で配置できなくなり、結果
として、チップ間の回路の経路の長さが不必要に長くな
り、必然的に性能が低下する。
個別のワイヤを用いずに、チップのメタライゼーション
技術を使用することによって、置換回路網のインダクタ
ンスによる遅延を減少させることが可能になったが、こ
の性能低下の問題はさらに研究する余地を残している。
技術を使用することによって、置換回路網のインダクタ
ンスによる遅延を減少させることが可能になったが、こ
の性能低下の問題はさらに研究する余地を残している。
このような進歩の例は、上記の特願明細書、およびIB
Mテクニカル・ディスクロージャ・プルテンの報文、J
、M。
Mテクニカル・ディスクロージャ・プルテンの報文、J
、M。
Harvilchuckらによる、「介在セグメント・
チップ0キヤリア(Interposed Segme
nted ChipCarrier)J )Vo 1
.27、N008.1985年1月、p、4672に開
示されている。
チップ0キヤリア(Interposed Segme
nted ChipCarrier)J )Vo 1
.27、N008.1985年1月、p、4672に開
示されている。
しかし、引用したテクニカル・ディスクロージャφプル
テンは、チップ信号再分配回路網における変更のみを比
較的容易に行なうもので、完全な技術変更能力について
は開示していない。基板配線に必要とされる変更は、い
ずれも高価で、長時間を要する新しい基板の製作を必要
とする。たとえば、新しい回路網を追加する場合、既存
の回路網に負荷を追加する場合、または回路網に経路変
更を行なう場合等がこれに該当する。
テンは、チップ信号再分配回路網における変更のみを比
較的容易に行なうもので、完全な技術変更能力について
は開示していない。基板配線に必要とされる変更は、い
ずれも高価で、長時間を要する新しい基板の製作を必要
とする。たとえば、新しい回路網を追加する場合、既存
の回路網に負荷を追加する場合、または回路網に経路変
更を行なう場合等がこれに該当する。
C0発明が解決しようとする問題点
本発明の目的は基板を変更せずに多様性のある技術変更
(EC)を行なうことができるようなチップ接続構造を
提供することである。
(EC)を行なうことができるようなチップ接続構造を
提供することである。
D0問題点を解決するための手段
この発明は、いかなる基板変更も必要とせず、介在物を
変更するだけで完全な技術変更能力を提供する。同一基
板上のチップ間配線の技術変更は、計算機の性能を低下
させるECパッドや、個別配線を使用せずに、基板の最
小面積を利用して行なうことができる。このような変更
は、配線されるチップと基板との間に挿入される、容易
に修正できるチップ介在物によって行なわれる。
変更するだけで完全な技術変更能力を提供する。同一基
板上のチップ間配線の技術変更は、計算機の性能を低下
させるECパッドや、個別配線を使用せずに、基板の最
小面積を利用して行なうことができる。このような変更
は、配線されるチップと基板との間に挿入される、容易
に修正できるチップ介在物によって行なわれる。
この介在物は、導電性のバイアと、これらのバイアに選
択的に接続される多重内部配線面を宵する。デバイス・
チップ間の配線の変更は、導電性バイアの選択されたも
のと、多重配線面との間、および多重配線面どうしの間
の適当な介在物内の接続を変更することによって行なわ
れる。一般に所定ECに対しては、3個の介在物を変更
する必要がある。すなわち、−緒に接続すべき2個のデ
バイス・チップの真下に配置された2個の介在物と、チ
ップの相互接続配線の方向を変更する必要のある第3の
場所で基板上に配置された第3の介在物である。この介
在物の変更は、適当な内部配線面と、バイアとの間に短
いジャンパ・メタラージを追加し、不要な接続を避ける
べき他のバイアの穴あけを行なわないことにより、容易
に行なわれる。
択的に接続される多重内部配線面を宵する。デバイス・
チップ間の配線の変更は、導電性バイアの選択されたも
のと、多重配線面との間、および多重配線面どうしの間
の適当な介在物内の接続を変更することによって行なわ
れる。一般に所定ECに対しては、3個の介在物を変更
する必要がある。すなわち、−緒に接続すべき2個のデ
バイス・チップの真下に配置された2個の介在物と、チ
ップの相互接続配線の方向を変更する必要のある第3の
場所で基板上に配置された第3の介在物である。この介
在物の変更は、適当な内部配線面と、バイアとの間に短
いジャンパ・メタラージを追加し、不要な接続を避ける
べき他のバイアの穴あけを行なわないことにより、容易
に行なわれる。
E、実施例
第1図を参照すると、技術変更(EC)介在物1が、デ
バイス・チップ2と基板3との間に設けられている。1
個または複数の減結合コンデンサ4も、チップ2に隣接
して介在物1に取り付けられている。各介在物は、電圧
分配パターン(VTlvRおよびvc)、EC配線層(
Xおよびy)ならびに再分配層等のメタライゼーション
層を育スる、一連の積層し焼成したグリーン・シートか
らなる。
バイス・チップ2と基板3との間に設けられている。1
個または複数の減結合コンデンサ4も、チップ2に隣接
して介在物1に取り付けられている。各介在物は、電圧
分配パターン(VTlvRおよびvc)、EC配線層(
Xおよびy)ならびに再分配層等のメタライゼーション
層を育スる、一連の積層し焼成したグリーン・シートか
らなる。
介在物1の表面上には、短いファンアウト導体5が置か
れ、介在物1および基板3を貫通する信号バイアおよび
電力バイア8に直接アクセスできない接点6および7に
対してコンデンサ4とチップ2との間で、信号または電
力の接続を行なう。接点6などのチップ接点(たとえば
ソルダ・ボール)の数より、バイアの数のほうが少ない
ことに注意されたい。
れ、介在物1および基板3を貫通する信号バイアおよび
電力バイア8に直接アクセスできない接点6および7に
対してコンデンサ4とチップ2との間で、信号または電
力の接続を行なう。接点6などのチップ接点(たとえば
ソルダ・ボール)の数より、バイアの数のほうが少ない
ことに注意されたい。
基板3は従来のものであり、上に支持された介在物の相
互接続のためと、動作電圧および信号を、各介在物を介
してデバイス・チップに供給するための多数のメタライ
ゼーション層(うち数層が示しである)からなるもので
ある。介在物1と同様に、基板3にも、通常メタライズ
されたセラミック・シート構造が用いられる。第2図は
、介在物が基板3を介して相互に接続される方法を示す
略図である。与えられた介在物の各x(EC)配線(介
在物1のライン9等)は、通常同じ行の他のすべての介
在物の対応するライン(たとえば介在物2のライン9°
および介在物3のライン9″)に接続される。第2図に
示すように、y(EC)配線についても、対応する相互
関係が成立する。
互接続のためと、動作電圧および信号を、各介在物を介
してデバイス・チップに供給するための多数のメタライ
ゼーション層(うち数層が示しである)からなるもので
ある。介在物1と同様に、基板3にも、通常メタライズ
されたセラミック・シート構造が用いられる。第2図は
、介在物が基板3を介して相互に接続される方法を示す
略図である。与えられた介在物の各x(EC)配線(介
在物1のライン9等)は、通常同じ行の他のすべての介
在物の対応するライン(たとえば介在物2のライン9°
および介在物3のライン9″)に接続される。第2図に
示すように、y(EC)配線についても、対応する相互
関係が成立する。
ブリッジ嗜ライン(ライン10および101等)が、第
1図に示すように、隣接する介在物の対応するバイア(
バイア11および12等)および表面メタライゼーショ
ン(13等)により与えられる。
1図に示すように、隣接する介在物の対応するバイア(
バイア11および12等)および表面メタライゼーショ
ン(13等)により与えられる。
ECを行なうためには、介在物のXライン間、および介
在物のyライフ間の通常の接続を中断する必要がある。
在物のyライフ間の通常の接続を中断する必要がある。
これは単に、置換(EC)回路網の始めと終りに位置す
る置換介在物を製作するときに、適当なバイア・ホール
(11および12等)の穴あけをしないことによって行
なうことができる。置換(EC)回路網のラインの方向
が変わる位置の介在物を変更することも必要である。こ
れは、第2図、第3A図、第3B図および第3C図を参
照することにより、良く理解することができる。
る置換介在物を製作するときに、適当なバイア・ホール
(11および12等)の穴あけをしないことによって行
なうことができる。置換(EC)回路網のラインの方向
が変わる位置の介在物を変更することも必要である。こ
れは、第2図、第3A図、第3B図および第3C図を参
照することにより、良く理解することができる。
第3図に示す例は、介在物3上のバイア15を、この発
明のEC技術を用いて、介在物7上のバイア16に接続
するものと仮定している。所要のECを行なうための置
換介在物3.9および7を第3図に示す。まず、第3A
図の置換介在物3では、バイア15は、基板まで延びな
いように底部シートには穴あけされない。バイア15は
介在物3の内部の配線層を通って左端のバイア(第2図
の介在物3では下端の左から3番目のバイア接点に対応
)に延び、介在物6のy配線を介して介在物9へ行き、
介在物9で方向を変えられて、X配線を通って介在物7
へ延びている。なお、第3A図、第3B図および第3C
図は、ECを行なうのに直接関係する各介在物のXおよ
びy (EC)層を目立たせるために簡略化しである。
明のEC技術を用いて、介在物7上のバイア16に接続
するものと仮定している。所要のECを行なうための置
換介在物3.9および7を第3図に示す。まず、第3A
図の置換介在物3では、バイア15は、基板まで延びな
いように底部シートには穴あけされない。バイア15は
介在物3の内部の配線層を通って左端のバイア(第2図
の介在物3では下端の左から3番目のバイア接点に対応
)に延び、介在物6のy配線を介して介在物9へ行き、
介在物9で方向を変えられて、X配線を通って介在物7
へ延びている。なお、第3A図、第3B図および第3C
図は、ECを行なうのに直接関係する各介在物のXおよ
びy (EC)層を目立たせるために簡略化しである。
VTlVRlvc等の他の層は、説明を簡単明瞭にする
ために省略しである。上述のように、バイアの穴あけを
行なわないことにより、先夜しているが最早不要になっ
た相互接続回路網を除去することができる。
ために省略しである。上述のように、バイアの穴あけを
行なわないことにより、先夜しているが最早不要になっ
た相互接続回路網を除去することができる。
希望する置換(EC)回路網は、第2図、第3A図、お
よび第3C図に示すように、介在物3および7の適当な
Xおよびy配線に対して接続15および16を形成する
ことにより開設される。介在物のXおよびy配線は通常
第2図に示すように、行または列に沿って接続されてい
るので、選択されない方向の接続を遮断するため、介在
物上のバイアを除去することが必要になる。したがって
、第3A図、第3B図および第3C図に示すように、介
在物3.9および7には追加のバイアは穴あけされない
。追加の接続およびラインの構造(第3A図および第3
C図における15および16等)は、この分野で用いら
れておりまた第1図の基板3の製造にも用いられる、周
知のメタライゼーション形成技術によって、置換介在物
用のグリーン・シートに付加することができる。
よび第3C図に示すように、介在物3および7の適当な
Xおよびy配線に対して接続15および16を形成する
ことにより開設される。介在物のXおよびy配線は通常
第2図に示すように、行または列に沿って接続されてい
るので、選択されない方向の接続を遮断するため、介在
物上のバイアを除去することが必要になる。したがって
、第3A図、第3B図および第3C図に示すように、介
在物3.9および7には追加のバイアは穴あけされない
。追加の接続およびラインの構造(第3A図および第3
C図における15および16等)は、この分野で用いら
れておりまた第1図の基板3の製造にも用いられる、周
知のメタライゼーション形成技術によって、置換介在物
用のグリーン・シートに付加することができる。
介在物中のバイアからXおよびyのECラインに接続を
行なう際の自由度を高めるため、各介在物に再分配層を
追加するのが好ましい。隣接のラインがすでに使用され
ていれば、再分配層上の短いジャンパを用いて、当該バ
イアを近くの隣接していないXまたはyラインに接続す
ることができる。
行なう際の自由度を高めるため、各介在物に再分配層を
追加するのが好ましい。隣接のラインがすでに使用され
ていれば、再分配層上の短いジャンパを用いて、当該バ
イアを近くの隣接していないXまたはyラインに接続す
ることができる。
F0発明の効果
以上述べたように、この発明によれば、ファンアウト・
ラインまたはECパッドのための余分なモジュールΦス
ペースを必要とせずにECを行なうことができる。所定
のECを行なう場合は、少数の介在物を交換するだけで
、残りのモジュールの修正を行なう必要はない。モジュ
ールの性能は、EC置換介在物の存在により悪影響を受
けることはない。置換介在物は簡単に、経済的に作成す
ることが可能で、ECに必要な時間が短縮される。
ラインまたはECパッドのための余分なモジュールΦス
ペースを必要とせずにECを行なうことができる。所定
のECを行なう場合は、少数の介在物を交換するだけで
、残りのモジュールの修正を行なう必要はない。モジュ
ールの性能は、EC置換介在物の存在により悪影響を受
けることはない。置換介在物は簡単に、経済的に作成す
ることが可能で、ECに必要な時間が短縮される。
第1図は、この発明による2個の介在物を含む、モジュ
ールの断面図、 第2図は、配線の変更(EC)を示す、介在物のマトリ
ックスの平面図、 第3A図、第3B図および第3C図は、第2図に示すE
Cの実施に関連する3個の介在物の概略断面図である。 出願人 インターナショナル−ビジネス・マシーンズ
・コーポレーシeン 代理人 弁理士 山 本 仁 朗(外1名) FIG、2 FIG、3A FIG、3B FIG、3C
ールの断面図、 第2図は、配線の変更(EC)を示す、介在物のマトリ
ックスの平面図、 第3A図、第3B図および第3C図は、第2図に示すE
Cの実施に関連する3個の介在物の概略断面図である。 出願人 インターナショナル−ビジネス・マシーンズ
・コーポレーシeン 代理人 弁理士 山 本 仁 朗(外1名) FIG、2 FIG、3A FIG、3B FIG、3C
Claims (1)
- 【特許請求の範囲】 (a)複数のチップと、 (b)配線層を含む基板と、 (c)各上記チップと上記基板との間に配置された介在
物であって、上記チップと上記基板とを接続するための
導電性バイアを含む導電性バイア及び複数の内部配線面
を有するものと、 (d)複数の上記介在物の選択された上記導電性バイア
と選択された上記内部配線面とを接続するための手段と
、 を有し、複数の上記チップが上記選択された導電性バイ
ア及び上記選択された内部配線面を含む配線経路で相互
接続されていることを特徴とするチップ接続構造体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US93148886A | 1986-11-17 | 1986-11-17 | |
US931488 | 1986-11-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63131560A true JPS63131560A (ja) | 1988-06-03 |
JPH0239101B2 JPH0239101B2 (ja) | 1990-09-04 |
Family
ID=25460858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20199887A Granted JPS63131560A (ja) | 1986-11-17 | 1987-08-14 | チップ接続構造体 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0268111A3 (ja) |
JP (1) | JPS63131560A (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2569053B2 (ja) * | 1987-06-26 | 1997-01-08 | キヤノン株式会社 | イメ−ジセンサ |
FR2634340B1 (fr) * | 1988-07-13 | 1994-06-17 | Thomson Csf | Dispositif d'interconnexion entre un circuit integre et un circuit electrique, application du dispositif a la connexion d'un circuit integre notamment a un circuit imprime, et procede de fabrication du dispositif |
FR2647961B1 (fr) * | 1989-05-30 | 1994-04-08 | Thomson Composants Milit Spatiau | Circuit electronique a plusieurs puces, en boitier ceramique avec puce d'interconnexion |
DE3925554A1 (de) * | 1989-08-02 | 1991-02-07 | Schroff Gmbh | Baugruppentraeger bzw. gehaeuse fuer die aufnahme von elektronische bauelemente aufweisenden steckbaugruppen |
JPH0378290A (ja) * | 1989-08-21 | 1991-04-03 | Hitachi Ltd | 多層配線基板 |
US5414637A (en) * | 1992-06-24 | 1995-05-09 | International Business Machines Corporation | Intra-module spare routing for high density electronic packages |
US5475262A (en) * | 1992-08-07 | 1995-12-12 | Fujitsu Limited | Functional substrates for packaging semiconductor chips |
US5382827A (en) * | 1992-08-07 | 1995-01-17 | Fujitsu Limited | Functional substrates for packaging semiconductor chips |
US5371654A (en) * | 1992-10-19 | 1994-12-06 | International Business Machines Corporation | Three dimensional high performance interconnection package |
GB2307334A (en) * | 1995-11-16 | 1997-05-21 | Marconi Gec Ltd | Electronic component packaging |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52140866A (en) * | 1976-05-20 | 1977-11-24 | Matsushita Electric Ind Co Ltd | Printed circuit board |
JPS549767A (en) * | 1977-06-24 | 1979-01-24 | Nippon Electric Co | Substrate for multiilayer wiring |
JPS589597A (ja) * | 1981-07-10 | 1983-01-19 | Fuji Xerox Co Ltd | ステツプモ−タ駆動回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5687395A (en) * | 1979-12-18 | 1981-07-15 | Fujitsu Ltd | Semiconductor device |
JPS5720448A (en) * | 1980-07-11 | 1982-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device |
JPS6127667A (ja) * | 1984-07-17 | 1986-02-07 | Mitsubishi Electric Corp | 半導体装置 |
US4617730A (en) * | 1984-08-13 | 1986-10-21 | International Business Machines Corporation | Method of fabricating a chip interposer |
-
1987
- 1987-08-14 JP JP20199887A patent/JPS63131560A/ja active Granted
- 1987-10-27 EP EP87115760A patent/EP0268111A3/en not_active Withdrawn
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52140866A (en) * | 1976-05-20 | 1977-11-24 | Matsushita Electric Ind Co Ltd | Printed circuit board |
JPS549767A (en) * | 1977-06-24 | 1979-01-24 | Nippon Electric Co | Substrate for multiilayer wiring |
JPS589597A (ja) * | 1981-07-10 | 1983-01-19 | Fuji Xerox Co Ltd | ステツプモ−タ駆動回路 |
Also Published As
Publication number | Publication date |
---|---|
EP0268111A2 (en) | 1988-05-25 |
JPH0239101B2 (ja) | 1990-09-04 |
EP0268111A3 (en) | 1988-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4803595A (en) | Interposer chip technique for making engineering changes between interconnected semiconductor chips | |
US7075185B2 (en) | Routing vias in a substrate from bypass capacitor pads | |
US5903050A (en) | Semiconductor package having capacitive extension spokes and method for making the same | |
JP3138383B2 (ja) | マルチチップモジュール | |
KR100298282B1 (ko) | 적층모듈용기판및적층모듈 | |
US6545876B1 (en) | Technique for reducing the number of layers in a multilayer circuit board | |
US6908314B2 (en) | Tailored interconnect module | |
US11063017B2 (en) | Embedded organic interposer for high bandwidth | |
EP0535479A1 (en) | Multichip integrated circuit packages and systems | |
JPH07297354A (ja) | 集積回路及び集積回路のピン割り当て方法及び実装方法 | |
JP2005515611A (ja) | インターポーザを有する高性能低コスト超小型回路パッケージ | |
JPH0642523B2 (ja) | 直接書込み設計変更能力を有する電子回路システム | |
WO1998010630A1 (en) | An integrated circuit package | |
KR20030076404A (ko) | 다층 회로기판에서 층수를 줄이는 기술 | |
JPH0770673B2 (ja) | 集積回路キャリア | |
JPS63131560A (ja) | チップ接続構造体 | |
EP1361612B1 (en) | Organic substrate for flip chip bonding | |
Clark et al. | IBM multichip multilayer ceramic modules for LSI chips-design for performance and density | |
JPH0542140B2 (ja) | ||
US6121678A (en) | Wrap-around interconnect for fine pitch ball grid array | |
US20150170996A1 (en) | Through-mesh-plane vias in a multi-layered package | |
US20030043560A1 (en) | Printed circuit board having a microelectronic semiconductor device mount area for trace routing therethrough | |
EP1714530A1 (en) | Method for increasing a routing density for a circuit board and such a circuit board | |
US5691569A (en) | Integrated circuit package that has a plurality of staggered pins | |
CN110911384A (zh) | 一种嵌入式无源桥接芯片及其应用 |