JPS6147662A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、光電変換作用、増幅作用およびスイッチング
作用を併せ持つ静電誘導トランジスタを撮像素子として
用いる固体撮像装置に関するものである。

（従来技術） 静電誘導トランジスタ（５ｔａｔｉｃ　Ｉｎｄｕｃｔｉ
ｏｎＴｒａｎｓｉｓｔｏｒ　；以下ＳＩＴと略称する）
を撮像素子として用いる固体撮像装置は、従来種々提案
されており、例えばＳＩＴとして零ゲートバイアス下で
オフ状態にあるノーマリオフ形のものを用いるものがあ
る。このノーマリオフ形のＳＩＴを用いる固体撮像装置
においては、電荷注入域で信号を読出すため、振幅の大
きなスパイク状信号が得られるという特長を有するが、
他方では読出し時のＳ工Ｔゲート電位の実行的使用範囲
が、ＳＩ’ｌ”がオン状態になり始める正のピンチオフ
電圧から、ゲートからソースへの電荷注入が起こるゲー
ト電圧までと狭いため、扱える入射光量範囲が狭く、し
たがって飽和露光量が小さいという問題がある。

このような問題を解決するものとして、ＳＩＴとして零
ゲートバイアス下でオン状態にあるノーマリオン形のも
のを用いる固体撮像装置が開発されている。第２図Ａは
本願人が既に開発したノーマリオン形のＳｌ、Ｔを用い
る一例の固体撮像装置の一画素を構成するＳＩＴの断面
構造を示し、第２図Ｂは全体の回路構成を示すものであ
る。

第２図Ａに示すｓｒ、’ｒｌはドレインとなるｎ＋また
はｎ形基板２上にチャネルを形成するｎ−エピタキシャ
ル層８を成長させ、このエピタキシャル層８の表面に熱
拡散法等によりｎ＋ソース領域４、ｐ　ゲート領域５を
形成すると共に、ソース領域４にはソ７ス電極６を接合
して設け、ゲート領域５にはＳｉｎ、等の絶縁膜７を介
してゲート電極８を被着してゲート領域５上にゲートキ
ャパシタ９を形成したものである。この５ＩＴｌを、埋
込絶縁物等より成る分離領域１０により隣接する画素と
分離して同一基板上にマトリックス状に形成する。

第２図Ｂにおいて、マトリックス状に形成された各画素
を構成する５ＩＴＩ−１１〜１−　ｍｎのドレイン（基
板）にはビデオ電圧Ｖ、を印加し、Ｘ方向に配列された
各行のＳＩ’Ｉ’群１−１１〜１””　”　ｎ；　”’
　：　１−　ｍ　１〜１−　ｍｎのゲート電極には各行
ライン１１−１　、・・・、１１−ｍを接続して垂直走
査回路１２により行選択信号ＯＧ０．・・・。

”Ｇｍを印加する。また、Ｙ方向に配列された各列のＳ
ＩＴ群１−１１〜１−ｍ１　；・・・；１−１ｎ〜１−
ｍｎのソース電極には各列ライン１８−１゜・・・、１
８−ｎを接続し、これらの列ラインの一端を各列選択ト
ランジスタ１４−１　、・・・、　１４−　ｎ。

共通のビデオライン１５および負荷抵抗１６を経て接地
して、各列選択トランジスタ１４−１　、・・・。

１４−ｎのゲートに水平走査回路１７から列選択信号グ
　、・・・、グ。ｎを印加し、各列ライン１８−１、・
・・、１８−　ｎの他端を各リセットトランジスタ’ｔ
ｓ−’ｔ　ｌ・・・、１８−ｎを経て接地して、これら
各リセットトランジスタ１８−１−ｉ８−ｎのゲートに
リセット信号ＯＲを印加する。

第２図Ｃは行ライン１１−１〜１１−ｍ、列選択トラン
ジスタ１４−１〜１４−ｎおよびリセットトランジスタ
１８−１〜１８−ｎに印加する各信号の波形を示すもの
である。第２図Ｏから明らかなように、この固体撮像装
置においては、行ライン１１−１〜１１−ｍを順次選択
すると共に、各行ラインの選択下において列ライン１８
−１〜ｘａ−ｎｔｌｌＩｔ次選択して画素信号を読出し
、各行ラインにおいて信号読出し期間ｔＨが完了してか
ら次の行ラインの選択に移る水平ブランキング期間ｔＢ
Ｌにその行ラインの全ての画素を同時にリセットするも
のであるが、各画素がノーマリオン形のＳＩＴで構成さ
れているため、そのゲートに印加する行選択、信号ＯＧ
□〜グ。□は８値レベルとして負のピンチオフ電圧での
読出しを行なうようにしている。

第２図Ｃにおいて、水平ブランキング期間ｔＢＬには、
リセットトランジスタ１８−１〜１８−Ｈに印加するリ
セット信号９６Ｒによって、全ての画素のソースに接続
された列ライン１８−１〜１８−ｎの電位が強制的に零
電位に設定されると同時に、ある行ライン例えば行ライ
ン１１−１に印加される行選択信号グ　が最大の振幅値
ＶｊＨとなるＧま ために、行ライン１１−１に接続された全ての画素１−
１１〜１−Ｉｎの７０−ティングゲート、すなわちゲー
ト領域とゲートキャパシタとの間は、零電位となった列
ライン１８−１〜１３−ｎに接続されたソースに対して
順方向にバイアスされ、これによりそれまで光入射によ
ってゲート領域に蓄積されていた光電荷（正孔）はソー
ス領域にはき出され、最終的にソースに対するフローテ
ィングゲートの電位はゲート−ソース間のビルトイン電
圧■ｂｉに落着く。これが、１ラインの画素のゲート電
位のリセットすなわち光蓄積電荷のリセット動作である
。

各行ラインにおいて、電圧ＶｓＢの印加が切れると、同
時にそのラインの画素のゲート電位は、容量結合によっ
てビルトイン電圧■ｂ土に対しほぼ’−ｖＯＲだけ、よ
り詳しくはゲートキャパシタ９の容量をＣＧ−、フロー
ティングゲートのソースおよ°びチャネル部に対する寄
生接合容量を匂とすると、 たけ逆バイアスされるから、 となる。

信号読出し時二は、選択された行ラインに電圧ｖｐｆＧ
が印加されるから、これによりそのラインの画素の７０
−ティングゲートの電位は、やはり同じ容量結合によっ
てほぼ■ｚＧだけ上昇するが、そのゲート領域にはこの
ラインの前のゲートリセット時以来入射光によってエピ
タキシャル層内に発生した電子−正孔対のうちの正孔が
著積されつづけるから、その電荷の読出し時までの積分
値をＱｐとすれば、そ、の光蓄積電荷によるゲート電位
の上昇分は、Ｑｐｌｏｏ（ミΔＶａｐ　）となる。した
がって、読出し時のゲート電位は、はぼ（ｖｂｉ　”’
　ｖｙＩＲ）十ｖｆｌＩ０＋Ｑｐ１０Ｇとなる。ここで
、各画素のピンチオフ電圧■。ｏを（ｖｂｌ　−Ｖｊｎ
　＋Ｖｓａ　）となるように設定すれば、信号読出し時
においてゲート電位ｖＧのピンチオフ電圧ＶＧｏを越え
る分は光電荷流入によるゲート電位上昇分のみとなり為
相対入射光ｆｔｔｐに対する相対出力Ｖ。ｕｔおよびゲ
ート電位■Ｇに対する信号電流よりはそれぞれ第８図Ａ
およびＢに示すようになる。

しかし、上述した固体撮像装置においては、ゲート電位
リセット後画素信号読出し時までの光電荷の蓄積期間内
において、強い入射光によりその光電荷蓄積によるゲー
ト電位上昇分Δｖｏｐが、Δ■Ｇｐ〉■ルとなると、そ
のフローティングゲートの電位ｖＧが、 ｖＧ＝ｖｂｉ−■りＲ十ΔｖＧｐ＞ｖＧ。

となり、その画素が非選択時であるにも拘らずゲート電
位Ｖａがピンチオフ電圧■Ｇｏを越工てＳＩＴがオン状
態となる。このため、この画素の列ラインが選択された
ときに、その非道ＩＲ画素の電流が実際に選択された画
素の信号電流に重畳され、こ゛れが負荷抵抗１６を経て
画素信号として読出されるために、正常な撮像ができな
くなる不都合がある０ このような不都合を解決する対策として、ピンチオフ電
圧■Ｇｏを一定のまま行選択信号の電圧ＶｓＢおよびｖ
ＯＧを大きくすることにより、上記の不都合が発生する
光電荷の積分値（ΔＶＧｐ　）を大きくすることが考え
られるが、これは飽和露光量を変えることを意味するた
め、撮像装置設計上の自由度を狭めることになると共に
、またこのようにしてもよい強い入射光があると同様な
不都合が生じるため根本的な解決策とはならない。

以上のように、ノーマリオン形のＳＩＴを用いる固体撮
像装置においては、ノーマリオフ形ノモのに比べ読出し
時のＳＩＴゲート電位の実効的使用範囲を広くでき、し
たがって扱える入射光量範囲を広く、すなわち飽和露光
量を大きくできるが、他方ではピンチオフ電圧ｖＧｏが
負であるために、入射光が強い場合においてゲートを位
ｖＧがピンチオフｔ８Ｅｖｏｏを越えて上昇することに
より、ゲ。

°−ト非選択時にも拘らず信号電流が流れるいわゆる半
選択信号現象が起る問題がある。この半選択信号現象は
、７０一テイングゲート電位ＶＧがｖＧ＝　ＶＧＯ＋　
Ｖｓｇ　（Ｖｂｌ　−ＶｊＨ＋　ＪＶＧｐ＝　ＶＧＯ（
Ｄ　場合）であったときの信号出力電圧が飽和出力電圧
となる場合には、これまでの撮像装置で間顆にされてい
るブルーミング現象と、現象としては等しくなるが、Ｖ
Ｇ　＞　ＶＧＯ＋　ＶｓＧの条件下では信号出力電圧が
飽和出力電圧に達することが一般的であるため、この場
合にはブルーミング現象の起こるより暗い入射光量域で
上記の半選択信号の問題が発生することになる。

（発明のば的ン 本発明の目的は、特に上述したノーマリオン形のＳＩＴ
を用いる場合の半選択信号現象の発生を有効に防止でき
、しかも容易に高密度化し得るよう適切に構成した固体
撮像装置を提供しようとするものである。

（発明の概要） 本発明の固体撮像装置は、複数の行ラインおよび複数の
列ライン間にマトリック状に配列される各画素を、撮像
素子としてのＳＩＴと、このＳＩＴのゲートに接続した
ソース−ドレイン通路を有する縦形の制御トランジスタ
とをもって構成し、この制御トランジスタを選択的に導
通させることにより、非選択画素のＳＩＴのピンチオフ
電圧を越える分の光蓄積電荷をその制御トランジスタの
ソース−ドレイン通路を経そ放出させるよう構成したこ
とを特徴とするものである。

ここで、制御トランジスタは横形に構成しても半選択信
号現象の発生を有効に防止することができるが、横形に
構成すると画素面積に対する撮像領域の比率（いわゆる
開孔率）が悪くなって、高密度化を計る上で大きなマイ
ナス要因となってしまう。

（実施例） 第１図Ａ−Ｇは本発明の第１実施例を示すもので、第１
図Ａは全体の回路構成を表わす。画素２１−１１〜ｇｌ
−ｍｎは同一基板にマトリックス状に形成し、その各々
の画素は撮像素子とじてのｎチャネル・ノーマリオン形
の５ＩＴ２２と、そのフローティングゲート２８に設け
たゲートキャパシタ２４と、フローティングゲート２８
に接続したソース−ドレイン通路を有するｐチャネルエ
ンハンスメント形の制御トランジスタ２５とをもって構
成する。各画素を構成するＳＩＴのドレイン（基板）に
はビデオ電圧ＶＤを印加し、Ｘ方向に配列された各行の
画素群２１−１１〜２１−１　ｎ；　”・；　２１−　
ｍ　１〜２１−　ｍ　ｎのＳＩＴのゲートキャパシタに
は各行ライン２６−１．・・・。

２６−ｍを接続して垂直走査回路２７により行選択信号
ダ。０．・・・、グ。□を印加する。また、Ｙ方向に配
列された各列の画素群２１−１１〜２１−ｍ１　；・−
；２ｌ−Ｉｎ　〜２１−ｍｎのＳＩＴのソー、？、には
各列ライン２８−１．・・・、２８−ｎを接続し、これ
らの列ラインを各列選択トランジスタ２９−１．・・・
、ｇｏ−ｎｓ共通のビデオライン３０および負荷抵抗８
１を経て接地して、各列選択トランジスタ２９−１　、
・・・、２９−Ｈのゲートに水平走査回路８２から列選
択信号メロ□、・・・。

ｊ’ｓｎを印加する。さらに、各画素を構成する制御ト
ランジスタ２５のゲートおよびドレインには、それぞれ
制御ゲートライン８８およびオーバーフロードレインラ
イン８４を接続して制御ケート信号グ。および制御ドレ
イン電圧Ｖ。を印加する。

第１図Ｂは一画素の構成を示す平面図であり、第１図Ｃ
はそのＩ−１’線断面図である。基板４０はＳＩＴのド
レインを構成するもので、ｎまたはｎ＋＋半導体を用い
、この基板４θ上にｎ−またはｎ形エピタキシャル層４
１を成長させた後、反応性イオンエツチング法（ＲＩＥ
法）等によって画素を四方から取り囲むようにエピタキ
シャル層４１を堀り込んで画素の分離領域となるＵ字状
またはＶ字状の溝４２を形成する。この溝４２の深さは
、第１図０のように底が基板４０に達しない程度でも、
また底が基板４０に若干食い込む程度でもどちらでもよ
い。次に溝４２以外の領域にマスク層（レジストまたは
酸化膜等のイオン注入に対してマスク効果を有するもの
）を残したまま、基板４０に垂直方向からｐ＋形ビイオ
ン代表的にはボロンイオン）を注入し、これによって溝
４２の底部に制御トランジスタのドレインとして作用さ
せるためのｐ＋＋散層４８を形成する。その後、酸化に
よって溝４２の内壁を酸化膜４４で覆い、次いで減圧Ｏ
ＶＤ法等により不純物をドープした多結晶シリコン４５
で溝４２の内部を埋め尽して制御トランジスタの制御ゲ
ート電極を形成する。

以後、通常の製造工程に従って各画素領域にＳＩＴを形
成する。

第１図ＢおよびＣにおいて、ＳＩＴのゲートおよびソー
スはそれぞれエピタキシャル層４１の表面に形成したｐ
＋＋散層４６およびｎ＋＋散層４７をもって構成し、ｎ
＋＋散層４７は例えば多結晶シリコンより成る配線層４
８を経て対応する列ライン２８−１に接続し、ｐ＋＋散
層４６上にはゲート酸化膜を介して行ラインを形成する
例えば多結晶シリコンより成る行ライン＄３４９−ｉを
被着して、行ライン電極がｐ＋＋散層４６と対向する部
分にゲートキャパシタを形成する。なお、ｐ＋＋散層４
６は溝４２の近傍まで延在して形成して制御トランジス
タのソースとしても作用させ、これにより画素の分離領
域に沿ってｐ＋拡散層４Ｂをソース、ｐ＋拡散層４８を
ドレインとするＭＯＳゲート構造の縦形の制御トランジ
スタを形成する。

溝４２内に設けた制御トランジスタの制御ゲート電極４
５の取出し端子は、例えば溝４２を画素アレイ部の外側
まで延在して形成し、この外側の部分において第１図り
に示すように、同様にｐ＋拡散層４８、酸化膜４４およ
び制御ゲート電極４５を形成した後、溝上の酸化膜５０
にコンタクト用の穴５１を形成し、この穴５１を通して
制御ゲート電極４５に接触させて取出し端子としての例
えばアルミニウムより成るゲート端子５２を設けて制御
ゲート、信号ダ。を印加するようにする。

また、溝４２の底部に形成したｐ　拡散層４８、すなわ
ち制御トランジスタのオーバーフロードレインライン８
４は、例えば第１図Ｅに平面図を、第１１１Ｆにそのｍ
　−ｎ’線断面図を示すように、画素アレイ部の外側ま
でそれぞれ延在させた溝４２の終端部を連結するように
、その終端部に沿ってその幅Ｗ０よりも８〜５倍の幅Ｗ
２の溝５８を形成して、この溝５８の部分に設ける。こ
の取出し端子の形成にあたっては、先ず溝５８の部分に
上述した溝４２における製造工程によってｐ＋拡散層４
８、酸化膜４４および制御ゲート電極４５を形成する。

ここで、制御ゲート電極４５を形成するために多結晶シ
リコンを減圧ＯＶＤ法等により堆４２よりも幅の広い溝
５８の部分においては、溝５８が多結晶シリコンで埋め
尽されずその両側の段差部に断面三角形状に堆積する。

次に、熱酸化を行なって溝５８の部分において堆積した
多結晶シリコンの周囲を酸化膜５４で覆った後、底部中
央の酸化膜５４にコンタクト用の穴５５を溝５．８に沿
って形成する。その後、残った７字形の溝の部分に減圧
ＯＶＤ法等により再び多結晶シリコンを堆積してこれを
コンタクト用の穴５５を通してｐ＋拡散層４８に接触さ
せてドレイン電ａ５６を形成すると共に、デバイス表面
の平坦化を行なう。

次に、このドレイン電極５６上に金属配線より成るオー
バーフロードレインライン８４を電気的に接続すること
により、最終的にｐ＋拡散層４８の取出し端子を形成し
て制御ドレイン電圧ｖ０を印加するようにする。

以下、本実施例の動作を第１図Ｇに示す信号波形図を参
照しながら説明する。本実施例においても、上述したと
同様、行ライン２６−１〜２６−ｍを順次選択すると共
に、各行ラインの選択下において列ライン２８−１〜２
８−ｎを順次選択するＸＹアドレス方式により画素信号
を順次読出し、各行ラインにおいて信号読出し期間ｔＨ
が完了してから次の行ラインの選択に移る水平ブランキ
ング期間ｔＢＬにその行ラインの全ての１画素を同時に
リセットするもの、であるが、特に画素２１．１−、　
ｔｇ、　ｓに注目し、そのフローティンゲートの電位Ｖ
Ｇ（２゜２）の変化を第１１ＭＧに示してその動作を説
明する。なお、第１図Ｇに示す画素２１−２２のフルー
ティングゲートの電位ＶＧ（２、２）において、破線は
撮像中光入射が無い場合の電位を表わす。゛タイミング
上１において、行ライン２６−２に印加される行選択信
号ｐｇ、が電圧Ｖ、。になると、コノ行ラインに接続さ
れた各ＳＩＴの７０−ティングゲートの電位はほぼＶ　
　より詳しくはゲーグＧ） トキャバシタ２４の容量をＣＧ％ｐ＋拡散層４６の寄生
拡散容量をＯＪとすると、 だけ上昇する。

タイ゛ミングｔ、において、列選択信号Ｊ’ｓｇが高レ
ベルとなって列ライン２８−２すなわち画素２１−２２
が選択されると、そのときの画素２１−２２のゲート電
位ＶＧ　（２、２）に依存した信号電流が列ライン２８
−２、列選択トランジスタ□２９−Ｑおよびビデオライ
ン８ｏを経て負荷抵抗ａ１に流れ、その負荷抵抗８】の
電圧降下がら出力信号電圧■。ｕｔとして読出される。

この信号読出しにおいては、通常フローティングゲート
に蓄積されている光電荷がそのまま保持されるから、゛
非破壊読出しとなる。

次に、最終列ライン２８−ｎの選択が終了し、行ライン
２６−２に接続された全ての画素２１−２１〜２ｌ−２
Ｈの信号読出しが完了したタイミングｔ８、すなわち水
平ブランキング期間ｔＢＬの開始において、制御ゲート
ライン８８に印加する制御ゲート信号０゜を制御トラン
ジスタ２５が導通（オン）する電圧−Ｖｐ。とする。こ
のとき、制御ゲート電極４５の部分での表面電位９６ｓ
はＪｉ！ｆ８（０）→０８（−Ｖグ。）と変化し、ゲー
ト電位ｖＧ（２、２）は電位０ｓ（−Ｖ、。）に強制的
にクランプされ、これによりゲー）電位がリセットされ
て読出し以後の光入射によってゲートに蓄積された光電
荷Ｑｐがはき出される。ここで、制御ゲート信号グ。の
電圧−ｖＯ８は、これが印加されたときの制御ゲート電
極４５の部分での表面電位Ｓｓ＜−Ｖ、、。）がＳＩ’
［’のピンチオフ電圧ＶＧＯにほぼ等しく、かつ制御ド
レイン電圧Ｖ。に対してｉｓ　（−Ｖ、１ｏ）　＞　Ｖ
Ｃとなるように設定する。

タイミングｔ１、すなわち水平ブランキング期間ｔＢＬ
の終了時点において、行選択信号ダ。、を低レベルにす
ると共に、制御ゲート信号グ。を零ボルトとする。この
ようにすると、ゲート電位ＶＧ　（２ｖ　２　）はＶＧ
　（２、２）　＝　ＤＢ　（−Ｖ、＋。）　−ＶｊＧに
下がり、以後は次回の読出しまでの撮像期間中に入射光
量に応じた光電荷の積分が行なわれて例えばＱ、／ｃｏ
（＝ΔｖＧｐ）だけ上昇する。

本実施例において、制御ゲート信号φＣは選択された行
ラインに接続された画素の制御ゲート電極のみに印加さ
れるのではなく、他の非選択状態にある全ての画素の制
御ゲート電極にも印加ぎれる。したがって、制御ゲート
信号φ。が電圧−Ｖφ。

となると、非選択画素の制御ゲート電極での表面電位も
、選択画素と同様にφ８（’−Ｖφ。）、すなわちＳ＝
　Ｉ　Ｔのピンチオフ電圧”ＧＯとほぼ等しくなるから
、−ｇの非選択画素において光電荷の蓄積が著しく、そ
れによるゲート電位の上昇分Δ”ＧＰが、φ８（−Ｖφ
Ｇ）　−ＶφＧ　＋　ΔＶＧｐ＞　φ５（−ｖφｃ　）
　、ＴなわちΔＶＧｐ　＞　ＶφＧとなっても、電位φ
５（−Ｖφ。）すなわちＳＩＴのピンチオフ電圧ＶＧｏ
；を越えるゲート電位分に相当する光電荷は制御ゲート
電極４５に沿った縦方向のチャネルを通してオーバーフ
ロードレインライン３４へとはき出される。しかも、こ
の過剰電荷のオーバーフロー動作は、行ラインが切替わ
る毎に全ての非選択画素に対して行なわれるから１強い
入射光があってもそれによって７０−ティングゲートの
電位がピンチオフ　ｍ：。

圧ｖｄｏを越えること（ゴなく、したがって半選択信号
現象の発生を有効に防止することができる。また、この
ことは等測的にブルー邊ング制御を行なっていると見る
こともできる。ざらに、各画素のリセットご、制御ゲー
ト信号φ。によりＳＩＴの７０−ティングゲートの電位
２φ５（−ｖφ。）にクランプすることによって行なう
ようにしたから、リセット時の残留光電荷を完全に無く
すことができる。

したがって、ＳＩＴのゲート−ソース間のｐｎ接合を順
方向にバイアスしてリセットす°る場合に数％見られる
残像現象も、本実施例によれば完全に抑制することがで
きる。

上述した第１実施例においては、各行ラインに印加する
行選択信号を２値信号として、水平ブランキング期間ｔ
ＢＬにおいても読出し期間における電圧ＶφＧ？印加す
るようにしたが、本発明の第２実施例においては、第４
図Ａに示すように、行選択信号を８値信号として、水平
ブランキング期間ｔＢＬにおいては読出し期間ｔＨにお
ける電圧ＶφＧよりも低い電圧ＶφＧＲヲ印加する。以
下、この第２実施例の動作を、第１図Ａ＝に示す画素２
１−２２のＳＩＴの７０−ティングゲートの電位ｖＧ（
２，２）の変化に従って説明する。

タイミングｔ８において、制御トランジスタがオンとな
り、ゲート電位ＶＧ（’２　、２１は制御ゲート信号φ
。によってφ５（−Ｖφ。）にクランプされ・これによ
りゲート電位がリセットされる。次にタイミングｔ、に
おいて、行選択信号φＧ、が低レベルとなって、その振
幅がＶφＧＲ低下するのに伴ない、ゲート電位ＶＧ（２
、Ｚ　）もＶφＧＲ低下してφ５（−Ｖφ。＋−ＶφＧ
Ｒとなる。その後、撮像期間が終了し、次に行ライン２
６−２が選択されたタイミングｔ０において、行選択信
号φ。２が読出し電圧ＶφＧになるのに伴なって、ゲー
ｈＴＩＥ位ＶＧＴ　２’、　２　）もｖφＧだけ上昇し
、φ５（−ｖφ。）−■φＧＲ＋ｖφＧとなる。ここで
、φ５（−Ｖφ。）は第１実施例と同様にＳＩＴのピン
チオフ電圧ｖＧｏとほぼ等しくとり、φ８（−ｖφ。）
十（ｖφＧ−■φＧＲ）＝■Ｇｏ＋（ｖφＧ−ｖφＧＲ
）＝ｖＧ１〉ｖＧＯとする。次に、タイミングｔ２にお
いて、列選択信号φ８２が高レベルとなることにより、
そのときのゲート電位ＶＧ（２，２１に依存した出力信
号電圧ｖｏｕｔが得られる。この場合撮像期間内に入射
光が全く無くても読出し時のゲート電位が第４図Ｃに示
すようにピンチオフ電圧Ｖｋ越えてｖＧ□とＯ な）るため信号出力電流ＩＤ（ＶＣ□）が流れる。そこ
で、本実施例では、このオフセット電圧を入射光の無い
ダミー画素の出力電圧ご用い−る等して信号出力電圧か
ら差し引いて、実際の画素信号を得る〇このようにすれ
ば、第３図Ｒにおけるような低１人射光量域における非
線形な光電変換特性を、第４図Ｂに示すように線形に大
幅に改善することができ、入射光量に正確に対応した画
像信号を得ることができる。

第５図ＡおよびＢは本発明の第３実施例を示すもので、
第５図Ａは全体の回路構成を、第５図Ｂはその動作を説
明するための信号波形を表わし、第１実施例において説
明したものと同一のものにＧ：ｌｔ同一の符号を寸して
その説明を省略する。本実施例では、各列の画素群２１
−１１〜２１．−　ｍｌ、・・・・・＋　２１−　Ｉｎ
〜２１−　ｍｎの制御トランジスタ２５の制御ゲート電
極を、６第２の列ライン６１−１．・・・・・、６１−
ｎに接続して、これらの第２の列ラインにリセット用水
平走査回路６２から制御ゲート信号φ。０．・・・・・
、φ。。を印加する。

これら制御ゲート信号φ。、〜φ。。による第２の列ラ
インの選択は、水平走査回路８２による対応する列ライ
ンの選択に対して、任意の列ライン周期分、本実施例で
は１周期分遅らせる。

以下、本実施例の動作を、上述したと同様に、画素２１
−２２のＳＩＴの７０−ティングゲートの電位ｖＧ（２
、２）の変化に従って説明する。本実［０においては、
制御ゲート信号φ。、〜φ。。のパルスのタイミングが
列毎に異なる点を除けば、基本動作は第１実施例と同じ
である。すなわち、画素２’ｌ−２２（７）’ｌ’−）
ｉＥ位ＶＧ（２、２３Ｇ：！、タイミングｔ□でＶφＧ
に上昇し、タイミングｔ、で画素２１−２２の信号読出
しが行なわれる。次に、タイミングｔ８で画素２１−２
２の制御トランジスタの制御ゲート電極に振幅−Ｖφ。

の制御ゲート信号φ。２が印加されることによって、制
御トランジスタが導通して制御ゲート電極にお）ける表
面電位がφ５（−Ｖφ。）となり、それに伴ないＳＩＴ
の７０−ティングゲートの電位ＶＧ（２、２）がφ５（
−ｖφ。）にクランプされ、これによりゲート電位がリ
セッ）２れるう制御ゲート信号φ。２が零ボルトになる
と、入射光による光電荷の蓄積が行なわれるが、タイミ
ングｔ、において、行選択信号φＧ２が低レベルとなっ
てその振幅がＶφＧ低下するのに伴ない、ゲート電位Ｖ
ｇ　（２，２）もＶφＧ低下し、以後次の読出し期間ま
で光電荷の蓄積が行なわれる。

本実施例によれば、第１実施例と同様の効果が得られる
他、読出しタイミングの異なる各列ラインの画素に対し
て、リセットタイミングを各列毎に読出しタイミングと
平行移動して遅らせるようにしたから、第１実施例でみ
られた行ラインに沿った列の異なる画素間においてリセ
ットタイミングは同時でありながら、読出しタイミング
がそれぞれ異なることに基く入射光の光電荷積分時間の
違いを完全に是正することができ、入射光に応じ６たよ
り正確な画像信号を得ることができる。

第６図は本発明の第４実施例を説明するための信号波形
図である。本実施例では、第１図Ａに示した回路構成に
おいて、撮像時間を通常の企画素読出し周期よりも短縮
させて、いわゆる電子的シャッタ機能を持たせたもので
ある。以下、本実施例の動作を第１ｔＸＪＡを参照しな
がら説明する。

本実施例では、最終列ラインの選択終了後、水平ブラン
キング期間ｔＢＬが開始するタイミングｔ０において、
行選択信号φＧよとして行ライン２６−１に、パルス幅
がｔＢｂに等しく、振幅がＶφＧのリセットパルスを印
加すると共に、同じｔＢＬ期間に全ての画素の制御トラ
ンジスタの制御ゲート電極にこれがオンとなる電圧−Ｖ
φ０の制御ゲート信号φｃ２印加して、行ライン２６−
１に接続された画素のリセットを行なう。したがって、
期間Ｔ０が行ライン２６−１のリセット周期となり、同
様に期間Ｔ２が行ライン２６−２のリセット周期となる
。この行ライン２６−１に接続された画素のリセット期
間ｔＢＬには、それ以外の行ラインに接続ぎれた全ての
画素に対して、その７０−ティングゲートの電位がφ５
Ｃ−ＶφＣ）を越える分の光電荷のオーバーフロー動作
が行なわれ、同様に行ライン２６−２におけるリセット
期間ｔＢＬにも他の行ラインについての光電荷のオーバ
ーフロー動作が行なわれて、半選択信号現象の発生が防
止される。

行ライン２６−１に接続された画素は、タイミングｔ、
でリセット動作が解除され、そめ後タイミングｔ８にお
いて行選択信号φＧ０がＶφＧとなる信号読出し期間Ｔ
　の開始までの期間Ｔ０、において入射光による光電荷
の積分動作が行なわれ、同様に行ライン２６−２に接続
された画素は、タイミングｔ、でリセット動作が解除さ
れ、その後タイミングｔ、においで行選択信号φＧ２が
ＶφＧとなる信号読出し期間Ｔ　の開始までの期間Ｔｇ
２において入射光による光電荷の積分動作が行なわれる
。

このように、各行ラインにおいて、積分時間すなわち撮
像時間がそれぞれ等しく（Ｔ１□＝Ｔ０）、かつそれが
行ライン選択周期の任意の整数倍となるように、垂直走
査回路２７を制御して、各行ラインの信号読出し期間Ｔ
３．　Ｔ、内において、順次の画素の読出しを行なう。

なお、本実施例におし）ではある行ラインの信号読出し
期間、例えば期間Ｔ　内における水平ブランキング期間
ｔＢＬに、他の行ラインにおいて期間Ｔ０におけると同
様の画素のリセット動作が行なわれることになる。

本実施例によれば、行ラインの選択周期単位で、撮像時
間を任意に設定できる電子的シャッタ機能を有するから
、第１実施例の効果に加え、特に動きの速い被写体の場
合にも画面ぶれのない良好な画像信号を得ることができ
る。なお、本実施例において、厳密にはｌラインの先端
の画素、と最後の画素、例えば画素２１−１１と画素２
ｌ−Ｉｎとでは撮像時間に差が生じることになるが、例
えばシャッタ速度（Ｔ、、二Ｔ！１１）゛を約１／１ｏ
ｏｏ　Ｓｅｃ　＝１０００　ｍ５ｅｏとすると、標準テ
レビ信号の水平走査時間が約５２μｓｅｃであるから、
その撮像時間の差は、５２　ｘ　１０−６／　１０−”
中５％となり、それ程問題にならないし、ｔた必要に応
じて処理回路で補正することもできる。

また、リセット周期Ｔ□、Ｔ２における各行選択信号の
パルス幅ｔＢＬのリセットパルスの振幅を、第６図のφ
Ｇ、に破線で示すようにＶφＧＲとして、第４図Ａ〜Ｃ
において説明したように、ＶφＧ−ＶφＧＲ＝ｖＧ□−
ｖＧｏとすると共に、読出し時のゲート電位をｖＧｏか
ら”Ｇｌとするのに基くオフセット電圧を差し引くこと
により、第４図Ａ〜Ｃにおいて説明した第２実施例と同
様の効果を得ることができる。

第７図ＡおよびＢは本発明の第５実施例を示すもので、
第７図Ａは全体の回路構成を、第７図Ｂはその動作を説
明するための信号波形図を表わし、第１実施例において
説明したものと同一作用を成すものには同一の符号を付
してその説明を省略する。本実施例では、各行の画素群
２１−１１〜２ｌ−１ｒｚ　−・−・−１２１−ｍｌ　
〜［１−ｍｎの制御トランジスタ２５の制御ゲート電極
を、名簿２の行ライング１−１省・・・・・−７１−１
１ニＷ続して、これらの第２の行ラインにリセット用垂
直走査回路７２から制御ゲ　ト信号φＱｌ　ｍ・・・・
・。

φＱｍを印加する。各制御ゲート信号φ。、〜φＱｍは
、−Ｖφ（３０，Ｖφ０５．　（通常、Ｖφ□ｇ　＞　
０１　オＪ：び−ｖφＣ８の電圧の８値信号とし、垂直
走査回路２７によるある行ラインの選択に先立って対応
する第２の行ラインへの制御ゲート信号を電圧Ｖφ０．
に、その後この選択すれた行ラインの最終列の画素の読
出しが終了した時点から、次の行ラインが選択される直
前までの期間は電圧−Ｖφｃ８に、その他の期間は電圧
−Ｖφｃ１とする。

以下、本実施例の動作を、上述したと同様に、画素２１
−２２のＳＩＴの７０−ティングゲートの電位ＶＧ（２
，２）の変化に従って説明する。タイミングｔ０におい
て、制御ゲート信号φＣ８は電圧−■　　からＶφｃ２
−となり、その直後のタイミングφＣ１ ｔ２において行選択信号φ。、が電圧Ｖ＄Ｇとなること
により、ゲート電位ＶＧ（２−２１は撮像期間中の入射
光によるゲート、電位上昇分ΔｖＧｐに行選択信号φＧ
８の電圧ＶφＧが上のせられ、次にタイミングｔ８にお
いて列選択信号φＳ、が高レベルとなることにより画素
２１−２２の信号読出しが行なわれる。ここで、制御ゲ
ート信号φ。２を電圧Ｖφ。２とするタイミングｔ１を
、行選択信号φＧ、が電圧ＶφＧとなるタイミングｔ２
よりも速くシているのは、タイミングｔ、で行ライン２
６−２に接続されている画素２１−２１〜２ｌ−２ｎの
Ｓ　Ｉ　Ｔ　（７）ゲート電位が上昇した際、それまで
ゲート領域に蓄積されてきた光電荷が制御トランジスタ
の縦方向のチャネル部を通して制御ドレイン電圧ｖｃへ
と流れ去るのを防止するためである。

次に、行ライン２６−２の最終画素２ｌ−２ｎの読出し
が終了したタイミングｔ、において、制御ゲート信号φ
ｃ２が電圧−Ｖφｃ８となる。ここで、電圧−■φ０．
は、°制御トランジスタがオンする電圧で、かつこの電
圧の印加による制御トランジスタの制御ゲート電極にお
ける表面電位φ５（−ｖφ０８’が、φ８（−ｖφｃ８
）　＜　Ｖａとなるように設定する。したがって、タイ
ミングｔ、において、行ライン２６−２に接続されてい
る画素２ｌ−Ｊ２１〜２１−．２　ｎのＳＩＴのゲート
電位はφ５（−ＶφＱ８）ではなく制御ドレイン電圧ｖ
ｏにクランプされ、これによりゲート電位がリセットさ
れる。

その後、タイミングｔ、において、行選択信号φＧｉが
低レベルになるのに伴ない、ＳＩＴ（７）ゲート電位は
ＶφＧだけ低下して（Ｖ（Ｈ−Ｖφ０）になると共に、
その直後のタイミングｔ６か゛ら次に行ライン２６−２
が選択される直前まで制御ゲート信号φ。、は電圧−Ｖ
φｏ０に保持される。ここで、電圧−Ｖφｃ１はその印
加による制御トランジスタの制御ゲート電極における表
面電位φ５（−ｖφ０．＞がＳＩ’Ｉ’のピンチオフ電
圧ＶＧＯとなるように設定する。

本実施例によれば、第１実施例と同様に半選択信号現象
の発生を有効に阻止することができる他、画素ノリセッ
トをＳＩＴのゲート電位ヲ制御ドレイン電圧ｖｏにクラ
ンプすることにより行なうようにしたから、上述した実
施例におけるよう゛に、制御トランジスタの制御ゲート
電極における表面電位でリセットする場合に比べ、制御
ゲート電極部における酸化膜厚や界面準位密度等に依存
するりセット電位のばらつき？無くすことができる。ま
た、本実施例においては、制御ドレイン電圧ｖ。

ご、第４図ＡＮＣにおいて説明した電圧ｖＧ０とする等
の方法により、低入射光量域での非線形な光電変換特性
を容易に線形に改善することができると共に、制御ゲー
ト信号φ　、φ　を第７因ＢにＱＩ　　　ＱＢ φ’０１１φ／Ｃ２で示すようにすることにより、リセ
ット用垂直走査回路７２の回路構成を簡単にできる。た
だし、制御ゲート信号２φｌ　、φ／Ｃ２とすＣす る場合には、有効撮像時間が行選択周期分だけ短くなる
。

なお、本発明は上述した実施例にのみ限定されるもので
はなく、幾多の変形または変更が可能である。例えば、
上述した各実施例においては、各画素をｎチャネルのＳ
ＩＴと、Ｐチャネルの制御トランジスタとをもって構成
したが、ＰチャネルのＳＩＴと、ｎチャネルの制御トラ
ンジスタとをもって構成することもできる。また、画素
信号はＳＩＴのドレインに正電圧ご印加し、ソースを負
荷抵抗を経て接地するソースフォロワ読出し方式に限ら
ず、ドレインを接地し、ソースに負荷抵抗を経て正電圧
を印加するドレイン接地読出し方式ご採用することもで
きる。更に、各画素を構成するＳＩＴおよび制御トラン
ジスタは、ＳＩＩ’のゲートに制御トランジスタのソー
ス−ドレイン通路Ｂ電気的に接続すればよいから、これ
らを異なる基板に、あるいは同一基板に分離して形成す
ることもできる。

（発明の効果） 以上述べたように、本発明によれば、各画素を撮像素子
としてのＳＩＴと、そのＳＩＴのゲートに接続したソー
ス−ドレイン通路を有する縦形の制御トランジスタとを
もって構成したから、強い光入射時に非選択画素からの
電流が選択画素の信号電流に重畳される、いわゆる半選
択信号現象の発生を有効に防止できると共に、容易に高
密度化することができる。

【図面の簡単な説明】

第１゛図Ａ〜Ｇは本発明の第１実施例を示す図、第２図
Ａ−０は本願人が開発したノーマリオン形のＳＩＴを用
いる固体撮像装置な説明するための図、 第３図ＡおよびＢはノーマリオン形のＳＩＴの特性を示
す図、 第４図Ａ〜Ｏは同じく第２実施例を示す図、第５図Ａお
よびＢは同じく第８実施例を示す図、第６図は同じく第
４実施例を示す図、 第７図ＡおよびＢは同じく第５実施例を示す図である。 ２１−１１〜２１−ｍｎ　・・・画素　２２・５ＩＴ２
３；・・°７０−テイングゲート　２４・・・ゲートキ
ャパシタ２５・・・制御トランジスタ　２６−１〜２６
−ｍ・・・行ライン２７・・・垂直走査回路　　　２８
−１〜２８−ｎ・・・列ライン２９−１〜２９−ｎ・・
・列選択トランジスタ８０・・・ビデオライン　　　８
１・・・負荷抵抗８２・・・水平走査回路　　　３３・
・・制御ゲートライン３４・・・オーバーフロードレイ
ンライン４０・・・基板４１・・・エピタキシャル層４
２・・・溝　　　　　　　　４８・・・ｐ＋拡散層４４
・・・酸化膜　　　　　　４５・・・制御ゲート電極４
６　’−Ｐ＋拡散層　　　　４７−ｎ”　蝋散層４８・
・・配線層　　　　　　４９・・・行ライン電極５０・
・・酸化膜５１・・・コンタクト用穴５２・・・ゲート
端子　　　　５８・・・溝５４・・・酸化膜５５・・・
コンタクト用穴５６・・・ドレイン電極 ６に１”〜６１−ｎ・・・第２の列ライン６２・・・リ
セット用水平走査回路 ７１−１−７１−′ｍ　＝−・第２゛の行ライン７２・
・・リセット用垂直走査回路。 第１図 Ａ 第１図 Ｉ−Ｉ’腋断面囲 第１図 Ｇ ｔｔｔｚ　　　　ｔ３４ 第２図 手続補正書 昭和５９年１２月２５日 １、事件の表示 昭和５９年　特　許　願第１６９２５５号２、発明の名
称 固体撮像装置 ３、補正をする者 事件との関係　特許出権１人 （０３７）オリンパス光学工業株式会社１、明細書第９
頁第１１行の１よい強い」を１より・強い」に訂正する
。 ２、同第１０頁第２〜１２行の「問題が・・・・・にな
る」を削除する。

Claims (1)

1. 【特許請求の範囲】 １　複数の行ラインおよび複数の列ライン間にマトリッ
   クス状に配列される各画素を、撮像素子としての静電誘
   導トランジスタと、この静電誘導トランジスタのゲート
   に接続したソース−ドレイン通路を有する縦形の制御ト
   ランジスタとをもつて構成し、この制御トランジスタを
   選択的に導通させることにより、非選択画素の静電誘導
   トランジスタのピンチオフ電圧を越える分の光蓄積電荷
   をその制御トランジスタのソース−ドレイン通路を経て
   放出させるよう構成したことを特徴とする固体撮像装置
   。 ２　前記各制御トランジスタのソース−ドレイン通路を
   、前記各画素間を分離する領域に沿つて形成したことを
   特徴とする特許請求の範囲第１項記載の固体撮像装置。