JPS6146919B2 - - Google Patents
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- JPS6146919B2 JPS6146919B2 JP1648978A JP1648978A JPS6146919B2 JP S6146919 B2 JPS6146919 B2 JP S6146919B2 JP 1648978 A JP1648978 A JP 1648978A JP 1648978 A JP1648978 A JP 1648978A JP S6146919 B2 JPS6146919 B2 JP S6146919B2
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- Japan
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Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体リードオンメモリ（以下
ROMと称する）に関し、特に１本の出力線に対
し複数個の絶縁ゲート型電界効果トランジスタ
（以下MISFET又は単にFETと称する）が直列接
続された、いわゆる縦型ROMに関する。
ROMと称する）に関し、特に１本の出力線に対
し複数個の絶縁ゲート型電界効果トランジスタ
（以下MISFET又は単にFETと称する）が直列接
続された、いわゆる縦型ROMに関する。
最近のROMにおいては、集積度の向上を図る
目的で上記縦型構成のROMが用いられている。
しかし、かかる縦型ROMは動作速度が遅いとい
う欠点を有する。その理由は１本の出力線に複数
個のFETが多段接続されることにより、インピ
ーダンス大となりプリチヤージ，デイスチヤージ
が遅くなるためである。
目的で上記縦型構成のROMが用いられている。
しかし、かかる縦型ROMは動作速度が遅いとい
う欠点を有する。その理由は１本の出力線に複数
個のFETが多段接続されることにより、インピ
ーダンス大となりプリチヤージ，デイスチヤージ
が遅くなるためである。
このため本願出願人は第１Ａ図のような回路を
先に提案した（特願昭51―156493号）。すなわ
ち、第１Ａ図に示すように、出力線を８本に分
け、これを４本（l1〜l4），（l1′〜l4′）毎に並列接
続するとともに、この並列接続されたものを上下
に配し、今迄１本の出力ラインに接続された
FETを８等分して上記８本の出力ラインに分割
接続する方法（これを縦分割と称する）が採られ
ている。なお、上記並列接続された出力ラインl1
〜l4とl1′〜l4′の出力側に両出力を２入力とする
NORゲート回路G0を設け、この出力点から出力
を取り出す。また、各ラインは、プリチヤージ用
クロツクパルスφBによつて駆動されるFETを介
して電源ＶDD（又はＶGG）に接続されている。そ
して、各ラインの電源側にはカラムセレクトライ
ンが設けられており、接地側にはROMアドレス
ラインが設けられている。これらのラインと出力
ラインとは適宜FET（図中○印の部分）によつ
て接続されており、例えば、Ａの○印は第１Ｂ図
に示すように、出力ラインl1は、そこに直列接続
されたFETM0と、このFETのゲートに接続され
るラインl6とによつて電気的に接続されるように
なつている。上記構成のROMにあつては、先ず
クロツクパルスφBを高レベルとすることによつ
て出力ラインl1〜l4，l1′〜l4′をプリチヤージし、
次に接地側に設けられたデイスチヤージ用FET
（図示せず）によつてデイスチヤージを行うとと
もに、アドレスラインに印加される信号によつて
適宜の行を選択し、また、セレクトラインの信号
によつて適宜の列を選択し、もつてゲート回路
G0より所望のROM出力を得ることができる。か
かる構成を用いれば、従来１本の出力ラインに極
めて多段のFETを接続しなければならなかつた
構成に比して、１本の出力ラインに接続される
FETの個数は1/8で済むからインピーダンスが小
さくなりスピードの向上が図れることになる。し
かし、上下各方向に同数のセレクトラインとアド
レスラインを必要とするため総合的に容量が大き
くなり折角の高速化がこれにより阻害されてしま
うという欠点を有する。
先に提案した（特願昭51―156493号）。すなわ
ち、第１Ａ図に示すように、出力線を８本に分
け、これを４本（l1〜l4），（l1′〜l4′）毎に並列接
続するとともに、この並列接続されたものを上下
に配し、今迄１本の出力ラインに接続された
FETを８等分して上記８本の出力ラインに分割
接続する方法（これを縦分割と称する）が採られ
ている。なお、上記並列接続された出力ラインl1
〜l4とl1′〜l4′の出力側に両出力を２入力とする
NORゲート回路G0を設け、この出力点から出力
を取り出す。また、各ラインは、プリチヤージ用
クロツクパルスφBによつて駆動されるFETを介
して電源ＶDD（又はＶGG）に接続されている。そ
して、各ラインの電源側にはカラムセレクトライ
ンが設けられており、接地側にはROMアドレス
ラインが設けられている。これらのラインと出力
ラインとは適宜FET（図中○印の部分）によつ
て接続されており、例えば、Ａの○印は第１Ｂ図
に示すように、出力ラインl1は、そこに直列接続
されたFETM0と、このFETのゲートに接続され
るラインl6とによつて電気的に接続されるように
なつている。上記構成のROMにあつては、先ず
クロツクパルスφBを高レベルとすることによつ
て出力ラインl1〜l4，l1′〜l4′をプリチヤージし、
次に接地側に設けられたデイスチヤージ用FET
（図示せず）によつてデイスチヤージを行うとと
もに、アドレスラインに印加される信号によつて
適宜の行を選択し、また、セレクトラインの信号
によつて適宜の列を選択し、もつてゲート回路
G0より所望のROM出力を得ることができる。か
かる構成を用いれば、従来１本の出力ラインに極
めて多段のFETを接続しなければならなかつた
構成に比して、１本の出力ラインに接続される
FETの個数は1/8で済むからインピーダンスが小
さくなりスピードの向上が図れることになる。し
かし、上下各方向に同数のセレクトラインとアド
レスラインを必要とするため総合的に容量が大き
くなり折角の高速化がこれにより阻害されてしま
うという欠点を有する。
上記欠点を除くため本願出願人は第２図に示す
ような回路を、本願発明に先だつて考えた。すな
わち、出力ラインを８本に分け、４本毎に並列接
続し（l1〜l4）、（l1′，〜l4′）、さらにこれらを横
方
向に配列し（横分割と称する）、これらに共通に
セレクトラインl5〜l10及びROMアドレスライン
を配置するものである。そして、各並列接続した
出力ラインの信号を２入力とするNANDゲート回
路を設けそこからROM出力を得る。かかる構成
のROMの動作は上記縦分割の場合と同様であ
る。そして、このような構成をとることによつ
て、配線容量を減らすことができるから上記縦分
割のものよりも一層高速化が図れるものとなる。
ような回路を、本願発明に先だつて考えた。すな
わち、出力ラインを８本に分け、４本毎に並列接
続し（l1〜l4）、（l1′，〜l4′）、さらにこれらを横
方
向に配列し（横分割と称する）、これらに共通に
セレクトラインl5〜l10及びROMアドレスライン
を配置するものである。そして、各並列接続した
出力ラインの信号を２入力とするNANDゲート回
路を設けそこからROM出力を得る。かかる構成
のROMの動作は上記縦分割の場合と同様であ
る。そして、このような構成をとることによつ
て、配線容量を減らすことができるから上記縦分
割のものよりも一層高速化が図れるものとなる。
ところで、ROMの動作速度を向上させるため
には上述のようにインピーダンス及び容量を小と
することの外に、プリチヤージレベルを制限して
充放電時間を短かくすることによつて高速化を図
るという方法が考えられる。
には上述のようにインピーダンス及び容量を小と
することの外に、プリチヤージレベルを制限して
充放電時間を短かくすることによつて高速化を図
るという方法が考えられる。
第３図は、上記の点に着目して本願出願人らが
先に提案したプリチヤージ制限回路の回路図であ
る（特願昭52―65777号）。同図に示すように、４
本の出力ラインを並列接続し、その共通接続点を
プリチヤージ用クロツクパルスφBによつて駆動
されるプリチヤージ用FETM1を介して電源に接
続するものにおいて、上記共通続点とプリチヤー
ジ用FETとの間にスイツチングFETM2を設け、
このスイツチングFETM2を、出力ラインのプリ
チヤージレベルによつて駆動されるインバータ
G2によつて制御する。かかる構成の回路の動作
は次の通りである。プリチヤージ開始前はプリチ
ヤージ用FETM1がオフ、出力ラインがグランド
レベル、インバータ出力が電源レベルのためスイ
ツチングFETM2がオンとなつている。次にクロ
ツクパルスφBが電源レベルとなるとプリチヤー
ジを開始し、出力ラインのレベルが立上る。そし
て、出力ラインのプリチヤージレベルがインバー
タG2の反転レベル以上になると、インバータが
反転し、FETM2がオフとなる。その結果プリチ
ヤージ動作を停止する。このため、出力ラインは
インバータのしきい値電圧以上には充電されな
い。その結果デイスチヤージも早くなり、高速化
が図れる。
先に提案したプリチヤージ制限回路の回路図であ
る（特願昭52―65777号）。同図に示すように、４
本の出力ラインを並列接続し、その共通接続点を
プリチヤージ用クロツクパルスφBによつて駆動
されるプリチヤージ用FETM1を介して電源に接
続するものにおいて、上記共通続点とプリチヤー
ジ用FETとの間にスイツチングFETM2を設け、
このスイツチングFETM2を、出力ラインのプリ
チヤージレベルによつて駆動されるインバータ
G2によつて制御する。かかる構成の回路の動作
は次の通りである。プリチヤージ開始前はプリチ
ヤージ用FETM1がオフ、出力ラインがグランド
レベル、インバータ出力が電源レベルのためスイ
ツチングFETM2がオンとなつている。次にクロ
ツクパルスφBが電源レベルとなるとプリチヤー
ジを開始し、出力ラインのレベルが立上る。そし
て、出力ラインのプリチヤージレベルがインバー
タG2の反転レベル以上になると、インバータが
反転し、FETM2がオフとなる。その結果プリチ
ヤージ動作を停止する。このため、出力ラインは
インバータのしきい値電圧以上には充電されな
い。その結果デイスチヤージも早くなり、高速化
が図れる。
本発明の目的は、比較的簡単な構成で高速化を
図ることができる縦型ROMを提供することにあ
る。
図ることができる縦型ROMを提供することにあ
る。
本発明の要旨は、出力線と基準電位線との間に
互いに並列接続され、かつ、それぞれが互いに直
列接続された複数のMISFETから成る複数の直
列回路と、電源を接続するための電源線と、該電
源線と上記出力線との間に直列的に結合されたプ
リチヤージ手段とプリチヤージ制限手段とを含
み、上記プリチヤージ手段によつて、上記電源線
から上記出力線をプリチヤージするプリチヤージ
期間が制限され、上記プリチヤージ制限手段によ
つて、上記出力線と上記基準電位線間のプリチヤ
ージ電圧が、上記電源線と上記基準電位線間に供
給される電源電圧よりも絶対値的に低くなるよう
に制限される半導体リードオンメモリであつて、
上記プリチヤージ制限手段は、デイプレツシヨン
型MISFETから成り、上記デイプレツシヨン型
MISFETのゲートと上記基準電位線との間に
は、上記プリチヤージ電圧よりも絶対値的に低い
所定の電圧が供給されることを特徴とする半導体
リードオンメモリにある。
互いに並列接続され、かつ、それぞれが互いに直
列接続された複数のMISFETから成る複数の直
列回路と、電源を接続するための電源線と、該電
源線と上記出力線との間に直列的に結合されたプ
リチヤージ手段とプリチヤージ制限手段とを含
み、上記プリチヤージ手段によつて、上記電源線
から上記出力線をプリチヤージするプリチヤージ
期間が制限され、上記プリチヤージ制限手段によ
つて、上記出力線と上記基準電位線間のプリチヤ
ージ電圧が、上記電源線と上記基準電位線間に供
給される電源電圧よりも絶対値的に低くなるよう
に制限される半導体リードオンメモリであつて、
上記プリチヤージ制限手段は、デイプレツシヨン
型MISFETから成り、上記デイプレツシヨン型
MISFETのゲートと上記基準電位線との間に
は、上記プリチヤージ電圧よりも絶対値的に低い
所定の電圧が供給されることを特徴とする半導体
リードオンメモリにある。
以下実施例にそつて図面を参照し本発明を具体
的に説明する。
的に説明する。
第４図には、本発明を適用した縦型ROMの回
路図が示されている。
路図が示されている。
同図において、MRはメモリマトリクス群であ
り、互いに並列接続された、特に制限されない
が、同図においては４本の出力ラインによつて構
成されている。このメモリマトリクスは、前記第
１Ａ図又は第３図に示されているのと同様な構成
にされている。すなわち、同図には示されていな
いが、各出力ラインの電源線にはカラムセレクト
ラインが設けられており、接地側にはROMアド
レスラインが設けられている。これらのカラムセ
レクトライン、ROMアドレスラインと各出力ラ
インとの交点には適宜FETが、第１Ｂ図に示さ
れているようにして設けられている。
り、互いに並列接続された、特に制限されない
が、同図においては４本の出力ラインによつて構
成されている。このメモリマトリクスは、前記第
１Ａ図又は第３図に示されているのと同様な構成
にされている。すなわち、同図には示されていな
いが、各出力ラインの電源線にはカラムセレクト
ラインが設けられており、接地側にはROMアド
レスラインが設けられている。これらのカラムセ
レクトライン、ROMアドレスラインと各出力ラ
インとの交点には適宜FETが、第１Ｂ図に示さ
れているようにして設けられている。
同図においてIN3は、互いに並列接続された４
本の出力ラインの共通接続点に接続されたインバ
ータ回路である。またＱPは、プリチヤージパル
スφBによつてその動作が制御されるプリチヤー
ジ用FETであり、エンハンスメント型のFETに
よつて構成されている。ＱDは、プリチヤージ制
限手段を構成するデイプレツシヨン型のFETで
あり、そのゲートは接地電位線に接続されてい
る。同図から明らかなように、上記プリチヤージ
用FETQPとデイプレツシヨン型FETQDとは、電
源配線ＶDDと上記共通接続点との間に直列接続さ
れている。
本の出力ラインの共通接続点に接続されたインバ
ータ回路である。またＱPは、プリチヤージパル
スφBによつてその動作が制御されるプリチヤー
ジ用FETであり、エンハンスメント型のFETに
よつて構成されている。ＱDは、プリチヤージ制
限手段を構成するデイプレツシヨン型のFETで
あり、そのゲートは接地電位線に接続されてい
る。同図から明らかなように、上記プリチヤージ
用FETQPとデイプレツシヨン型FETQDとは、電
源配線ＶDDと上記共通接続点との間に直列接続さ
れている。
このように、本実施例によれば、クロツクパル
スφBが印加されるプリチヤージ用FETQPに、ゲ
ートが接地されたデイプレツシヨン型FETQDが
直列接続される。そのため、各出力ラインはＶth
Ｄ（FETQDのしきい値電圧）迄しかプリチヤージ
されない。
スφBが印加されるプリチヤージ用FETQPに、ゲ
ートが接地されたデイプレツシヨン型FETQDが
直列接続される。そのため、各出力ラインはＶth
Ｄ（FETQDのしきい値電圧）迄しかプリチヤージ
されない。
これにより、インピーダンスの減少を図りつ
つ、比較的簡単なプリチヤージ制限回路でプリチ
ヤージ電圧を比較的低い値に制限することがで
き、縦型ROMの動作速度の向上を図ることがで
きる。
つ、比較的簡単なプリチヤージ制限回路でプリチ
ヤージ電圧を比較的低い値に制限することがで
き、縦型ROMの動作速度の向上を図ることがで
きる。
本発明によれば、比較的少ない素子でプリチヤ
ージ制限回路を構成することが可能であり、半導
体リードオンメモリが、大幅に大きくなるのを防
ぐことが可能である。
ージ制限回路を構成することが可能であり、半導
体リードオンメモリが、大幅に大きくなるのを防
ぐことが可能である。
本発明は縦型レシオレスROMを使用している
MOSICに広く利用できる。
MOSICに広く利用できる。
第１Ａ図は縦分割のROM構成法を示す回路
図、第１Ｂ図はその部分拡大図、第２図は横分割
のROM構成法を示す回路図、第３図はプリチヤ
ージ制限回路の一例を示す回路図、第４図は本発
明を適用した縦型ROMの一実施例を示す回路図
である。 M0，M1，M2，ＱP，ＱD…FET、G0，G1…ゲ
ート回路、IN3…インバータ、MR…メモリマト
リクス群。
図、第１Ｂ図はその部分拡大図、第２図は横分割
のROM構成法を示す回路図、第３図はプリチヤ
ージ制限回路の一例を示す回路図、第４図は本発
明を適用した縦型ROMの一実施例を示す回路図
である。 M0，M1，M2，ＱP，ＱD…FET、G0，G1…ゲ
ート回路、IN3…インバータ、MR…メモリマト
リクス群。
Claims (1)
- １ 出力線と基準電位線との間に互いに並列接続
され、かつ、それぞれが互いに直列接続された複
数のMISFETから成る複数の直列回路と、電源
を接続するための電源線と、該電源線と上記出力
線との間に直列的に結合されたプリチヤージ手段
とプリチヤージ制限手段とを含み、上記プリチヤ
ージ手段によつて、上記電源線から上記出力線を
プリチヤージするプリチヤージ期間が制御され、
上記プリチヤージ制限手段によつて、上記出力線
と上記基準電位線間のプリチヤージ電圧が、上記
電源線と上記基準電位線間に供給される電源電圧
よりも絶対値的に低くなるように制限される半導
体リードオンメモリであつて、上記プリチヤージ
制限手段は、そのゲートが上記基準電位線に結合
されたデイプレツシヨン型MISFETから成るこ
とを特徴とする半導体リードオンメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1648978A JPS54109730A (en) | 1978-02-17 | 1978-02-17 | Semiconductor read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1648978A JPS54109730A (en) | 1978-02-17 | 1978-02-17 | Semiconductor read-only memory |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058373A Division JPS61105799A (ja) | 1985-03-25 | 1985-03-25 | 半導体リ−ドオンリメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54109730A JPS54109730A (en) | 1979-08-28 |
| JPS6146919B2 true JPS6146919B2 (ja) | 1986-10-16 |
Family
ID=11917694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1648978A Granted JPS54109730A (en) | 1978-02-17 | 1978-02-17 | Semiconductor read-only memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54109730A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637434U (ja) * | 1979-08-31 | 1981-04-09 | ||
| JPS5647996A (en) * | 1979-09-20 | 1981-04-30 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
| JPS59110095A (ja) * | 1982-12-14 | 1984-06-25 | Sanyo Electric Co Ltd | 読出し専用メモリ |
-
1978
- 1978-02-17 JP JP1648978A patent/JPS54109730A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54109730A (en) | 1979-08-28 |
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