JPS59110095A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
- Publication number
- JPS59110095A JPS59110095A JP57219793A JP21979382A JPS59110095A JP S59110095 A JPS59110095 A JP S59110095A JP 57219793 A JP57219793 A JP 57219793A JP 21979382 A JP21979382 A JP 21979382A JP S59110095 A JPS59110095 A JP S59110095A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- transistor
- source
- precharging
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は読出し専用メモリに関し、更に詳述すればトラ
ンジスタ縦積み構造の読出し専用メモリのアクセスタイ
ムの高速化を目的とする改良に関する。
ンジスタ縦積み構造の読出し専用メモリのアクセスタイ
ムの高速化を目的とする改良に関する。
まずｎチャネルのトランジスタにつきこの種の読出し専
用メモリ（以下ＲＯＩＶＩという）の動作原理を説明す
る。第１図はＲＯＭ要部の略示回路図である。メモリ素
子となるトランジスタ１．１・・・は縦続接続され、各
トランジスタ１のゲートにはアドレスライｙＡＤＤ、、
ＡＤＤ２− ＡＤＤｎ＝−ＡＤＤＮが連なっている。一
端のトランジスタ１のドレインはデータライン２のプリ
チャージ用のエンハンスメント型トランジスタ３のソー
スに連なり、このトランジスタ３のドレインは電位ＶＤ
ｏの電源に連なっている。トランジスタ３のゲートには
クロックパルスＣＰが与えられる。他端のトランジスタ
１のソースは接地電位としである。データライン２は接
地電位との間に容量４を有し、またインバータ５を介し
て１ピツトのデータが出力されるようにしである。
用メモリ（以下ＲＯＩＶＩという）の動作原理を説明す
る。第１図はＲＯＭ要部の略示回路図である。メモリ素
子となるトランジスタ１．１・・・は縦続接続され、各
トランジスタ１のゲートにはアドレスライｙＡＤＤ、、
ＡＤＤ２− ＡＤＤｎ＝−ＡＤＤＮが連なっている。一
端のトランジスタ１のドレインはデータライン２のプリ
チャージ用のエンハンスメント型トランジスタ３のソー
スに連なり、このトランジスタ３のドレインは電位ＶＤ
ｏの電源に連なっている。トランジスタ３のゲートには
クロックパルスＣＰが与えられる。他端のトランジスタ
１のソースは接地電位としである。データライン２は接
地電位との間に容量４を有し、またインバータ５を介し
て１ピツトのデータが出力されるようにしである。
さてトランジスタ３に第２図（イ）に示す如きクロック
パルスＣＰが与えられると容量４がプリチャージされる
。
パルスＣＰが与えられると容量４がプリチャージされる
。
次にアドレスラインＡＤＤ、・・・ＡＤＤ、を選択して
その読出しを行う。これはデータ読出しが必要なライン
にはローレベルを、また不要なラインにはハイレベルを
与えることによって行う。トランジスタ１に記憶させる
べき２値情報はとれをエンハンスメント型とするか、又
はデプレッション型とするかによって定められているが
、選択されないアドレスラインのゲートにはノ１イレベ
ルの信号が与えられるのでそれがエンハンスメント型で
あるか、デプレッション型であるかに拘らずオンする。
その読出しを行う。これはデータ読出しが必要なライン
にはローレベルを、また不要なラインにはハイレベルを
与えることによって行う。トランジスタ１に記憶させる
べき２値情報はとれをエンハンスメント型とするか、又
はデプレッション型とするかによって定められているが
、選択されないアドレスラインのゲートにはノ１イレベ
ルの信号が与えられるのでそれがエンハンスメント型で
あるか、デプレッション型であるかに拘らずオンする。
い１第２図（ロ）に示すようにアドレスラインＡＤＤｎ
が選択されてこれがローレベルになったものとすると、
クロックパルスＣＰが立下がった時点で、アドレスライ
ンＡＤＤｎに連々るトランジスタ１の型に応じたデータ
がデータライン２に得られることになる。即ち該トラン
ジスタ１がエンハンスメント型である場合はそのゲート
がローレベルであるのでオフのま脣であり、従って第２
図（ハ）ＶＣ２点鎖線で示すようにデータライン２はプ
リチャージされたま捷のハイレベルを保持する。
が選択されてこれがローレベルになったものとすると、
クロックパルスＣＰが立下がった時点で、アドレスライ
ンＡＤＤｎに連々るトランジスタ１の型に応じたデータ
がデータライン２に得られることになる。即ち該トラン
ジスタ１がエンハンスメント型である場合はそのゲート
がローレベルであるのでオフのま脣であり、従って第２
図（ハ）ＶＣ２点鎖線で示すようにデータライン２はプ
リチャージされたま捷のハイレベルを保持する。
これに対して該トランジスタがデプレッション型である
場合はオンし、容量４の電性はトランジスタ１．１・・
・を介して放電されることとなり、データライン２の電
位は第２図（ハ）に実線で示すように低下していく。而
してこのようなＲＯＭのアクセスタイムは、選択された
トランジスタがデプレッション型であった場合において
、プリチャージされたデータライン２の電位Ｖｄがイン
バータ５の牟 しきい値電圧Ｖｔ以下に寸で低下するに要する時間ｔに
て支配される。い寸容量４の容量値を０１縦続接続され
たトランジスタ１．１・・・を流れる電流を時間の関数
としてｉ （ｔ）とすると下記ｔ１＋又は（２）式が成
立する。
場合はオンし、容量４の電性はトランジスタ１．１・・
・を介して放電されることとなり、データライン２の電
位は第２図（ハ）に実線で示すように低下していく。而
してこのようなＲＯＭのアクセスタイムは、選択された
トランジスタがデプレッション型であった場合において
、プリチャージされたデータライン２の電位Ｖｄがイン
バータ５の牟 しきい値電圧Ｖｔ以下に寸で低下するに要する時間ｔに
て支配される。い寸容量４の容量値を０１縦続接続され
たトランジスタ１．１・・・を流れる電流を時間の関数
としてｉ （ｔ）とすると下記ｔ１＋又は（２）式が成
立する。
従ってアクセスタイムの高速化、つ寸りｔを小さくする
ためにはこれらの式から明らかな如く１）ｉ（ｔ）を大
きくする。
ためにはこれらの式から明らかな如く１）ｉ（ｔ）を大
きくする。
２） Ｃを小さくする。
３） Ｖｄを小さくする。
不
４） Ｖｔを大きくする。
等の方法が考えられることになるが、本発明は３）の方
法によりアクセスタイムの高速化を図ったＲＯＭを提供
することを目的とする。
法によりアクセスタイムの高速化を図ったＲＯＭを提供
することを目的とする。
以下本発Ｅ！Ａをｎチャネルのトランジスタからなる実
施例を示す図面に基いて詳述する。
施例を示す図面に基いて詳述する。
第３図は本発明に係るＲＯＭの要部を略示する回路図で
６．！ｌ）、ｖＫ１図に示した従来のものとの相違は電
源電圧り２ンプ用のトランジスタ６を設けた点にある。
６．！ｌ）、ｖＫ１図に示した従来のものとの相違は電
源電圧り２ンプ用のトランジスタ６を設けた点にある。
即ちメモリ素子となるトランジスタ１．１・・・は縦続
接続され、各トランジスタ１のゲートにはアドレスライ
ンＡＤＤ、、ＡＤＤ、、・・・ＡＤＤｎ・・・ＡＤＤＮ
が連なシ、一端のトランジスタ１のドレインはデータラ
イン２のプリチャージ用のエンハンスメント型のトラン
ジスタ３のソースに連なり、このトランジスタ３のドレ
インは電源電圧クランプ用のトランジスタ６のソースに
接続され、トランジスタ６のドレインは電位■ＤＤの電
源に連なっている。トランジスタ３のゲートにはクロッ
クパルスＣＰが与えられる。またトランジスタ６のゲー
トにはＶ。の電位が与えられる。他端のトランジスタ１
のソースは接地電位としである。データライン２は接地
電位との間に容量・４を有し、オだインバータ５を介し
て１ビツトのデータが出力されるようにしである。
接続され、各トランジスタ１のゲートにはアドレスライ
ンＡＤＤ、、ＡＤＤ、、・・・ＡＤＤｎ・・・ＡＤＤＮ
が連なシ、一端のトランジスタ１のドレインはデータラ
イン２のプリチャージ用のエンハンスメント型のトラン
ジスタ３のソースに連なり、このトランジスタ３のドレ
インは電源電圧クランプ用のトランジスタ６のソースに
接続され、トランジスタ６のドレインは電位■ＤＤの電
源に連なっている。トランジスタ３のゲートにはクロッ
クパルスＣＰが与えられる。またトランジスタ６のゲー
トにはＶ。の電位が与えられる。他端のトランジスタ１
のソースは接地電位としである。データライン２は接地
電位との間に容量・４を有し、オだインバータ５を介し
て１ビツトのデータが出力されるようにしである。
次にこのようが構成の回路の動作につき説明する。
第１図の回路においてはデータライン２の電位Ｖｄハ、
エンハンスメント型のトランジスタ３のスレッショルド
電圧■ｔｅ１バックケートバイアス効果分をΔＶｔ（Ｖ
８：ソース電圧）とすると、クロックパルスＣＰがｖ８
８（ソース側電圧。ここでは接地電位レベル）−ｖＤＤ
間にてフルスイングする場合 ｖｄ−ｖＤＤ−（ｖｔｅ十究ｔ（ｖ８＝Ｖｄ））・・・
（３）となる。
エンハンスメント型のトランジスタ３のスレッショルド
電圧■ｔｅ１バックケートバイアス効果分をΔＶｔ（Ｖ
８：ソース電圧）とすると、クロックパルスＣＰがｖ８
８（ソース側電圧。ここでは接地電位レベル）−ｖＤＤ
間にてフルスイングする場合 ｖｄ−ｖＤＤ−（ｖｔｅ十究ｔ（ｖ８＝Ｖｄ））・・・
（３）となる。
これに対して第３図の本発明の回路においてはデータラ
イン２のプリチャージ時の電位ｖｄ′、即ちトランジス
タ３のソース電圧は Ｖｄ’ ＝Ｖａ （Ｖｔｃ ＋ ”Ｉ ｔｃ （Ｖｓ
−Ｖｄ’ ） ） ・” （４］但し Ｖｔｃは同
じくトランジスタ６のスレッショルド電圧 ΔＶｔｃ （Ｖ８）はバンクゲートバイアス効果外 となる。
イン２のプリチャージ時の電位ｖｄ′、即ちトランジス
タ３のソース電圧は Ｖｄ’ ＝Ｖａ （Ｖｔｃ ＋ ”Ｉ ｔｃ （Ｖｓ
−Ｖｄ’ ） ） ・” （４］但し Ｖｔｃは同
じくトランジスタ６のスレッショルド電圧 ΔＶｔｃ （Ｖ８）はバンクゲートバイアス効果外 となる。
而して本発明の回路ではＶｄ’をＶｄより小さくするこ
とを実現すべく、Ｖｏ及びＶｔｃを適宜に選択する。な
おΔＶｔｃについては無視する。例えばＶ。＝ＯＶ、Ｖ
ｔｃ＝−３Ｖのデプレッション型のトランジスタ６を選
択する場合ｕ： Ｖｄ’ ｋｌ： ２．５Ｖ程度となり
、ＶＤＤ＝５Ｖである場合におけるＶｄの値約３■に比
して小さく、その分だけｔの値を小さくできる。
とを実現すべく、Ｖｏ及びＶｔｃを適宜に選択する。な
おΔＶｔｃについては無視する。例えばＶ。＝ＯＶ、Ｖ
ｔｃ＝−３Ｖのデプレッション型のトランジスタ６を選
択する場合ｕ： Ｖｄ’ ｋｌ： ２．５Ｖ程度となり
、ＶＤＤ＝５Ｖである場合におけるＶｄの値約３■に比
して小さく、その分だけｔの値を小さくできる。
特に上記数値例の如＜Ｖｏ＝ＯＶとする場合はＶｄ’は
ｖＤ９に依存しないことになる。
ｖＤ９に依存しないことになる。
本発明の回路においてクロックパルスがローレベルにな
った時点からインバータ５のしきい値電圧Ｖｔ以下にな
るまでの時間をｔ′とすると（２）式に従い となる。従って本発明によるアクセスタイムの短縮効果
ｔ−ｔ’＝Δｔは と表せるととＫなる。
った時点からインバータ５のしきい値電圧Ｖｔ以下にな
るまでの時間をｔ′とすると（２）式に従い となる。従って本発明によるアクセスタイムの短縮効果
ｔ−ｔ’＝Δｔは と表せるととＫなる。
第４図（イ）はクロックパルスＣＰを、１だ第４図（ロ
）は実線にて第２図（ハ）と同様の電圧変化を示してい
るが、ＶｄかＶｄ’にまで低下したことによりＶｄがＶ
ｄ’まで電圧降下するに要する時間Δｔだけアクセスタ
イムが短縮されることになる。なおこの図はΔｔを便宜
上水したものであシ、本発明回路においてもクロックパ
ルスが立下がった時点からデータライン２の電位が低下
していくことは勿論である。
）は実線にて第２図（ハ）と同様の電圧変化を示してい
るが、ＶｄかＶｄ’にまで低下したことによりＶｄがＶ
ｄ’まで電圧降下するに要する時間Δｔだけアクセスタ
イムが短縮されることになる。なおこの図はΔｔを便宜
上水したものであシ、本発明回路においてもクロックパ
ルスが立下がった時点からデータライン２の電位が低下
していくことは勿論である。
第５図は本発明の他の実施例を示しており第３図の実施
例との相違点はプリチャージ用のトランジスタ３と電源
電圧クランプ用のトランジスタ６とが順序を逆にしであ
るのみで他の構成は同様であり、同一部分には同符号を
付しである。この実施例においてもプリチャージの間、
つまりトランジスタ３がオンしている間における回路状
態は第３図の実施例と実質的に同一であり、同効を奏す
る０ 以上のように本発明に係る読出し専用メモリはメモリ素
子となる複数のトランジスタを縦続接続してあシ、これ
らと電源との間にデータラインプリチャージ用のトラン
ジスタを備えた読出し専用メモリにおいて、前記データ
ラインのプリチャージ電圧を抑制すべく前記電源とデー
タラインとの間にデータラインプリチャージ用のトラン
ジスタと直列接続した電源電圧クランプ用のトランジス
タを介装しであるものであるから、本発明はアクセスタ
イムの高速化に顕著な効果を奏する。
例との相違点はプリチャージ用のトランジスタ３と電源
電圧クランプ用のトランジスタ６とが順序を逆にしであ
るのみで他の構成は同様であり、同一部分には同符号を
付しである。この実施例においてもプリチャージの間、
つまりトランジスタ３がオンしている間における回路状
態は第３図の実施例と実質的に同一であり、同効を奏す
る０ 以上のように本発明に係る読出し専用メモリはメモリ素
子となる複数のトランジスタを縦続接続してあシ、これ
らと電源との間にデータラインプリチャージ用のトラン
ジスタを備えた読出し専用メモリにおいて、前記データ
ラインのプリチャージ電圧を抑制すべく前記電源とデー
タラインとの間にデータラインプリチャージ用のトラン
ジスタと直列接続した電源電圧クランプ用のトランジス
タを介装しであるものであるから、本発明はアクセスタ
イムの高速化に顕著な効果を奏する。
第１図は従来のＲＯＭの要部の略示回路図、第２図（イ
）、（ロ）、（ハ）はその動作説明のだめのタイムチャ
ート、第３図は本発明のＲＯＭの要部の略示回路図、第
４図（イ）、（ロ）はアクセスタイムの短縮効果を説明
するタイムチャート、第５図は本発明の他の実施例を示
す略示ＩＣ１ｌ路図である。 １．３．６・・・トランジスタ ２・・・データライン
４・・・容量 ５・・・インバータ 代理人弁理士 河 野 登 夫 ５９１ ｖＤＤ も１ 図 第２図 第十図 ｖＤＤ 事３ 図 ｖＤＤ も５ 図
）、（ロ）、（ハ）はその動作説明のだめのタイムチャ
ート、第３図は本発明のＲＯＭの要部の略示回路図、第
４図（イ）、（ロ）はアクセスタイムの短縮効果を説明
するタイムチャート、第５図は本発明の他の実施例を示
す略示ＩＣ１ｌ路図である。 １．３．６・・・トランジスタ ２・・・データライン
４・・・容量 ５・・・インバータ 代理人弁理士 河 野 登 夫 ５９１ ｖＤＤ も１ 図 第２図 第十図 ｖＤＤ 事３ 図 ｖＤＤ も５ 図
Claims (1)
- １、 メモリ素子となる複数のトランジスタを縦続接続
してあり、これらと電源との間にデータラインプリチャ
ージ用のトランジスタを備えた読出し専用メモリにおい
て、前記データラインのプリチャージ電圧を抑制すべく
、前記電源とデータラインとの間にデータラインプリチ
ャージ用のトランジスタと直列接続した電源電圧クラン
プ用のトランジスタを介装しであることを特徴とする読
出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219793A JPS59110095A (ja) | 1982-12-14 | 1982-12-14 | 読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219793A JPS59110095A (ja) | 1982-12-14 | 1982-12-14 | 読出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110095A true JPS59110095A (ja) | 1984-06-25 |
Family
ID=16741108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219793A Pending JPS59110095A (ja) | 1982-12-14 | 1982-12-14 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147099A (ja) * | 1993-05-26 | 1995-06-06 | Nec Corp | 半導体メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54965A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Voltage clamp circuit |
| JPS54109730A (en) * | 1978-02-17 | 1979-08-28 | Hitachi Ltd | Semiconductor read-only memory |
-
1982
- 1982-12-14 JP JP57219793A patent/JPS59110095A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54965A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Voltage clamp circuit |
| JPS54109730A (en) * | 1978-02-17 | 1979-08-28 | Hitachi Ltd | Semiconductor read-only memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147099A (ja) * | 1993-05-26 | 1995-06-06 | Nec Corp | 半導体メモリ装置 |
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