JPS59110095A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
- Publication number
- JPS59110095A JPS59110095A JP57219793A JP21979382A JPS59110095A JP S59110095 A JPS59110095 A JP S59110095A JP 57219793 A JP57219793 A JP 57219793A JP 21979382 A JP21979382 A JP 21979382A JP S59110095 A JPS59110095 A JP S59110095A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- transistor
- source
- precharging
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は読出し専用メモリに関し、更に詳述すればトラ
ンジスタ縦積み構造の読出し専用メモリのアクセスタイ
ムの高速化を目的とする改良に関する。
ンジスタ縦積み構造の読出し専用メモリのアクセスタイ
ムの高速化を目的とする改良に関する。
まずnチャネルのトランジスタにつきこの種の読出し専
用メモリ(以下ROIVIという)の動作原理を説明す
る。第1図はROM要部の略示回路図である。メモリ素
子となるトランジスタ1.1・・・は縦続接続され、各
トランジスタ1のゲートにはアドレスライyADD、、
ADD2− ADDn=−ADDNが連なっている。一
端のトランジスタ1のドレインはデータライン2のプリ
チャージ用のエンハンスメント型トランジスタ3のソー
スに連なり、このトランジスタ3のドレインは電位VD
oの電源に連なっている。トランジスタ3のゲートには
クロックパルスCPが与えられる。他端のトランジスタ
1のソースは接地電位としである。データライン2は接
地電位との間に容量4を有し、またインバータ5を介し
て1ピツトのデータが出力されるようにしである。
用メモリ(以下ROIVIという)の動作原理を説明す
る。第1図はROM要部の略示回路図である。メモリ素
子となるトランジスタ1.1・・・は縦続接続され、各
トランジスタ1のゲートにはアドレスライyADD、、
ADD2− ADDn=−ADDNが連なっている。一
端のトランジスタ1のドレインはデータライン2のプリ
チャージ用のエンハンスメント型トランジスタ3のソー
スに連なり、このトランジスタ3のドレインは電位VD
oの電源に連なっている。トランジスタ3のゲートには
クロックパルスCPが与えられる。他端のトランジスタ
1のソースは接地電位としである。データライン2は接
地電位との間に容量4を有し、またインバータ5を介し
て1ピツトのデータが出力されるようにしである。
さてトランジスタ3に第2図(イ)に示す如きクロック
パルスCPが与えられると容量4がプリチャージされる
。
パルスCPが与えられると容量4がプリチャージされる
。
次にアドレスラインADD、・・・ADD、を選択して
その読出しを行う。これはデータ読出しが必要なライン
にはローレベルを、また不要なラインにはハイレベルを
与えることによって行う。トランジスタ1に記憶させる
べき2値情報はとれをエンハンスメント型とするか、又
はデプレッション型とするかによって定められているが
、選択されないアドレスラインのゲートにはノ1イレベ
ルの信号が与えられるのでそれがエンハンスメント型で
あるか、デプレッション型であるかに拘らずオンする。
その読出しを行う。これはデータ読出しが必要なライン
にはローレベルを、また不要なラインにはハイレベルを
与えることによって行う。トランジスタ1に記憶させる
べき2値情報はとれをエンハンスメント型とするか、又
はデプレッション型とするかによって定められているが
、選択されないアドレスラインのゲートにはノ1イレベ
ルの信号が与えられるのでそれがエンハンスメント型で
あるか、デプレッション型であるかに拘らずオンする。
い1第2図(ロ)に示すようにアドレスラインADDn
が選択されてこれがローレベルになったものとすると、
クロックパルスCPが立下がった時点で、アドレスライ
ンADDnに連々るトランジスタ1の型に応じたデータ
がデータライン2に得られることになる。即ち該トラン
ジスタ1がエンハンスメント型である場合はそのゲート
がローレベルであるのでオフのま脣であり、従って第2
図(ハ)VC2点鎖線で示すようにデータライン2はプ
リチャージされたま捷のハイレベルを保持する。
が選択されてこれがローレベルになったものとすると、
クロックパルスCPが立下がった時点で、アドレスライ
ンADDnに連々るトランジスタ1の型に応じたデータ
がデータライン2に得られることになる。即ち該トラン
ジスタ1がエンハンスメント型である場合はそのゲート
がローレベルであるのでオフのま脣であり、従って第2
図(ハ)VC2点鎖線で示すようにデータライン2はプ
リチャージされたま捷のハイレベルを保持する。
これに対して該トランジスタがデプレッション型である
場合はオンし、容量4の電性はトランジスタ1.1・・
・を介して放電されることとなり、データライン2の電
位は第2図(ハ)に実線で示すように低下していく。而
してこのようなROMのアクセスタイムは、選択された
トランジスタがデプレッション型であった場合において
、プリチャージされたデータライン2の電位Vdがイン
バータ5の牟 しきい値電圧Vt以下に寸で低下するに要する時間tに
て支配される。い寸容量4の容量値を01縦続接続され
たトランジスタ1.1・・・を流れる電流を時間の関数
としてi (t)とすると下記t1+又は(2)式が成
立する。
場合はオンし、容量4の電性はトランジスタ1.1・・
・を介して放電されることとなり、データライン2の電
位は第2図(ハ)に実線で示すように低下していく。而
してこのようなROMのアクセスタイムは、選択された
トランジスタがデプレッション型であった場合において
、プリチャージされたデータライン2の電位Vdがイン
バータ5の牟 しきい値電圧Vt以下に寸で低下するに要する時間tに
て支配される。い寸容量4の容量値を01縦続接続され
たトランジスタ1.1・・・を流れる電流を時間の関数
としてi (t)とすると下記t1+又は(2)式が成
立する。
従ってアクセスタイムの高速化、つ寸りtを小さくする
ためにはこれらの式から明らかな如く1)i(t)を大
きくする。
ためにはこれらの式から明らかな如く1)i(t)を大
きくする。
2) Cを小さくする。
3) Vdを小さくする。
不
4) Vtを大きくする。
等の方法が考えられることになるが、本発明は3)の方
法によりアクセスタイムの高速化を図ったROMを提供
することを目的とする。
法によりアクセスタイムの高速化を図ったROMを提供
することを目的とする。
以下本発E!Aをnチャネルのトランジスタからなる実
施例を示す図面に基いて詳述する。
施例を示す図面に基いて詳述する。
第3図は本発明に係るROMの要部を略示する回路図で
6.!l)、vK1図に示した従来のものとの相違は電
源電圧り2ンプ用のトランジスタ6を設けた点にある。
6.!l)、vK1図に示した従来のものとの相違は電
源電圧り2ンプ用のトランジスタ6を設けた点にある。
即ちメモリ素子となるトランジスタ1.1・・・は縦続
接続され、各トランジスタ1のゲートにはアドレスライ
ンADD、、ADD、、・・・ADDn・・・ADDN
が連なシ、一端のトランジスタ1のドレインはデータラ
イン2のプリチャージ用のエンハンスメント型のトラン
ジスタ3のソースに連なり、このトランジスタ3のドレ
インは電源電圧クランプ用のトランジスタ6のソースに
接続され、トランジスタ6のドレインは電位■DDの電
源に連なっている。トランジスタ3のゲートにはクロッ
クパルスCPが与えられる。またトランジスタ6のゲー
トにはV。の電位が与えられる。他端のトランジスタ1
のソースは接地電位としである。データライン2は接地
電位との間に容量・4を有し、オだインバータ5を介し
て1ビツトのデータが出力されるようにしである。
接続され、各トランジスタ1のゲートにはアドレスライ
ンADD、、ADD、、・・・ADDn・・・ADDN
が連なシ、一端のトランジスタ1のドレインはデータラ
イン2のプリチャージ用のエンハンスメント型のトラン
ジスタ3のソースに連なり、このトランジスタ3のドレ
インは電源電圧クランプ用のトランジスタ6のソースに
接続され、トランジスタ6のドレインは電位■DDの電
源に連なっている。トランジスタ3のゲートにはクロッ
クパルスCPが与えられる。またトランジスタ6のゲー
トにはV。の電位が与えられる。他端のトランジスタ1
のソースは接地電位としである。データライン2は接地
電位との間に容量・4を有し、オだインバータ5を介し
て1ビツトのデータが出力されるようにしである。
次にこのようが構成の回路の動作につき説明する。
第1図の回路においてはデータライン2の電位Vdハ、
エンハンスメント型のトランジスタ3のスレッショルド
電圧■te1バックケートバイアス効果分をΔVt(V
8:ソース電圧)とすると、クロックパルスCPがv8
8(ソース側電圧。ここでは接地電位レベル)−vDD
間にてフルスイングする場合 vd−vDD−(vte十究t(v8=Vd))・・・
(3)となる。
エンハンスメント型のトランジスタ3のスレッショルド
電圧■te1バックケートバイアス効果分をΔVt(V
8:ソース電圧)とすると、クロックパルスCPがv8
8(ソース側電圧。ここでは接地電位レベル)−vDD
間にてフルスイングする場合 vd−vDD−(vte十究t(v8=Vd))・・・
(3)となる。
これに対して第3図の本発明の回路においてはデータラ
イン2のプリチャージ時の電位vd′、即ちトランジス
タ3のソース電圧は Vd’ =Va (Vtc + ”I tc (Vs
−Vd’ ) ) ・” (4]但し Vtcは同
じくトランジスタ6のスレッショルド電圧 ΔVtc (V8)はバンクゲートバイアス効果外 となる。
イン2のプリチャージ時の電位vd′、即ちトランジス
タ3のソース電圧は Vd’ =Va (Vtc + ”I tc (Vs
−Vd’ ) ) ・” (4]但し Vtcは同
じくトランジスタ6のスレッショルド電圧 ΔVtc (V8)はバンクゲートバイアス効果外 となる。
而して本発明の回路ではVd’をVdより小さくするこ
とを実現すべく、Vo及びVtcを適宜に選択する。な
おΔVtcについては無視する。例えばV。=OV、V
tc=−3Vのデプレッション型のトランジスタ6を選
択する場合u: Vd’ kl: 2.5V程度となり
、VDD=5Vである場合におけるVdの値約3■に比
して小さく、その分だけtの値を小さくできる。
とを実現すべく、Vo及びVtcを適宜に選択する。な
おΔVtcについては無視する。例えばV。=OV、V
tc=−3Vのデプレッション型のトランジスタ6を選
択する場合u: Vd’ kl: 2.5V程度となり
、VDD=5Vである場合におけるVdの値約3■に比
して小さく、その分だけtの値を小さくできる。
特に上記数値例の如<Vo=OVとする場合はVd’は
vD9に依存しないことになる。
vD9に依存しないことになる。
本発明の回路においてクロックパルスがローレベルにな
った時点からインバータ5のしきい値電圧Vt以下にな
るまでの時間をt′とすると(2)式に従い となる。従って本発明によるアクセスタイムの短縮効果
t−t’=Δtは と表せるととKなる。
った時点からインバータ5のしきい値電圧Vt以下にな
るまでの時間をt′とすると(2)式に従い となる。従って本発明によるアクセスタイムの短縮効果
t−t’=Δtは と表せるととKなる。
第4図(イ)はクロックパルスCPを、1だ第4図(ロ
)は実線にて第2図(ハ)と同様の電圧変化を示してい
るが、VdかVd’にまで低下したことによりVdがV
d’まで電圧降下するに要する時間Δtだけアクセスタ
イムが短縮されることになる。なおこの図はΔtを便宜
上水したものであシ、本発明回路においてもクロックパ
ルスが立下がった時点からデータライン2の電位が低下
していくことは勿論である。
)は実線にて第2図(ハ)と同様の電圧変化を示してい
るが、VdかVd’にまで低下したことによりVdがV
d’まで電圧降下するに要する時間Δtだけアクセスタ
イムが短縮されることになる。なおこの図はΔtを便宜
上水したものであシ、本発明回路においてもクロックパ
ルスが立下がった時点からデータライン2の電位が低下
していくことは勿論である。
第5図は本発明の他の実施例を示しており第3図の実施
例との相違点はプリチャージ用のトランジスタ3と電源
電圧クランプ用のトランジスタ6とが順序を逆にしであ
るのみで他の構成は同様であり、同一部分には同符号を
付しである。この実施例においてもプリチャージの間、
つまりトランジスタ3がオンしている間における回路状
態は第3図の実施例と実質的に同一であり、同効を奏す
る0 以上のように本発明に係る読出し専用メモリはメモリ素
子となる複数のトランジスタを縦続接続してあシ、これ
らと電源との間にデータラインプリチャージ用のトラン
ジスタを備えた読出し専用メモリにおいて、前記データ
ラインのプリチャージ電圧を抑制すべく前記電源とデー
タラインとの間にデータラインプリチャージ用のトラン
ジスタと直列接続した電源電圧クランプ用のトランジス
タを介装しであるものであるから、本発明はアクセスタ
イムの高速化に顕著な効果を奏する。
例との相違点はプリチャージ用のトランジスタ3と電源
電圧クランプ用のトランジスタ6とが順序を逆にしであ
るのみで他の構成は同様であり、同一部分には同符号を
付しである。この実施例においてもプリチャージの間、
つまりトランジスタ3がオンしている間における回路状
態は第3図の実施例と実質的に同一であり、同効を奏す
る0 以上のように本発明に係る読出し専用メモリはメモリ素
子となる複数のトランジスタを縦続接続してあシ、これ
らと電源との間にデータラインプリチャージ用のトラン
ジスタを備えた読出し専用メモリにおいて、前記データ
ラインのプリチャージ電圧を抑制すべく前記電源とデー
タラインとの間にデータラインプリチャージ用のトラン
ジスタと直列接続した電源電圧クランプ用のトランジス
タを介装しであるものであるから、本発明はアクセスタ
イムの高速化に顕著な効果を奏する。
第1図は従来のROMの要部の略示回路図、第2図(イ
)、(ロ)、(ハ)はその動作説明のだめのタイムチャ
ート、第3図は本発明のROMの要部の略示回路図、第
4図(イ)、(ロ)はアクセスタイムの短縮効果を説明
するタイムチャート、第5図は本発明の他の実施例を示
す略示IC1l路図である。 1.3.6・・・トランジスタ 2・・・データライン
4・・・容量 5・・・インバータ 代理人弁理士 河 野 登 夫 591 vDD も1 図 第2図 第十図 vDD 事3 図 vDD も5 図
)、(ロ)、(ハ)はその動作説明のだめのタイムチャ
ート、第3図は本発明のROMの要部の略示回路図、第
4図(イ)、(ロ)はアクセスタイムの短縮効果を説明
するタイムチャート、第5図は本発明の他の実施例を示
す略示IC1l路図である。 1.3.6・・・トランジスタ 2・・・データライン
4・・・容量 5・・・インバータ 代理人弁理士 河 野 登 夫 591 vDD も1 図 第2図 第十図 vDD 事3 図 vDD も5 図
Claims (1)
- 1、 メモリ素子となる複数のトランジスタを縦続接続
してあり、これらと電源との間にデータラインプリチャ
ージ用のトランジスタを備えた読出し専用メモリにおい
て、前記データラインのプリチャージ電圧を抑制すべく
、前記電源とデータラインとの間にデータラインプリチ
ャージ用のトランジスタと直列接続した電源電圧クラン
プ用のトランジスタを介装しであることを特徴とする読
出し専用メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57219793A JPS59110095A (ja) | 1982-12-14 | 1982-12-14 | 読出し専用メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57219793A JPS59110095A (ja) | 1982-12-14 | 1982-12-14 | 読出し専用メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59110095A true JPS59110095A (ja) | 1984-06-25 |
Family
ID=16741108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57219793A Pending JPS59110095A (ja) | 1982-12-14 | 1982-12-14 | 読出し専用メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59110095A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07147099A (ja) * | 1993-05-26 | 1995-06-06 | Nec Corp | 半導体メモリ装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54965A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Voltage clamp circuit |
JPS54109730A (en) * | 1978-02-17 | 1979-08-28 | Hitachi Ltd | Semiconductor read-only memory |
-
1982
- 1982-12-14 JP JP57219793A patent/JPS59110095A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54965A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Voltage clamp circuit |
JPS54109730A (en) * | 1978-02-17 | 1979-08-28 | Hitachi Ltd | Semiconductor read-only memory |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07147099A (ja) * | 1993-05-26 | 1995-06-06 | Nec Corp | 半導体メモリ装置 |
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